JPH09114540A - クロック発生装置 - Google Patents
クロック発生装置Info
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- JPH09114540A JPH09114540A JP7270158A JP27015895A JPH09114540A JP H09114540 A JPH09114540 A JP H09114540A JP 7270158 A JP7270158 A JP 7270158A JP 27015895 A JP27015895 A JP 27015895A JP H09114540 A JPH09114540 A JP H09114540A
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Abstract
(57)【要約】
【課題】 ＣＰＵのアイドリング時間を抑制でき、シス
テムの消費電力を低減できるクロック発生装置を実現す
る。 【解決手段】 クロック発生装置１ａにＣＰＵ２からの
タスク予定処理時間Ｔに応じたデータＴD およびタスク
のスタートアドレスＡ1 とエンドアドレスＡ2 を受け
て、タスクの実際の実行時間ｔ1 とタスク予定処理時間
Ｔとを比較し、実際の実行時間ｔ1 が予定時間Ｔより長
い場合、クロック信号ＣＬＫの周波数を上げるＵＰ／Ｄ
ＯＷＮ信号を発生し、実際の実行時間ｔ1 が予定時間Ｔ
より短い場合、クロック信号ＣＬＫの周波数を下げるＵ
Ｐ／ＤＯＷＮ信号を発生する負荷監視回路１０とＰＬＬ
型クロック発生器４とを設け、ＰＬＬ型クロック発生器
４はＵＰ／ＤＯＷＮ信号に応じて、クロック信号ＣＬＫ
の周波数を変化させて、ＣＰＵ２に供給する。
テムの消費電力を低減できるクロック発生装置を実現す
る。 【解決手段】 クロック発生装置１ａにＣＰＵ２からの
タスク予定処理時間Ｔに応じたデータＴD およびタスク
のスタートアドレスＡ1 とエンドアドレスＡ2 を受け
て、タスクの実際の実行時間ｔ1 とタスク予定処理時間
Ｔとを比較し、実際の実行時間ｔ1 が予定時間Ｔより長
い場合、クロック信号ＣＬＫの周波数を上げるＵＰ／Ｄ
ＯＷＮ信号を発生し、実際の実行時間ｔ1 が予定時間Ｔ
より短い場合、クロック信号ＣＬＫの周波数を下げるＵ
Ｐ／ＤＯＷＮ信号を発生する負荷監視回路１０とＰＬＬ
型クロック発生器４とを設け、ＰＬＬ型クロック発生器
４はＵＰ／ＤＯＷＮ信号に応じて、クロック信号ＣＬＫ
の周波数を変化させて、ＣＰＵ２に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵなどの演算
装置にクロックを供給するクロック発生装置に関するも
のである。
装置にクロックを供給するクロック発生装置に関するも
のである。
【０００２】
【従来の技術】システムの消費電力を低減させるために
は、予定の処理時間と実際にかかった処理時間が一致す
ることが望ましい。しかし、マルチタスク処理の場合
は、本処理以外のタスクの処理量やその発生時間によっ
て、本処理の終了時間が大きく変化する。
は、予定の処理時間と実際にかかった処理時間が一致す
ることが望ましい。しかし、マルチタスク処理の場合
は、本処理以外のタスクの処理量やその発生時間によっ
て、本処理の終了時間が大きく変化する。
【０００３】ＣＰＵを含む処理システムにおいては、処
理時間をＣＰＵのクロック周波数を変化させることによ
って調整することができる。すなわち、プログラムによ
ってクロック周波数を制御することができる。
理時間をＣＰＵのクロック周波数を変化させることによ
って調整することができる。すなわち、プログラムによ
ってクロック周波数を制御することができる。
【０００４】図４はクロック周波数を調整することによ
る処理時間Ｔの変化を示す図である。図示のように、予
定の処理時間Ｔ内に本処理タスク１が行われるとして、
たとえば、所定のクロック周波数ＣＬＫ1 において、シ
ングルタスクで処理が行われるとき、タスク１の処理時
間ｔ1 が（ｔ1 ＝Ｔ）となる。すなわち、所定の処理時
間Ｔ内に、タスク１が完了する。
る処理時間Ｔの変化を示す図である。図示のように、予
定の処理時間Ｔ内に本処理タスク１が行われるとして、
たとえば、所定のクロック周波数ＣＬＫ1 において、シ
ングルタスクで処理が行われるとき、タスク１の処理時
間ｔ1 が（ｔ1 ＝Ｔ）となる。すなわち、所定の処理時
間Ｔ内に、タスク１が完了する。
【０００５】しかし、マルチタスクで処理が行われる場
合は、図示のように、本処理タスク１が行われる途中
に、タスク２の処理が割り込まれ、タスク１の終了時間
が予定の時間Ｔより遅れる。
合は、図示のように、本処理タスク１が行われる途中
に、タスク２の処理が割り込まれ、タスク１の終了時間
が予定の時間Ｔより遅れる。
【０００６】このとき、所定の時間Ｔ内にタスク１の処
理を完了させるため、たとえば、クロック周波数をＣＬ
Ｋ2 に上げる。クロック周波数を上げることによって、
マルチタスクで処理が行われる場合、所定の時間Ｔ内に
タスク１が行われる。しかし、クロック信号ＣＬＫ2 に
おいて、タスク２の割り込みがなく、シングルタスクで
処理が行われる場合、タスク１のみの処理となり、図示
のように、タスク１のみの処理時間がｔ1 が（ｔ1 ＜
Ｔ）となる。このため、タスク１が予定処理時間Ｔより
早く終了し、アイドリング時間ｔa が生じ、システム消
費電力の増加を招く結果となる。
理を完了させるため、たとえば、クロック周波数をＣＬ
Ｋ2 に上げる。クロック周波数を上げることによって、
マルチタスクで処理が行われる場合、所定の時間Ｔ内に
タスク１が行われる。しかし、クロック信号ＣＬＫ2 に
おいて、タスク２の割り込みがなく、シングルタスクで
処理が行われる場合、タスク１のみの処理となり、図示
のように、タスク１のみの処理時間がｔ1 が（ｔ1 ＜
Ｔ）となる。このため、タスク１が予定処理時間Ｔより
早く終了し、アイドリング時間ｔa が生じ、システム消
費電力の増加を招く結果となる。
【０００７】これを解決するため、プログラムによっ
て、クロック発生装置にクロック周波数を制御する信号
を送り、この制御信号に応じてクロック周波数を調整
し、処理時間が常に所定の処理時間Ｔとなるように制御
を行うシステムが従来より知られている。
て、クロック発生装置にクロック周波数を制御する信号
を送り、この制御信号に応じてクロック周波数を調整
し、処理時間が常に所定の処理時間Ｔとなるように制御
を行うシステムが従来より知られている。
【０００８】図５はこのようにクロック周波数を制御す
る従来のシステムを示す回路図である。図５において、
１はクロック発生装置、２はＣＰＵ、３はタイマをそれ
ぞれ示している。このシステムにおいては、クロック発
生装置１がＣＰＵ２からの周波数セット信号ＣＳＥＴに
応じて、クロック信号ＣＬＫの周波数を調整する仕組み
になっている。
る従来のシステムを示す回路図である。図５において、
１はクロック発生装置、２はＣＰＵ、３はタイマをそれ
ぞれ示している。このシステムにおいては、クロック発
生装置１がＣＰＵ２からの周波数セット信号ＣＳＥＴに
応じて、クロック信号ＣＬＫの周波数を調整する仕組み
になっている。
【０００９】図示のように、クロック発生装置１に、基
準クロック信号ＣＬＫ0 が供給され、また、ＣＰＵ２か
らクロック発生装置１にクロック周波数セット信号ＣＳ
ＥＴが供給される。ＣＰＵ２はクロック発生装置１から
のクロック信号ＣＬＫが供給され、これを時間の基準と
して処理が行われる。
準クロック信号ＣＬＫ0 が供給され、また、ＣＰＵ２か
らクロック発生装置１にクロック周波数セット信号ＣＳ
ＥＴが供給される。ＣＰＵ２はクロック発生装置１から
のクロック信号ＣＬＫが供給され、これを時間の基準と
して処理が行われる。
【００１０】また、ＣＰＵ２とタイマ３との間で、ＣＰ
Ｕ２からタイマセット信号ＴＳＥＴがタイマに送られ、
タイマ３からＣＰＵ２に割り込み信号ＩＮＴが送られ
る。ＣＰＵ２では割り込みの発生時間などに応じて、タ
イマ３にタイマセット信号ＴＳＥＴが出力され、タイマ
３ではタイマセット信号ＴＳＥＴにしたがって、時間が
観測され、所定の時間に達すると、ＣＰＵ２に割り込み
信号ＩＮＴが出力される。
Ｕ２からタイマセット信号ＴＳＥＴがタイマに送られ、
タイマ３からＣＰＵ２に割り込み信号ＩＮＴが送られ
る。ＣＰＵ２では割り込みの発生時間などに応じて、タ
イマ３にタイマセット信号ＴＳＥＴが出力され、タイマ
３ではタイマセット信号ＴＳＥＴにしたがって、時間が
観測され、所定の時間に達すると、ＣＰＵ２に割り込み
信号ＩＮＴが出力される。
【００１１】図示のシステムにおいて、プログラムによ
って、システムの負荷に応じて、クロック信号ＣＬＫの
周波数が設定され、ＣＰＵ２からクロック発生装置１に
対して、クロック周波数セット信号ＣＳＥＴが送られ
る。クロック発生装置１において、クロック周波数セッ
ト信号ＣＳＥＴおよび基準クロック信号ＣＬＫ0 に基づ
いて、クロック信号ＣＬＫの周波数を調整する。
って、システムの負荷に応じて、クロック信号ＣＬＫの
周波数が設定され、ＣＰＵ２からクロック発生装置１に
対して、クロック周波数セット信号ＣＳＥＴが送られ
る。クロック発生装置１において、クロック周波数セッ
ト信号ＣＳＥＴおよび基準クロック信号ＣＬＫ0 に基づ
いて、クロック信号ＣＬＫの周波数を調整する。
【００１２】
【発明が解決しようとする課題】上述したシステムによ
って、クロック信号ＣＬＫの周波数が制御でき、予定の
処理時間Ｔ内に、所定の処理が行われる。ところで、上
述した従来のシステムにおいては、周波数を変更する手
段として、プログラムで制御を行い、ＣＰＵによりクロ
ック発生装置に制御信号ＣＳＥＴを送り、クロック信号
ＣＬＫの周波数を制御しているが、ＣＰＵのリソースを
用いることになり、ＣＰＵの負荷が増加し、システム全
体のオーバーヘッドが増加し、また、細かく、ダイナミ
ックにクロック信号ＣＬＫの周波数を変更させることが
できないという問題がある。
って、クロック信号ＣＬＫの周波数が制御でき、予定の
処理時間Ｔ内に、所定の処理が行われる。ところで、上
述した従来のシステムにおいては、周波数を変更する手
段として、プログラムで制御を行い、ＣＰＵによりクロ
ック発生装置に制御信号ＣＳＥＴを送り、クロック信号
ＣＬＫの周波数を制御しているが、ＣＰＵのリソースを
用いることになり、ＣＰＵの負荷が増加し、システム全
体のオーバーヘッドが増加し、また、細かく、ダイナミ
ックにクロック信号ＣＬＫの周波数を変更させることが
できないという問題がある。
【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、処理回路のアイドリング時間を
最小限に抑制でき、システムの消費電力を低減でき、さ
らにマルチタスクで行われた処理において、各処理の時
間を低減できるクロック発生装置を提供することにあ
る。
のであり、その目的は、処理回路のアイドリング時間を
最小限に抑制でき、システムの消費電力を低減でき、さ
らにマルチタスクで行われた処理において、各処理の時
間を低減できるクロック発生装置を提供することにあ
る。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、クロック信号周波数に応じた速度で処理
を行う処理回路に、上記クロック信号を供給するクロッ
ク発生装置であって、上記処理回路における処理対象の
予定処理時間と実際に当該処理対象が処理された実処理
時間とを比較する比較手段と、上記比較手段による比較
結果に応じて上記クロック信号の周波数を変化させる周
波数調整手段とを有する。
め、本発明は、クロック信号周波数に応じた速度で処理
を行う処理回路に、上記クロック信号を供給するクロッ
ク発生装置であって、上記処理回路における処理対象の
予定処理時間と実際に当該処理対象が処理された実処理
時間とを比較する比較手段と、上記比較手段による比較
結果に応じて上記クロック信号の周波数を変化させる周
波数調整手段とを有する。
【００１５】また、本発明では、上記周波数調整手段
は、実処理時間が予定処理時間より短い場合には、上記
クロック信号の周波数を低くし、長い場合には、上記ク
ロック信号の周波数を高くするように調整を行う。
は、実処理時間が予定処理時間より短い場合には、上記
クロック信号の周波数を低くし、長い場合には、上記ク
ロック信号の周波数を高くするように調整を行う。
【００１６】さらに、本発明では、クロック信号周波数
に応じた速度で処理を行う処理回路に、上記クロック信
号を供給するクロック発生装置であって、プログラム・
カウンタ値とタスクスタートを示す第１のアドレスとを
比較し、一致した場合、第１の一致信号を出力する第１
の比較手段と、上記プログラム・カウンタ値とタスクエ
ンドを示す第２のアドレスとを比較し、一致した場合、
第２の一致信号を出力する第２の比較手段と、上記第１
と第２の一致信号が発生する時間間隔を計時する計時手
段と、上記計時結果と予定処理時間とを比較し、比較の
結果に応じた制御信号を出力する出力手段と、上記制御
信号に応じてクロック周波数を変化させて、クロック信
号を上記処理回路に供給するクロック発生手段とを有す
る。
に応じた速度で処理を行う処理回路に、上記クロック信
号を供給するクロック発生装置であって、プログラム・
カウンタ値とタスクスタートを示す第１のアドレスとを
比較し、一致した場合、第１の一致信号を出力する第１
の比較手段と、上記プログラム・カウンタ値とタスクエ
ンドを示す第２のアドレスとを比較し、一致した場合、
第２の一致信号を出力する第２の比較手段と、上記第１
と第２の一致信号が発生する時間間隔を計時する計時手
段と、上記計時結果と予定処理時間とを比較し、比較の
結果に応じた制御信号を出力する出力手段と、上記制御
信号に応じてクロック周波数を変化させて、クロック信
号を上記処理回路に供給するクロック発生手段とを有す
る。
【００１７】本発明によれば、クロック発生装置に比較
手段と周波数調整手段とを設け、この比較手段により、
処理回路の実際の処理時間と予定処理時間とが比較さ
れ、比較結果に応じて、上記周波数調整手段にクロック
信号の周波数が調整される。
手段と周波数調整手段とを設け、この比較手段により、
処理回路の実際の処理時間と予定処理時間とが比較さ
れ、比較結果に応じて、上記周波数調整手段にクロック
信号の周波数が調整される。
【００１８】また、本発明によれば、第１の比較手段に
よって処理回路のプログラム・カウンタ値と処理の開始
アドレスとが比較され、プログラム・カウンタ値が開始
アドレスに達すると、第１の一致信号が出力され、第２
の比較手段によって処理回路のプログラム・カウンタ値
と処理の終了アドレスとが比較され、プログラム・カウ
ンタ値が終了アドレスに達すると、第２の一致信号が出
力される。計時手段によって、第１と第２の一致信号の
発生時間間隔が計時され、計時結果に応じて、出力手段
がクロック周波数を調整する制御信号が出力される。ク
ロック発生手段においては、この制御信号を受けて、ク
ロック信号の周波数を変化させ、実処理時間が予定処理
時間より短い場合には、クロック信号の周波数を高く
し、実処理時間が予定処理時間より長い場合には、上記
クロック信号の周波数を低くするように調整が行われ
る。
よって処理回路のプログラム・カウンタ値と処理の開始
アドレスとが比較され、プログラム・カウンタ値が開始
アドレスに達すると、第１の一致信号が出力され、第２
の比較手段によって処理回路のプログラム・カウンタ値
と処理の終了アドレスとが比較され、プログラム・カウ
ンタ値が終了アドレスに達すると、第２の一致信号が出
力される。計時手段によって、第１と第２の一致信号の
発生時間間隔が計時され、計時結果に応じて、出力手段
がクロック周波数を調整する制御信号が出力される。ク
ロック発生手段においては、この制御信号を受けて、ク
ロック信号の周波数を変化させ、実処理時間が予定処理
時間より短い場合には、クロック信号の周波数を高く
し、実処理時間が予定処理時間より長い場合には、上記
クロック信号の周波数を低くするように調整が行われ
る。
【００１９】
【発明の実施の形態】図１は、本発明に係るクロック発
生装置の一実施形態を示す回路図である。図１におい
て、１ａはクロック発生装置、２は処理回路としてのＣ
ＰＵ、４はＰＬＬ型クロック発生器、１０は負荷監視回
路、ＣＬＫ0 は基準クロック信号、ＣＬＫはクロック信
号、ＴD はタスクに応じて、あらかじめ与えられた予定
処理時間Ｔに応じたデータ、ＡＤＲはタスクアドレスを
それぞれ示している。なお、タイマ３の動作は従来例と
同様であり、ここで、その説明を省略する。
生装置の一実施形態を示す回路図である。図１におい
て、１ａはクロック発生装置、２は処理回路としてのＣ
ＰＵ、４はＰＬＬ型クロック発生器、１０は負荷監視回
路、ＣＬＫ0 は基準クロック信号、ＣＬＫはクロック信
号、ＴD はタスクに応じて、あらかじめ与えられた予定
処理時間Ｔに応じたデータ、ＡＤＲはタスクアドレスを
それぞれ示している。なお、タイマ３の動作は従来例と
同様であり、ここで、その説明を省略する。
【００２０】図１に示すように、クロック発生装置１ａ
はＰＬＬ型クロック発生器４と負荷監視回路１０とによ
って構成されている。クロック発生装置１ａにより、ク
ロック信号ＣＬＫが発生され、ＣＰＵ２に供給される。
ＣＰＵ２により、タスクの予定処理時間Ｔ応じたデータ
ＴD およびタスクスタート／エンドアドレスＡＤＲが負
荷監視回路１０に入力される。
はＰＬＬ型クロック発生器４と負荷監視回路１０とによ
って構成されている。クロック発生装置１ａにより、ク
ロック信号ＣＬＫが発生され、ＣＰＵ２に供給される。
ＣＰＵ２により、タスクの予定処理時間Ｔ応じたデータ
ＴD およびタスクスタート／エンドアドレスＡＤＲが負
荷監視回路１０に入力される。
【００２１】負荷監視回路１０はＣＰＵ２からのタスク
処理時間Ｔに応じたデータＴD およびタスクのスタート
アドレスＡ1 とエンドアドレスＡ2 を受けて、タスクの
実際の実行時間ｔ1 とタスクの予定処理時間Ｔとを比較
し、実際の実行時間ｔ1 が設定時間Ｔより長い場合、ク
ロック信号ＣＬＫの周波数を上げるＵＰ／ＤＯＷＮ信号
を発生し、実際の実行時間ｔ1 が設定時間Ｔより短い場
合、クロック信号ＣＬＫの周波数を下げる制御信号とし
てのＵＰ／ＤＯＷＮ信号を発生する。
処理時間Ｔに応じたデータＴD およびタスクのスタート
アドレスＡ1 とエンドアドレスＡ2 を受けて、タスクの
実際の実行時間ｔ1 とタスクの予定処理時間Ｔとを比較
し、実際の実行時間ｔ1 が設定時間Ｔより長い場合、ク
ロック信号ＣＬＫの周波数を上げるＵＰ／ＤＯＷＮ信号
を発生し、実際の実行時間ｔ1 が設定時間Ｔより短い場
合、クロック信号ＣＬＫの周波数を下げる制御信号とし
てのＵＰ／ＤＯＷＮ信号を発生する。
【００２２】ＰＬＬ型クロック発生器４はＵＰ／ＤＯＷ
Ｎ信号に応じて、クロック信号ＣＬＫの周波数を変化さ
せ、ＣＰＵ２に供給する。
Ｎ信号に応じて、クロック信号ＣＬＫの周波数を変化さ
せ、ＣＰＵ２に供給する。
【００２３】図２は負荷監視回路１０の具体的な構成例
を示す回路図である。図２においては、１１，１２，１
３はレジスタ、１４，１５は比較器、１６はダウン・カ
ウンタ、１７はゼロ検出器をそれぞれ示している。ま
た、ＰＣはプログラム・カウンタ値、ＳＴは開始信号、
ＥＤは終了信号、ＺＲはゼロ信号をそれぞれ示してい
る。
を示す回路図である。図２においては、１１，１２，１
３はレジスタ、１４，１５は比較器、１６はダウン・カ
ウンタ、１７はゼロ検出器をそれぞれ示している。ま
た、ＰＣはプログラム・カウンタ値、ＳＴは開始信号、
ＥＤは終了信号、ＺＲはゼロ信号をそれぞれ示してい
る。
【００２４】レジスタ１１はＣＰＵ２からタスクスター
トアドレスＡ1 を受けて記憶し、比較器１４に出力す
る。
トアドレスＡ1 を受けて記憶し、比較器１４に出力す
る。
【００２５】レジスタ１２はＣＰＵ２からタスクエンド
アドレスＡ2 を受けて記憶し、比較器１５に出力する。
アドレスＡ2 を受けて記憶し、比較器１５に出力する。
【００２６】レジスタ１３はＣＰＵ２からタスクの予定
処理時間Ｔに応じたデータＴD を受けて記憶し、ダウン
・カウンタ１６に出力する。
処理時間Ｔに応じたデータＴD を受けて記憶し、ダウン
・カウンタ１６に出力する。
【００２７】比較器１４は、プログラム・カウンタ値Ｐ
Ｃとレジスタ１１から受けたタスクスタートアドレスＡ
1 とを比較し、プログラム・カウンタ値ＰＣとタスクス
タートアドレスＡ1 とが一致したとき、比較器１４によ
って開始信号ＳＴを発生し、ダウン・カウンタ１６に入
力する。
Ｃとレジスタ１１から受けたタスクスタートアドレスＡ
1 とを比較し、プログラム・カウンタ値ＰＣとタスクス
タートアドレスＡ1 とが一致したとき、比較器１４によ
って開始信号ＳＴを発生し、ダウン・カウンタ１６に入
力する。
【００２８】比較器１５はプログラム・カウンタ値ＰＣ
とレジスタ１２から受けたタスクエンドアドレスＡ2 と
を比較し、プログラム・カウンタ値ＰＣとタスクエンド
アドレスＡ2 とが一致したとき、比較器１５によって終
了信号ＥＤを発生し、ダウン・カウンタ１６およびゼロ
検出器１７に入力する。
とレジスタ１２から受けたタスクエンドアドレスＡ2 と
を比較し、プログラム・カウンタ値ＰＣとタスクエンド
アドレスＡ2 とが一致したとき、比較器１５によって終
了信号ＥＤを発生し、ダウン・カウンタ１６およびゼロ
検出器１７に入力する。
【００２９】ダウン・カウンタ１６は比較器１４からの
開始信号ＳＴを受けると、レジスタ１３からタスクの予
定処理時間Ｔに応じたデータＴD をロードし、外部から
入力した基準クロック信号ＣＬＫ0 を用いて逆計数を開
始する。そして、比較器１５から終了信号ＥＤを受ける
と、逆計数を停止させる。
開始信号ＳＴを受けると、レジスタ１３からタスクの予
定処理時間Ｔに応じたデータＴD をロードし、外部から
入力した基準クロック信号ＣＬＫ0 を用いて逆計数を開
始する。そして、比較器１５から終了信号ＥＤを受ける
と、逆計数を停止させる。
【００３０】ゼロ検出器１７はダウン・カウンタ１６か
らのゼロ信号ＺＲと比較器１５からの停止信号ＥＤの到
着順を監視し、ゼロ信号ＺＲの到着が早い場合は、タス
ク１の実際の実行時間ｔ1 が設定された処理時間Ｔより
大きく、すなわち、タスク１の実際の処理速度が遅いこ
とを示す。このため、与えられた処理時間Ｔ内にタスク
１を完成させるため、クロック信号ＣＬＫの周波数を上
げるＵＰ／ＤＯＷＮ信号が発生され、図１に示すＰＬＬ
型クロック発生器４に入力される。
らのゼロ信号ＺＲと比較器１５からの停止信号ＥＤの到
着順を監視し、ゼロ信号ＺＲの到着が早い場合は、タス
ク１の実際の実行時間ｔ1 が設定された処理時間Ｔより
大きく、すなわち、タスク１の実際の処理速度が遅いこ
とを示す。このため、与えられた処理時間Ｔ内にタスク
１を完成させるため、クロック信号ＣＬＫの周波数を上
げるＵＰ／ＤＯＷＮ信号が発生され、図１に示すＰＬＬ
型クロック発生器４に入力される。
【００３１】一方、ゼロ信号ＺＲの到着が停止信号ＥＤ
より遅い場合は、タスク１の実際の実行時間ｔ1 が設定
された処理時間Ｔより小さく、すなわち、タスクの実際
の処理速度が速いことを示す。このため、与えられた処
理時間Ｔ内にタスク１を完成させるため、クロック信号
ＣＬＫの周波数を下げるＵＰ／ＤＯＷＮ信号が発生さ
れ、図１に示すＰＬＬ型クロック発生器４に入力され
る。
より遅い場合は、タスク１の実際の実行時間ｔ1 が設定
された処理時間Ｔより小さく、すなわち、タスクの実際
の処理速度が速いことを示す。このため、与えられた処
理時間Ｔ内にタスク１を完成させるため、クロック信号
ＣＬＫの周波数を下げるＵＰ／ＤＯＷＮ信号が発生さ
れ、図１に示すＰＬＬ型クロック発生器４に入力され
る。
【００３２】ここで、図２に示す負荷監視回路１０の監
視方法の概略について図３に関連付けて説明する。図３
に示すように、タスク１がスタートアドレスＡ1 から始
まり、エンドアドレスＡ2 で終了する。この間、タスク
１の実際の処理時間がｔ1 である。負荷監視回路１０に
よって、この時間ｔ1 があらかじめ与えられた予定処理
時間Ｔと比較され、比較の結果に応じて、クロック信号
ＣＬＫの周波数が制御される。
視方法の概略について図３に関連付けて説明する。図３
に示すように、タスク１がスタートアドレスＡ1 から始
まり、エンドアドレスＡ2 で終了する。この間、タスク
１の実際の処理時間がｔ1 である。負荷監視回路１０に
よって、この時間ｔ1 があらかじめ与えられた予定処理
時間Ｔと比較され、比較の結果に応じて、クロック信号
ＣＬＫの周波数が制御される。
【００３３】具体的に、タスク１の実際の実行時間ｔ1
が与えられた処理時間Ｔより短いと、処理速度が速いこ
とを示し、負荷監視回路１０によって、クロック信号Ｃ
ＬＫの周波数を下げるＵＰ／ＤＯＷＮ信号を発生され
る。
が与えられた処理時間Ｔより短いと、処理速度が速いこ
とを示し、負荷監視回路１０によって、クロック信号Ｃ
ＬＫの周波数を下げるＵＰ／ＤＯＷＮ信号を発生され
る。
【００３４】一方、タスク１の実際の実行時間ｔ1 が与
えられた処理時間Ｔより長いと、処理速度が遅いことを
示し、負荷監視回路１０によって、クロック信号ＣＬＫ
の周波数を上げるＵＰ／ＤＯＷＮ信号を発生される。
えられた処理時間Ｔより長いと、処理速度が遅いことを
示し、負荷監視回路１０によって、クロック信号ＣＬＫ
の周波数を上げるＵＰ／ＤＯＷＮ信号を発生される。
【００３５】負荷監視回路１０において、上述した動作
によって、常に与えられる時間Ｔ内にタスク１の処理が
完成できるようにクロック信号ＣＬＫの周波数を調整す
るためのＵＰ／ＤＯＷＮ信号を発生し、ＣＰＵ２に供給
されるクロック信号ＣＬＫの周波数を制御する。
によって、常に与えられる時間Ｔ内にタスク１の処理が
完成できるようにクロック信号ＣＬＫの周波数を調整す
るためのＵＰ／ＤＯＷＮ信号を発生し、ＣＰＵ２に供給
されるクロック信号ＣＬＫの周波数を制御する。
【００３６】以下、上記の構成における動作について、
図１および図２を参照しつつ、詳細に説明する。ＣＰＵ
２によって、所定のタスク、たとえば、タスク１の処理
時間がＴと設定され、この時間Ｔに応じたデータＴD が
負荷監視回路１０に入力され、レジスタ１３に記憶され
る。また、タスク１のスタートアドレスＡ1 とエンドア
ドレスＡ2 が負荷監視回路１０に入力され、レジスタ１
１、１２にそれぞれ記憶される。
図１および図２を参照しつつ、詳細に説明する。ＣＰＵ
２によって、所定のタスク、たとえば、タスク１の処理
時間がＴと設定され、この時間Ｔに応じたデータＴD が
負荷監視回路１０に入力され、レジスタ１３に記憶され
る。また、タスク１のスタートアドレスＡ1 とエンドア
ドレスＡ2 が負荷監視回路１０に入力され、レジスタ１
１、１２にそれぞれ記憶される。
【００３７】図２に示すように、比較器１４にはプログ
ラム・カウンタ値ＰＣとレジスタ１１に記憶されたタス
ク１のスタートアドレスＡ1 が入力され、両者が比較さ
れ、一致したとき、開始信号ＳＴが発生され、ダウン・
カウンタ１６に入力される。一方、比較器１５にはプロ
グラム・カウンタ値ＰＣとレジスタ１２に記憶されたタ
スク１のエンドアドレスＡ2 が入力され、両者が比較さ
れ、一致したとき、停止信号ＥＤが発生され、この停止
信号ＥＤもダウン・カウンタ１６に入力される。
ラム・カウンタ値ＰＣとレジスタ１１に記憶されたタス
ク１のスタートアドレスＡ1 が入力され、両者が比較さ
れ、一致したとき、開始信号ＳＴが発生され、ダウン・
カウンタ１６に入力される。一方、比較器１５にはプロ
グラム・カウンタ値ＰＣとレジスタ１２に記憶されたタ
スク１のエンドアドレスＡ2 が入力され、両者が比較さ
れ、一致したとき、停止信号ＥＤが発生され、この停止
信号ＥＤもダウン・カウンタ１６に入力される。
【００３８】負荷監視回路１０が作動するとき、比較器
１４、１５によって、常にプログラム・カウンタ値ＰＣ
とタスクスタートアドレスＡ1 およびタスクエンドアド
レスＡ2 とが比較され、プログラム・カウンタ値ＰＣと
タスクスタートアドレスＡ1とが一致したとき、比較器
１４によって開始信号ＳＴが発生され、ダウン・カウン
タ１６に出力される。
１４、１５によって、常にプログラム・カウンタ値ＰＣ
とタスクスタートアドレスＡ1 およびタスクエンドアド
レスＡ2 とが比較され、プログラム・カウンタ値ＰＣと
タスクスタートアドレスＡ1とが一致したとき、比較器
１４によって開始信号ＳＴが発生され、ダウン・カウン
タ１６に出力される。
【００３９】一方、比較器１５によって、プログラム・
カウンタ値ＰＣとタスクエンドアドレスＡ2 とが比較さ
れ、一致したとき、比較器１５によって停止信号ＥＤが
発生され、この停止信号ＥＤがダウン・カウンタ１６お
よびゼロ検出器１７にそれぞれ入力される。
カウンタ値ＰＣとタスクエンドアドレスＡ2 とが比較さ
れ、一致したとき、比較器１５によって停止信号ＥＤが
発生され、この停止信号ＥＤがダウン・カウンタ１６お
よびゼロ検出器１７にそれぞれ入力される。
【００４０】ダウン・カウンタ１６が停止信号ＥＤを受
けると、逆計数を停止させる。ゼロ検出器１７におい
て、常にダウン・カウンタ１６からのゼロ信号ＺＲと比
較器１５からの停止信号ＥＤの到着順を監視し、ゼロ信
号ＺＲの到着が早い場合は、タスク１の実際の実行時間
ｔ1 が設定された処理時間Ｔより大きく、すなわち、タ
スク１の実際の処理速度が遅い。このため、与えられた
処理時間Ｔ内にタスク１を完成させるため、クロック信
号ＣＬＫの周波数を上げるＵＰ／ＤＯＷＮ信号が発生さ
れ、図１に示すＰＬＬ型クロック発生器４に入力され
る。
けると、逆計数を停止させる。ゼロ検出器１７におい
て、常にダウン・カウンタ１６からのゼロ信号ＺＲと比
較器１５からの停止信号ＥＤの到着順を監視し、ゼロ信
号ＺＲの到着が早い場合は、タスク１の実際の実行時間
ｔ1 が設定された処理時間Ｔより大きく、すなわち、タ
スク１の実際の処理速度が遅い。このため、与えられた
処理時間Ｔ内にタスク１を完成させるため、クロック信
号ＣＬＫの周波数を上げるＵＰ／ＤＯＷＮ信号が発生さ
れ、図１に示すＰＬＬ型クロック発生器４に入力され
る。
【００４１】一方、ゼロ信号ＺＲの到着が停止信号ＥＤ
より遅い場合は、タスク１の実際の実行時間ｔ1 が設定
された処理時間Ｔより小さく、すなわち、タスクの実際
の処理速度が速い。このため、与えられた処理時間Ｔ内
にタスク１を完成させるため、クロック信号ＣＬＫの周
波数を下げるＵＰ／ＤＯＷＮ信号が発生され、図１に示
すＰＬＬ型クロック発生器４に入力される。
より遅い場合は、タスク１の実際の実行時間ｔ1 が設定
された処理時間Ｔより小さく、すなわち、タスクの実際
の処理速度が速い。このため、与えられた処理時間Ｔ内
にタスク１を完成させるため、クロック信号ＣＬＫの周
波数を下げるＵＰ／ＤＯＷＮ信号が発生され、図１に示
すＰＬＬ型クロック発生器４に入力される。
【００４２】ＰＬＬ型クロック発生器４においては、前
述のように、ＵＰ／ＤＯＷＮ信号に応じて、クロック信
号ＣＬＫの周波数が制御される。ＰＬＬ型クロック発生
器４によって発生されたクロック信号ＣＬＫがＣＰＵ２
に供給される。
述のように、ＵＰ／ＤＯＷＮ信号に応じて、クロック信
号ＣＬＫの周波数が制御される。ＰＬＬ型クロック発生
器４によって発生されたクロック信号ＣＬＫがＣＰＵ２
に供給される。
【００４３】以上説明したように、本実施形態によれ
ば、クロック発生装置１ａにＣＰＵ２からのタスク予定
処理時間Ｔに応じたデータＴD およびタスクのスタート
アドレスＡ1 とエンドアドレスＡ2 を受けて、タスクの
実際の実行時間ｔ1 とタスク予定処理時間Ｔとを比較
し、実際の実行時間ｔ1 が設定時間Ｔより長い場合、ク
ロック信号ＣＬＫの周波数を上げるＵＰ／ＤＯＷＮ信号
を発生し、実際の実行時間ｔ1 が設定時間Ｔより短い場
合、クロック信号ＣＬＫの周波数を下げるＵＰ／ＤＯＷ
Ｎ信号を発生する負荷監視回路１０とＰＬＬ型クロック
発生器４とを設け、ＰＬＬ型クロック発生器４ではＵＰ
／ＤＯＷＮ信号に応じて、クロック信号ＣＬＫの周波数
を変化させて、ＣＰＵ２に供給するので、ＣＰＵ２のア
イドリング時間を短縮でき、システムの消費電力を低減
できる。
ば、クロック発生装置１ａにＣＰＵ２からのタスク予定
処理時間Ｔに応じたデータＴD およびタスクのスタート
アドレスＡ1 とエンドアドレスＡ2 を受けて、タスクの
実際の実行時間ｔ1 とタスク予定処理時間Ｔとを比較
し、実際の実行時間ｔ1 が設定時間Ｔより長い場合、ク
ロック信号ＣＬＫの周波数を上げるＵＰ／ＤＯＷＮ信号
を発生し、実際の実行時間ｔ1 が設定時間Ｔより短い場
合、クロック信号ＣＬＫの周波数を下げるＵＰ／ＤＯＷ
Ｎ信号を発生する負荷監視回路１０とＰＬＬ型クロック
発生器４とを設け、ＰＬＬ型クロック発生器４ではＵＰ
／ＤＯＷＮ信号に応じて、クロック信号ＣＬＫの周波数
を変化させて、ＣＰＵ２に供給するので、ＣＰＵ２のア
イドリング時間を短縮でき、システムの消費電力を低減
できる。
【００４４】なお、本実施形態においては、負荷監視回
路１０を一つだけ設け、ＣＰＵ２の負荷を監視し、クロ
ック信号ＣＬＫの周波数を制御しているが、負荷監視回
路の数を増やすことにより、さらに細かくクロック信号
ＣＬＫの周波数を制御することができる。
路１０を一つだけ設け、ＣＰＵ２の負荷を監視し、クロ
ック信号ＣＬＫの周波数を制御しているが、負荷監視回
路の数を増やすことにより、さらに細かくクロック信号
ＣＬＫの周波数を制御することができる。
【００４５】
【発明の効果】以上説明したように、本発明のクロック
発生装置によれば、処理回路のアイドリング時間を低減
でき、システムの消費電力を低減でき、さらにマルチタ
スクで行われた処理において、各処理の時間を低減でき
る利点がある。
発生装置によれば、処理回路のアイドリング時間を低減
でき、システムの消費電力を低減でき、さらにマルチタ
スクで行われた処理において、各処理の時間を低減でき
る利点がある。
【図１】本発明に係るクロック発生装置の一実施形態を
示す回路図である。
示す回路図である。
【図２】負荷監視回路の構成を示す回路図である。
【図３】自動負荷監視方法を示す図である。
【図４】クロック周波数と処理時間の関係を示す図であ
る。
る。
【図５】従来のシステム構成例を示す回路図である。
１，１ａ…クロック発生装置 ２…ＣＰＵ ３…タイマ ４…ＰＬＬ型クロック発生器 １０…負荷監視回路 １１，１２，１３…レジスタ １４，１５…比較器 １６…ダウン・カウンタ １７…ゼロ検出器 ＣＬＫ…クロック ＣＳＥＴ…クロック周波数セット ＡＤＲ，Ａ1 ，Ａ2 …タスクアドレス ＣＬＫ0 …基準クロック信号 ＰＣ…プログラム・カウンタ値 ＳＴ…開始信号 ＥＤ…終了信号 ＺＲ…ゼロ信号
Claims (3)
- 【請求項１】 クロック信号の周波数に応じた速度で処
理を行う処理回路に、上記クロック信号を供給するクロ
ック発生装置であって、 上記処理回路における処理対象の予定処理時間と実際に
当該処理対象が処理された実処理時間とを比較する比較
手段と、 上記比較手段による比較結果に応じて上記クロック信号
の周波数を変化させる周波数調整手段とを有するクロッ
ク発生装置。 - 【請求項２】 上記周波数調整手段は、実処理時間が予
定処理時間より短い場合には、上記クロック信号の周波
数を低くし、長い場合には、上記クロック信号の周波数
を高くするように調整を行う請求項１記載のクロック発
生装置。 - 【請求項３】 クロック信号の周波数に応じた速度で処
理を行う処理回路に、上記クロック信号を供給するクロ
ック発生装置であって、 プログラム・カウンタ値とタスクスタートを示す第１の
アドレスとを比較し、一致した場合、第１の一致信号を
出力する第１の比較手段と、 上記プログラム・カウンタ値とタスクエンドを示す第２
のアドレスとを比較し、一致した場合、第２の一致信号
を出力する第２の比較手段と、 上記第１と第２の一致信号が発生する時間間隔を計時す
る計時手段と、 上記計時結果と予定処理時間とを比較し、比較の結果に
応じた制御信号を出力する出力手段と、 上記制御信号に応じてクロック周波数を変化させて、ク
ロック信号を上記処理回路に供給するクロック発生手段
とを有するクロック発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7270158A JPH09114540A (ja) | 1995-10-18 | 1995-10-18 | クロック発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7270158A JPH09114540A (ja) | 1995-10-18 | 1995-10-18 | クロック発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09114540A true JPH09114540A (ja) | 1997-05-02 |
Family
ID=17482355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7270158A Pending JPH09114540A (ja) | 1995-10-18 | 1995-10-18 | クロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09114540A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519706B1 (en) | 1998-10-12 | 2003-02-11 | Nec Corporation | DSP control apparatus and method for reducing power consumption |
| JP2008107944A (ja) * | 2006-10-24 | 2008-05-08 | Nec Electronics Corp | データ処理装置 |
| WO2012104900A1 (ja) * | 2011-01-31 | 2012-08-09 | トヨタ自動車株式会社 | 安全制御装置および安全制御方法 |
| JPWO2011155047A1 (ja) * | 2010-06-10 | 2013-08-01 | 富士通株式会社 | マルチコアプロセッサシステム、電力制御方法、および電力制御プログラム |
-
1995
- 1995-10-18 JP JP7270158A patent/JPH09114540A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519706B1 (en) | 1998-10-12 | 2003-02-11 | Nec Corporation | DSP control apparatus and method for reducing power consumption |
| JP2008107944A (ja) * | 2006-10-24 | 2008-05-08 | Nec Electronics Corp | データ処理装置 |
| JPWO2011155047A1 (ja) * | 2010-06-10 | 2013-08-01 | 富士通株式会社 | マルチコアプロセッサシステム、電力制御方法、および電力制御プログラム |
| US9395803B2 (en) | 2010-06-10 | 2016-07-19 | Fujitsu Limited | Multi-core processor system implementing migration of a task from a group of cores to another group of cores |
| WO2012104900A1 (ja) * | 2011-01-31 | 2012-08-09 | トヨタ自動車株式会社 | 安全制御装置および安全制御方法 |
| JP5621857B2 (ja) * | 2011-01-31 | 2014-11-12 | トヨタ自動車株式会社 | 安全制御装置および安全制御方法 |
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