JP3206178B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にバイポーラ集積回路においてラッチ回路として用い
られる半導体集積回路に関する。
特にバイポーラ集積回路においてラッチ回路として用い
られる半導体集積回路に関する。
【０００２】
【従来の技術】近年、バイポーラ論理集積回路において
は、高集積化ならびにチップ規模拡大による消費電力の
削減に伴ない、駆動能力を向上させた半導体集積回路が
要望されている。また、回路素子の小型化による寄生容
量の低減により、ラッチ回路等においては、ノイズに対
して回路的に強い耐性を持つことが要求されている。こ
のような要求に対応したラッチ回路としては、従来、図
４に示される回路が提案されている。図４に示されるよ
うに、本従来例は、ベースにそれぞれデータ入力信号１
０２および１０３が入力され、エミッタが共通接続され
てデータ転送用として作用するＮＰＮトランジスタ４５
および４８と、エミッタが共通接続されてデータ保持用
として作用するＮＰＮトランジスタ４６および４７と、
ＮＰＮトランジスタ４５および４８の共通エミッタ部と
ＮＰＮトランジスタ４６および４７の共通エミッタ部
に、それぞれコレクタが接続され、ベースにそれぞれク
ロック信号１０３および１０４が入力されるＮＰＮトラ
ンジスタ４９および５０と、ＰＮＰトランジスタ４９お
よび５０の共通エミッタ部と電源との間に接続される定
電流源５１（電流Ｉ5 ）と、ＮＰＮトランジスタ４５お
よび４６の共通コレクタ部と接地点との間、およびＮＰ
Ｎトランジスタ４７および４８の共通コレクタ部と接地
点との間にそれぞれ接続されて、負荷抵抗として作用す
る５６および５７と、ベースが共通接続され、コレクタ
が接地点に接続されて、それぞれエミッタフォロワ回路
を形成するＮＰＮトランジスタ４０および４１と、同様
にベースが共通接続されて、コレクタが接地点に接続さ
れ、それぞれエミッタフォロワ回路を形成するＮＰＮト
ランジスタ５２および５３と、これらの各エミッタフォ
ロワを形成するＮＰＮトランジスタのエミッタと電源と
の間に接続される定電流源４２（電流Ｉ3 ）、４３（電
流Ｉ4 ）、５４（電流Ｉ5 ）および５５（電流Ｉ6 ）と
を備えて構成される。
は、高集積化ならびにチップ規模拡大による消費電力の
削減に伴ない、駆動能力を向上させた半導体集積回路が
要望されている。また、回路素子の小型化による寄生容
量の低減により、ラッチ回路等においては、ノイズに対
して回路的に強い耐性を持つことが要求されている。こ
のような要求に対応したラッチ回路としては、従来、図
４に示される回路が提案されている。図４に示されるよ
うに、本従来例は、ベースにそれぞれデータ入力信号１
０２および１０３が入力され、エミッタが共通接続され
てデータ転送用として作用するＮＰＮトランジスタ４５
および４８と、エミッタが共通接続されてデータ保持用
として作用するＮＰＮトランジスタ４６および４７と、
ＮＰＮトランジスタ４５および４８の共通エミッタ部と
ＮＰＮトランジスタ４６および４７の共通エミッタ部
に、それぞれコレクタが接続され、ベースにそれぞれク
ロック信号１０３および１０４が入力されるＮＰＮトラ
ンジスタ４９および５０と、ＰＮＰトランジスタ４９お
よび５０の共通エミッタ部と電源との間に接続される定
電流源５１（電流Ｉ5 ）と、ＮＰＮトランジスタ４５お
よび４６の共通コレクタ部と接地点との間、およびＮＰ
Ｎトランジスタ４７および４８の共通コレクタ部と接地
点との間にそれぞれ接続されて、負荷抵抗として作用す
る５６および５７と、ベースが共通接続され、コレクタ
が接地点に接続されて、それぞれエミッタフォロワ回路
を形成するＮＰＮトランジスタ４０および４１と、同様
にベースが共通接続されて、コレクタが接地点に接続さ
れ、それぞれエミッタフォロワ回路を形成するＮＰＮト
ランジスタ５２および５３と、これらの各エミッタフォ
ロワを形成するＮＰＮトランジスタのエミッタと電源と
の間に接続される定電流源４２（電流Ｉ3 ）、４３（電
流Ｉ4 ）、５４（電流Ｉ5 ）および５５（電流Ｉ6 ）と
を備えて構成される。
【０００３】図４において、クロック信号１０３および
１０４が、それぞれ“Ｈ”レベルおよび“Ｌ”レベルで
入力されるタイミングにおいては、当該ラッチ回路に
は、データ入力信号１０２および１０６が取込まれ、Ｎ
ＰＮトランジスタ４５および４８のオン・オフ状態を介
して、抵抗５６および５７の電位が確定される。この
時、データ保持用のＮＰＮトランジスタ４６および４７
は、双方ともオフの状態になっている。抵抗５６および
５７において確定された電位は、それぞれエミッタフォ
ロワ回路を形成するＮＰＮトランジスタ４０および５３
の動作を介して外部にデータ転送されるとともに、エミ
ッタフォロワ回路を形成すＮＰＮトランジスタ４１およ
び５２の動作を介して、それぞれデータ保持用のＮＰＮ
トランジスタ４７および４６のベースに供給される。
１０４が、それぞれ“Ｈ”レベルおよび“Ｌ”レベルで
入力されるタイミングにおいては、当該ラッチ回路に
は、データ入力信号１０２および１０６が取込まれ、Ｎ
ＰＮトランジスタ４５および４８のオン・オフ状態を介
して、抵抗５６および５７の電位が確定される。この
時、データ保持用のＮＰＮトランジスタ４６および４７
は、双方ともオフの状態になっている。抵抗５６および
５７において確定された電位は、それぞれエミッタフォ
ロワ回路を形成するＮＰＮトランジスタ４０および５３
の動作を介して外部にデータ転送されるとともに、エミ
ッタフォロワ回路を形成すＮＰＮトランジスタ４１およ
び５２の動作を介して、それぞれデータ保持用のＮＰＮ
トランジスタ４７および４６のベースに供給される。
【０００４】また、逆にクロック信号１０３および１０
４が、それぞれ“Ｌ”レベルおよび“Ｈ”レベルで入力
されるタイミングにおいては、ＮＰＮトランジスタ４５
および４８は共にオフ状態になり、従って、当該ラッチ
回路においては、外部からのデータ入力の影響を受ける
ことなく、データ保持状態となる。この場合、データ保
持用のＮＰＮトランジスタ４６および４７においては、
データ取込み時（データ転送時）に確定されていたベー
スの電位関係により、その内の何れか一方のＮＰＮトラ
ンジスタがオンの状態となり、これによる電位関係保持
作用を介してデータ保持状態が維持される。
４が、それぞれ“Ｌ”レベルおよび“Ｈ”レベルで入力
されるタイミングにおいては、ＮＰＮトランジスタ４５
および４８は共にオフ状態になり、従って、当該ラッチ
回路においては、外部からのデータ入力の影響を受ける
ことなく、データ保持状態となる。この場合、データ保
持用のＮＰＮトランジスタ４６および４７においては、
データ取込み時（データ転送時）に確定されていたベー
スの電位関係により、その内の何れか一方のＮＰＮトラ
ンジスタがオンの状態となり、これによる電位関係保持
作用を介してデータ保持状態が維持される。
【０００５】一般的に、データ転送時からデータ保持状
態に切換わる際には、ＮＰＮトランジスタ４６および４
７の何れか一方のＮＰＮトランジスタがオンの状態とな
るために、ベースに対する充電電流が流れ、抵抗５６お
よび５７においてグリッグ・ノイズが発生するが、本回
路においては、エミッタフォロワ回路を介して十分に電
流が供給されるために、ノイズ耐性が向上されている。
この場合に、ノイズ耐性を向上させるために、特にα線
等を、データ保持用のＮＰＮトランジスタ４６および４
７のコレクタ領域に対して入射し、これによりソフトエ
ラー等を防止するためには、ＮＰＮトランジスタ４１お
よび５２により形成されるエミッタフォロワ回路に流れ
る電流を極力小さくして、負荷抵抗５６および５７にお
いて発生した前記グリッグ・ノイズをなまらせ、ＮＰＮ
トランジスタ４６および４７に対して当該ノイズが帰還
されないようにすることが望ましい。一方、ＮＰＮトラ
ンジスタ４０および５３により形成される外部駆動用の
エミッタフォロワ回路においては、駆動能力、特に立ち
下がり特性を向上させるために、電流を極力大きくした
方がよい。
態に切換わる際には、ＮＰＮトランジスタ４６および４
７の何れか一方のＮＰＮトランジスタがオンの状態とな
るために、ベースに対する充電電流が流れ、抵抗５６お
よび５７においてグリッグ・ノイズが発生するが、本回
路においては、エミッタフォロワ回路を介して十分に電
流が供給されるために、ノイズ耐性が向上されている。
この場合に、ノイズ耐性を向上させるために、特にα線
等を、データ保持用のＮＰＮトランジスタ４６および４
７のコレクタ領域に対して入射し、これによりソフトエ
ラー等を防止するためには、ＮＰＮトランジスタ４１お
よび５２により形成されるエミッタフォロワ回路に流れ
る電流を極力小さくして、負荷抵抗５６および５７にお
いて発生した前記グリッグ・ノイズをなまらせ、ＮＰＮ
トランジスタ４６および４７に対して当該ノイズが帰還
されないようにすることが望ましい。一方、ＮＰＮトラ
ンジスタ４０および５３により形成される外部駆動用の
エミッタフォロワ回路においては、駆動能力、特に立ち
下がり特性を向上させるために、電流を極力大きくした
方がよい。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、対ノイズ性を向上させるために、
ＮＰＮトランジスタ４１および５２により形成されるエ
ミッタフォロワ回路の電流を小さくすると、データの取
込み時に、ＮＰＮトランジスタ４６および４７のベース
点に対する電位確定が、エミッタフォロワ回路における
波形なまりによって遅延し、動作サイクルが短縮される
と、データを保持することが困難になるという欠点があ
る。
集積回路においては、対ノイズ性を向上させるために、
ＮＰＮトランジスタ４１および５２により形成されるエ
ミッタフォロワ回路の電流を小さくすると、データの取
込み時に、ＮＰＮトランジスタ４６および４７のベース
点に対する電位確定が、エミッタフォロワ回路における
波形なまりによって遅延し、動作サイクルが短縮される
と、データを保持することが困難になるという欠点があ
る。
【０００７】また、ラッチ回路保持用のＮＰＮトランジ
スタに対して帰還するエミッタフォロワ回路と、外部駆
動用エミッタフォロワ回路とが、それぞれ個別に設けら
れているために、回路素子数が必然的に多くなり、集積
度を低減させ、消費電力を増大させるという欠点があ
る。
スタに対して帰還するエミッタフォロワ回路と、外部駆
動用エミッタフォロワ回路とが、それぞれ個別に設けら
れているために、回路素子数が必然的に多くなり、集積
度を低減させ、消費電力を増大させるという欠点があ
る。
【０００８】
【課題を解決するための手段】第１の発明の半導体集積
回路は、ラッチ回路を形成する半導体集積回路におい
て、コレクタが、それぞれ接地点に接続され、エミッタ
がそれぞれ第１および第２のデータ出力端子に接続され
て、それぞれ個別にエミッタフォロワ回路用として作用
する第１および第２のＮＰＮトランジスタと、それぞれ
前記第１および第２のＮＰＮトランジスタのベースと接
地点との間に接続されて負荷抵抗として作用する第１お
よび第２の抵抗と、コレクタが、それぞれ前記第１およ
び第２のＮＰＮトランジスタのベースに接続され、ベー
スがそれぞれ第１および第２のデータ入力端子に接続さ
れるとともに、エミッタが共通接続されて、データ転送
用として作用する第３および第４のＮＰＮトランジスタ
と、コレクタが、それぞれ前記第３および第４のＮＰＮ
トランジスタのコレクタに接続され、ベースがそれぞれ
前記第２および第１のデータ出力端子に接続されるとと
もに、エミッタが共通接続されて、データ保持用として
作用する第５および第６のＮＰＮトランジスタと、コレ
クタが、それぞれ前記第３および第４のＮＰＮトランジ
スタの共通エミッタ部と、前記第５および第６のＮＰＮ
トランジスタの共通エミッタ部に接続され、ベースが、
それぞれ第１および第２のクロック入力端子に接続され
て、エミッタが共通接続される第７および第８のＮＰＮ
トランジスタと、前記第７および第８のＮＰＮトランジ
スタの共通エミッタ部と電源との間に接続される定電流
源と、コレクタが、それぞれ前記第１および第２のＮＰ
Ｎトランジスタのエミッタに接続され、ベースが共通接
続されて所定のバイアス電圧が印加されるとともに、エ
ミッタが、それぞれ電源に接続されて、電流制御用とし
て作用する第９および第１０のＮＰＮトランジスタと、
電源と接地点との間において、接地点の側より第３の抵
抗、順方向のダイオードおよび第４の抵抗の順に配置し
て直列接続して形成され、前記バイアス電圧を出力する
バイアス回路と、前記第１のクロック入力端子と前記第
９のＮＰＮトランジスタのベースとの間に接続される容
量と、を少なくとも備えることを特徴としている。
回路は、ラッチ回路を形成する半導体集積回路におい
て、コレクタが、それぞれ接地点に接続され、エミッタ
がそれぞれ第１および第２のデータ出力端子に接続され
て、それぞれ個別にエミッタフォロワ回路用として作用
する第１および第２のＮＰＮトランジスタと、それぞれ
前記第１および第２のＮＰＮトランジスタのベースと接
地点との間に接続されて負荷抵抗として作用する第１お
よび第２の抵抗と、コレクタが、それぞれ前記第１およ
び第２のＮＰＮトランジスタのベースに接続され、ベー
スがそれぞれ第１および第２のデータ入力端子に接続さ
れるとともに、エミッタが共通接続されて、データ転送
用として作用する第３および第４のＮＰＮトランジスタ
と、コレクタが、それぞれ前記第３および第４のＮＰＮ
トランジスタのコレクタに接続され、ベースがそれぞれ
前記第２および第１のデータ出力端子に接続されるとと
もに、エミッタが共通接続されて、データ保持用として
作用する第５および第６のＮＰＮトランジスタと、コレ
クタが、それぞれ前記第３および第４のＮＰＮトランジ
スタの共通エミッタ部と、前記第５および第６のＮＰＮ
トランジスタの共通エミッタ部に接続され、ベースが、
それぞれ第１および第２のクロック入力端子に接続され
て、エミッタが共通接続される第７および第８のＮＰＮ
トランジスタと、前記第７および第８のＮＰＮトランジ
スタの共通エミッタ部と電源との間に接続される定電流
源と、コレクタが、それぞれ前記第１および第２のＮＰ
Ｎトランジスタのエミッタに接続され、ベースが共通接
続されて所定のバイアス電圧が印加されるとともに、エ
ミッタが、それぞれ電源に接続されて、電流制御用とし
て作用する第９および第１０のＮＰＮトランジスタと、
電源と接地点との間において、接地点の側より第３の抵
抗、順方向のダイオードおよび第４の抵抗の順に配置し
て直列接続して形成され、前記バイアス電圧を出力する
バイアス回路と、前記第１のクロック入力端子と前記第
９のＮＰＮトランジスタのベースとの間に接続される容
量と、を少なくとも備えることを特徴としている。
【０００９】また、第２の発明の半導体集積回路は、ラ
ッチ回路を形成する半導体集積回路において、コレクタ
が、それぞれ接地点に接続され、エミッタがそれぞれ第
１および第２のデータ出力端子に接続されて、それぞれ
個別にエミッタフォロワ回路用として作用する第１およ
び第２のＮＰＮトランジスタと、それぞれ前記第１およ
び第２のＮＰＮトランジスタのベースと接地点との間に
接続されて負荷抵抗として作用する第１および第２の抵
抗と、コレクタが、それぞれ前記第１および第２のＮＰ
Ｎトランジスタのベースに接続され、ベースがそれぞれ
第１および第２のデータ入力端子に接続されるととも
に、エミッタが共通接続されて、データ転送用として作
用する第３および第４のＮＰＮトランジスタと、コレク
タが、それぞれ前記第３および第４のＮＰＮトランジス
タのコレクタに接続され、ベースがそれぞれ前記第２お
よび第１のデータ出力端子に接続されるとともに、エミ
ッタが共通接続されて、データ保持用として作用する第
５および第６のＮＰＮトランジスタと、コレクタが、そ
れぞれ前記第３および第４のＮＰＮトランジスタの共通
エミッタ部と、前記第５および第６のＮＰＮトランジス
タの共通エミッタ部に接続され、ベースが、それぞれ第
１および第２のクロック入力端子に接続されて、エミッ
タが共通接続される第７および第８のＮＰＮトランジス
タと、前記第７および第８のＮＰＮトランジスタの共通
エミッタ部と電源との間に接続される定電流源と、陽極
部が、それぞれ前記第１および第２のＮＰＮトランジス
タのエミッタに接続されるとともに、第３および第４の
抵抗を介して電源に接続され、陰極部が共通接続される
第１および第２のダオードと、コレクタが前記第１およ
び第２のダイオードの共通陰極部に接続され、ベースに
所定のバイアス電圧が印加されて、エミッタが接地点に
接続される第９のＮＰＮトランジスタと、電源と接地点
との間において、接地点の側より第３の抵抗、順方向の
ダイオードおよび第４の抵抗の順に配置して直列接続し
て形成され、前記バイアス電圧を出力するバイアス回路
と、前記第１のクロック入力端子と前記第９のＮＰＮト
ランジスタのベースとの間に接続される容量と、を少な
くとも備えることを特徴としている。
ッチ回路を形成する半導体集積回路において、コレクタ
が、それぞれ接地点に接続され、エミッタがそれぞれ第
１および第２のデータ出力端子に接続されて、それぞれ
個別にエミッタフォロワ回路用として作用する第１およ
び第２のＮＰＮトランジスタと、それぞれ前記第１およ
び第２のＮＰＮトランジスタのベースと接地点との間に
接続されて負荷抵抗として作用する第１および第２の抵
抗と、コレクタが、それぞれ前記第１および第２のＮＰ
Ｎトランジスタのベースに接続され、ベースがそれぞれ
第１および第２のデータ入力端子に接続されるととも
に、エミッタが共通接続されて、データ転送用として作
用する第３および第４のＮＰＮトランジスタと、コレク
タが、それぞれ前記第３および第４のＮＰＮトランジス
タのコレクタに接続され、ベースがそれぞれ前記第２お
よび第１のデータ出力端子に接続されるとともに、エミ
ッタが共通接続されて、データ保持用として作用する第
５および第６のＮＰＮトランジスタと、コレクタが、そ
れぞれ前記第３および第４のＮＰＮトランジスタの共通
エミッタ部と、前記第５および第６のＮＰＮトランジス
タの共通エミッタ部に接続され、ベースが、それぞれ第
１および第２のクロック入力端子に接続されて、エミッ
タが共通接続される第７および第８のＮＰＮトランジス
タと、前記第７および第８のＮＰＮトランジスタの共通
エミッタ部と電源との間に接続される定電流源と、陽極
部が、それぞれ前記第１および第２のＮＰＮトランジス
タのエミッタに接続されるとともに、第３および第４の
抵抗を介して電源に接続され、陰極部が共通接続される
第１および第２のダオードと、コレクタが前記第１およ
び第２のダイオードの共通陰極部に接続され、ベースに
所定のバイアス電圧が印加されて、エミッタが接地点に
接続される第９のＮＰＮトランジスタと、電源と接地点
との間において、接地点の側より第３の抵抗、順方向の
ダイオードおよび第４の抵抗の順に配置して直列接続し
て形成され、前記バイアス電圧を出力するバイアス回路
と、前記第１のクロック入力端子と前記第９のＮＰＮト
ランジスタのベースとの間に接続される容量と、を少な
くとも備えることを特徴としている。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例を示す回路図であ
る。図１に示されるように、本実施例は、ベースにそれ
ぞれデータ入力信号１０２および１０３が入力され、エ
ミッタが共通接続されてデータ転送用として作用するＮ
ＰＮトランジスタ８および１１と、エミッタが共通接続
されてデータ保持用として作用するＮＰＮトランジスタ
９および１０と、ＮＰＮトランジスタ８および１１の共
通エミッタ部とＮＰＮトランジスタ９および１０の共通
エミッタ部に、それぞれコレクタが接続され、ベースに
それぞれクロック信号１０３および１０４が入力される
ＮＰＮトランジスタ１２および１３と、ＰＮＰトランジ
スタ１２および１３の共通エミッタ部と電源との間に接
続される定電流源１４（電流Ｉ1 ）と、ＮＰＮトランジ
スタ８および９の共通コレクタ部と接地点との間、およ
びＮＰＮトランジスタ１０および１１の共通コレクタ部
と接地点との間にそれぞれ接続され、負荷抵抗として作
用する抵抗１５および１６と、コレクタが接地点に接続
され、ベースがＮＰＮトランジスタ８および９の共通コ
レクタ部に接続されて、エミッタがＮＰＮトランジスタ
１０のベースに接続されるエミッタフォロワ用のＮＰＮ
トランジスタ１と、同様に、コレクタが接地点に接続さ
れ、ベースがＮＰＮトランジスタ１０および１１の共通
コレクタ部に接続されて、エミッタがＮＰＮトランジス
タ９のベースに接続されるエミッタフォロワ用のトラン
ジスタとして作用するＮＰＮトランジスタ１７と、コレ
クタがそれぞれＮＰＮトランジスタ１および１７のエミ
ッタに接続され、ベースが共通接続されて、エミッタが
それぞれ電源に接続されて、電流制御用トランジスタと
して作用するＮＰＮトランジスタ２および１８と、抵抗
５および６とダイオード７により形成され、当該バイア
ス出力電圧がＮＰＮトランジスタ２および１８のベース
に接続されるバイアス回路４と、ＮＰＮトランジスタ２
および１８の共通ベース部とＮＰＮトランジスタのベー
スとの間に接続される容量２１とを備えて構成される。
る。図１に示されるように、本実施例は、ベースにそれ
ぞれデータ入力信号１０２および１０３が入力され、エ
ミッタが共通接続されてデータ転送用として作用するＮ
ＰＮトランジスタ８および１１と、エミッタが共通接続
されてデータ保持用として作用するＮＰＮトランジスタ
９および１０と、ＮＰＮトランジスタ８および１１の共
通エミッタ部とＮＰＮトランジスタ９および１０の共通
エミッタ部に、それぞれコレクタが接続され、ベースに
それぞれクロック信号１０３および１０４が入力される
ＮＰＮトランジスタ１２および１３と、ＰＮＰトランジ
スタ１２および１３の共通エミッタ部と電源との間に接
続される定電流源１４（電流Ｉ1 ）と、ＮＰＮトランジ
スタ８および９の共通コレクタ部と接地点との間、およ
びＮＰＮトランジスタ１０および１１の共通コレクタ部
と接地点との間にそれぞれ接続され、負荷抵抗として作
用する抵抗１５および１６と、コレクタが接地点に接続
され、ベースがＮＰＮトランジスタ８および９の共通コ
レクタ部に接続されて、エミッタがＮＰＮトランジスタ
１０のベースに接続されるエミッタフォロワ用のＮＰＮ
トランジスタ１と、同様に、コレクタが接地点に接続さ
れ、ベースがＮＰＮトランジスタ１０および１１の共通
コレクタ部に接続されて、エミッタがＮＰＮトランジス
タ９のベースに接続されるエミッタフォロワ用のトラン
ジスタとして作用するＮＰＮトランジスタ１７と、コレ
クタがそれぞれＮＰＮトランジスタ１および１７のエミ
ッタに接続され、ベースが共通接続されて、エミッタが
それぞれ電源に接続されて、電流制御用トランジスタと
して作用するＮＰＮトランジスタ２および１８と、抵抗
５および６とダイオード７により形成され、当該バイア
ス出力電圧がＮＰＮトランジスタ２および１８のベース
に接続されるバイアス回路４と、ＮＰＮトランジスタ２
および１８の共通ベース部とＮＰＮトランジスタのベー
スとの間に接続される容量２１とを備えて構成される。
【００１２】図１において、バイアス回路４より供給さ
れるバイアス電圧により、電流制御用のＮＰＮトランジ
スタ２および１８における電流値は、数μＡ〜数十μＡ
程度の微少電流が流れる状態に設定されている。クロッ
ク信号１０４が“Ｌ”レベルから“Ｈ”レベルに変わ
り、クロック信号１０３が“Ｈ”レベルから“Ｌ”レベ
ルに変わると、当該ラッチ回路はデータ取込み（データ
転送）状態となり、その際には、データ入力信号１０２
および１０６の入力を介して、ＮＰＮトランジスタ８お
よび１１がそれぞれオン・オフの状態となり、これによ
り、抵抗１５および１６に出力されるデータは、エミッ
タフォロワ回路を形成するＮＰＮトランジスタ１および
１７を介して、それぞれ出力信号１０１および１０５と
して外部に出力されるとともに、オフ状態にあるＮＰＮ
トランジスタ１０および９のベースに帰還される。この
時点において、図２（ａ）および（ｂ）に見られるよう
に、クロック信号１０３の立ち上がりの遷移状態におい
て、当該立ち上がり信号が容量２１を介して電流制御用
トランジスタのＮＰＮトランジスタ２および１８のベー
スに入力され、これによりＮＰＮトランジスタ２および
１８のベース電位が上昇して、ＮＰＮトランジスタ２お
よび１８における電流値１０７および１０８は共に過渡
的に増大し、ＮＰＮトランジスタ１および１７にも大き
な電流が流れる。これにより、出力側の負荷容量におい
て急速な放電が行われ、信号出力の立ち下がりが高速化
されるとともに、データ保持用のＮＰＮトランジスタ９
および１０のベースに対して、出力信号が高速にて帰還
される。従って、高速サイクルの場合においても、ラッ
チ回路におけるデータ保持が可能となる。
れるバイアス電圧により、電流制御用のＮＰＮトランジ
スタ２および１８における電流値は、数μＡ〜数十μＡ
程度の微少電流が流れる状態に設定されている。クロッ
ク信号１０４が“Ｌ”レベルから“Ｈ”レベルに変わ
り、クロック信号１０３が“Ｈ”レベルから“Ｌ”レベ
ルに変わると、当該ラッチ回路はデータ取込み（データ
転送）状態となり、その際には、データ入力信号１０２
および１０６の入力を介して、ＮＰＮトランジスタ８お
よび１１がそれぞれオン・オフの状態となり、これによ
り、抵抗１５および１６に出力されるデータは、エミッ
タフォロワ回路を形成するＮＰＮトランジスタ１および
１７を介して、それぞれ出力信号１０１および１０５と
して外部に出力されるとともに、オフ状態にあるＮＰＮ
トランジスタ１０および９のベースに帰還される。この
時点において、図２（ａ）および（ｂ）に見られるよう
に、クロック信号１０３の立ち上がりの遷移状態におい
て、当該立ち上がり信号が容量２１を介して電流制御用
トランジスタのＮＰＮトランジスタ２および１８のベー
スに入力され、これによりＮＰＮトランジスタ２および
１８のベース電位が上昇して、ＮＰＮトランジスタ２お
よび１８における電流値１０７および１０８は共に過渡
的に増大し、ＮＰＮトランジスタ１および１７にも大き
な電流が流れる。これにより、出力側の負荷容量におい
て急速な放電が行われ、信号出力の立ち下がりが高速化
されるとともに、データ保持用のＮＰＮトランジスタ９
および１０のベースに対して、出力信号が高速にて帰還
される。従って、高速サイクルの場合においても、ラッ
チ回路におけるデータ保持が可能となる。
【００１３】クロック信号１０３が立ち下がり状態にな
ると、電流制御用のＮＰＮトランジスタ２および１８の
ベース電位は、バイアス回路４より供給されるバイアス
電圧により設定されるレベルに回復し、エミッタフォロ
ワ回路を形成するＮＰＮトランジスタ１および１７の電
流値は数μＡ〜数十μＡ程度の微少電流となり、定常状
態においては、データ保持用のＮＰＮトランジスタ９お
よび１０のコレクタ点に対して、α線等をコレクタ電位
を引下げる方向に入射しても、エミッタフォロ電流が微
少電流であるために、ノイズ波形がなまらされて、ＮＰ
Ｎトランジスタ９および１０のベースに対してノイズに
よる影響を与えることがなく、耐ノイズ性が向上され
る。
ると、電流制御用のＮＰＮトランジスタ２および１８の
ベース電位は、バイアス回路４より供給されるバイアス
電圧により設定されるレベルに回復し、エミッタフォロ
ワ回路を形成するＮＰＮトランジスタ１および１７の電
流値は数μＡ〜数十μＡ程度の微少電流となり、定常状
態においては、データ保持用のＮＰＮトランジスタ９お
よび１０のコレクタ点に対して、α線等をコレクタ電位
を引下げる方向に入射しても、エミッタフォロ電流が微
少電流であるために、ノイズ波形がなまらされて、ＮＰ
Ｎトランジスタ９および１０のベースに対してノイズに
よる影響を与えることがなく、耐ノイズ性が向上され
る。
【００１４】図３は、本発明の第２の実施例を示す回路
図である。図３に示されるように、本実施例は、ベース
にそれぞれデータ入力信号１０２および１０３が入力さ
れ、エミッタが共通接続されてデータ転送用として作用
するＮＰＮトランジスタ２７および３０と、エミッタが
共通接続されてデータ保持用として作用するＮＰＮトラ
ンジスタ２８および２９と、ＮＰＮトランジスタ２７お
よび３０の共通エミッタ部とＮＰＮトランジスタ２８お
よび２９の共通エミッタ部に、それぞれコレクタが接続
され、ベースにそれぞれクロック信号１０３および１０
４が入力されるＮＰＮトランジスタ３１および３２と、
ＰＮＰトランジスタ３１および３２の共通エミッタ部と
電源との間に接続される定電流源３３（電流Ｉ2 ）と、
ＮＰＮトランジスタ２７および２８の共通コレクタ部と
接地点との間、およびＮＰＮトランジスタ２９および３
０の共通コレクタ部と接地点との間にそれぞれ接続され
て、負荷抵抗として作用する３６および３７と、コレク
タが接地点に接続され、ベースがＮＰＮトランジスタ２
７および２８の共通コレクタ部に接続されて、エミッタ
がＮＰＮトランジスタ２９のベースに接続されるエミッ
タフォロワ用のＮＰＮトランジスタ１９と、同様に、コ
レクタが接地点に接続され、ベースがＮＰＮトランジス
タ２９および３０の共通コレクタ部に接続されて、エミ
ッタがＮＰＮトランジスタ２８のベースに接続されるエ
ミッタフォロワ用のトランジスタとして作用するＮＰＮ
トランジスタ３４と、陰極側が共通接続され、陽極側が
それぞれＮＰＮトランジスタ１９および３４のエミッタ
に接続されるダイオード２０および３８と、コレクタが
ダイオード２０および３８の共通陰極部に接続され、ベ
ースに所定のバイアス電圧が供給されて、エミッタが電
源に接続される電流制御用のＮＰＮトランジスタ３５
と、抵抗２４および２５とダイオード２６により形成さ
れ、前記バイアス電圧を出力して、ＮＰＮトランジスタ
３５のベースに供給するバイアス回路２３と、ＮＰＮト
ランジスタ３５のベースとＮＰＮトランジスタ３１のベ
ースとの間に接続される容量２１と、それぞれダイオー
ド２０および３８の陽極側と電源との間に接続される抵
抗２２および３９とを備えて構成される。
図である。図３に示されるように、本実施例は、ベース
にそれぞれデータ入力信号１０２および１０３が入力さ
れ、エミッタが共通接続されてデータ転送用として作用
するＮＰＮトランジスタ２７および３０と、エミッタが
共通接続されてデータ保持用として作用するＮＰＮトラ
ンジスタ２８および２９と、ＮＰＮトランジスタ２７お
よび３０の共通エミッタ部とＮＰＮトランジスタ２８お
よび２９の共通エミッタ部に、それぞれコレクタが接続
され、ベースにそれぞれクロック信号１０３および１０
４が入力されるＮＰＮトランジスタ３１および３２と、
ＰＮＰトランジスタ３１および３２の共通エミッタ部と
電源との間に接続される定電流源３３（電流Ｉ2 ）と、
ＮＰＮトランジスタ２７および２８の共通コレクタ部と
接地点との間、およびＮＰＮトランジスタ２９および３
０の共通コレクタ部と接地点との間にそれぞれ接続され
て、負荷抵抗として作用する３６および３７と、コレク
タが接地点に接続され、ベースがＮＰＮトランジスタ２
７および２８の共通コレクタ部に接続されて、エミッタ
がＮＰＮトランジスタ２９のベースに接続されるエミッ
タフォロワ用のＮＰＮトランジスタ１９と、同様に、コ
レクタが接地点に接続され、ベースがＮＰＮトランジス
タ２９および３０の共通コレクタ部に接続されて、エミ
ッタがＮＰＮトランジスタ２８のベースに接続されるエ
ミッタフォロワ用のトランジスタとして作用するＮＰＮ
トランジスタ３４と、陰極側が共通接続され、陽極側が
それぞれＮＰＮトランジスタ１９および３４のエミッタ
に接続されるダイオード２０および３８と、コレクタが
ダイオード２０および３８の共通陰極部に接続され、ベ
ースに所定のバイアス電圧が供給されて、エミッタが電
源に接続される電流制御用のＮＰＮトランジスタ３５
と、抵抗２４および２５とダイオード２６により形成さ
れ、前記バイアス電圧を出力して、ＮＰＮトランジスタ
３５のベースに供給するバイアス回路２３と、ＮＰＮト
ランジスタ３５のベースとＮＰＮトランジスタ３１のベ
ースとの間に接続される容量２１と、それぞれダイオー
ド２０および３８の陽極側と電源との間に接続される抵
抗２２および３９とを備えて構成される。
【００１５】図１との対比により明らかなように、第１
の実施例との相違点は、電流制御用のトランジスタが１
個のＮＰＮトランジスタ３５により両エミッタフォロワ
回路に対して共用され、ラッチ回路の出力レベルによ
り、データ取込み時（データ転送時）におけるクロック
信号の遷移時に、“Ｈ”レベルから“Ｌ”レベルに立ち
下がる側のエミッタフォロワ回路に対して、選択的に電
流をより多く流すことができるようにした回路であり、
これにより、より一層の高速動作が実現される。図３に
おいて、抵抗２２および３９は、ラッチ出力の低レベル
側のエミッタフォロワ回路に電流を流すためのブリーダ
抵抗であり、定常時においては、当該エミッタフォロワ
回路に数μＡ〜数十μＡ程度の微少電流を流すように設
定するための抵抗である。本実施例の総合動作について
は、前述の第１の実施例の場合と同様である。
の実施例との相違点は、電流制御用のトランジスタが１
個のＮＰＮトランジスタ３５により両エミッタフォロワ
回路に対して共用され、ラッチ回路の出力レベルによ
り、データ取込み時（データ転送時）におけるクロック
信号の遷移時に、“Ｈ”レベルから“Ｌ”レベルに立ち
下がる側のエミッタフォロワ回路に対して、選択的に電
流をより多く流すことができるようにした回路であり、
これにより、より一層の高速動作が実現される。図３に
おいて、抵抗２２および３９は、ラッチ出力の低レベル
側のエミッタフォロワ回路に電流を流すためのブリーダ
抵抗であり、定常時においては、当該エミッタフォロワ
回路に数μＡ〜数十μＡ程度の微少電流を流すように設
定するための抵抗である。本実施例の総合動作について
は、前述の第１の実施例の場合と同様である。
【００１６】
【発明の効果】以上説明したように、本発明は、外部出
力駆動用のエミッタフォロワ回路の機能を、本来の外部
出力用の機能に加えて、帰還信号出力用としての機能を
も兼用させ、当該エミッタフォロワ回路からの帰還信号
をデータ保持用のトランジスタ対に対して帰還させ、且
つ当該エミッタフォロワ回路の電流をクロック信号入力
に同期させることにより、回路構成を簡易化させ、半導
体集積回路の集積度を高めることができるとともに、デ
ータ取込み時におけるレベル遷移時においてのみ電流を
増大させることが可能となり、この電流増により、高速
サイクルにおける動作を、集積度を低下させることな
く、耐ノイズ性を高めることができるという効果があ
る。
力駆動用のエミッタフォロワ回路の機能を、本来の外部
出力用の機能に加えて、帰還信号出力用としての機能を
も兼用させ、当該エミッタフォロワ回路からの帰還信号
をデータ保持用のトランジスタ対に対して帰還させ、且
つ当該エミッタフォロワ回路の電流をクロック信号入力
に同期させることにより、回路構成を簡易化させ、半導
体集積回路の集積度を高めることができるとともに、デ
ータ取込み時におけるレベル遷移時においてのみ電流を
増大させることが可能となり、この電流増により、高速
サイクルにおける動作を、集積度を低下させることな
く、耐ノイズ性を高めることができるという効果があ
る。
【図１】本発明の第１の実施例を示す回路図である。
【図２】第１の実施例における動作信号を示すタイミン
グ図である。
グ図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来例を示す回路図である。
１、２、８〜１３、１７〜１９、２７〜３２、３４、３
５、４０、４１、４５〜５０、５２、５３ ＮＰＮト
ランジスタ ３、２１ 容量 ４、２３ バイアス回路 ５、６、１５、１６、２２、２４、２５、３６、３７、
３９、５６、５７抵抗 ７、２０、２６、３８ ダイオード １４、３３、４２、４３、５１、５４、５５ 定電流
源
５、４０、４１、４５〜５０、５２、５３ ＮＰＮト
ランジスタ ３、２１ 容量 ４、２３ バイアス回路 ５、６、１５、１６、２２、２４、２５、３６、３７、
３９、５６、５７抵抗 ７、２０、２６、３８ ダイオード １４、３３、４２、４３、５１、５４、５５ 定電流
源
Claims (2)
- 【請求項１】 ラッチ回路を形成する半導体集積回路に
おいて、 コレクタが、それぞれ接地点に接続され、エミッタがそ
れぞれ第１および第２のデータ出力端子に接続されて、
それぞれ個別にエミッタフォロワ回路用として作用する
第１および第２のＮＰＮトランジスタと、 それぞれ前記第１および第２のＮＰＮトランジスタのベ
ースと接地点との間に接続されて負荷抵抗として作用す
る第１および第２の抵抗と、 コレクタが、それぞれ前記第１および第２のＮＰＮトラ
ンジスタのベースに接続され、ベースがそれぞれ第１お
よび第２のデータ入力端子に接続されるとともに、エミ
ッタが共通接続されて、データ転送用として作用する第
３および第４のＮＰＮトランジスタと、 コレクタが、それぞれ前記第３および第４のＮＰＮトラ
ンジスタのコレクタに接続され、ベースがそれぞれ前記
第２および第１のデータ出力端子に接続されるととも
に、エミッタが共通接続されて、データ保持用として作
用する第５および第６のＮＰＮトランジスタと、 コレクタが、それぞれ前記第３および第４のＮＰＮトラ
ンジスタの共通エミッタ部と、前記第５および第６のＮ
ＰＮトランジスタの共通エミッタ部に接続され、ベース
が、それぞれ第１および第２のクロック入力端子に接続
されて、エミッタが共通接続される第７および第８のＮ
ＰＮトランジスタと、 前記第７および第８のＮＰＮトランジスタの共通エミッ
タ部と電源との間に接続される定電流源と、 コレクタが、それぞれ前記第１および第２のＮＰＮトラ
ンジスタのエミッタに接続され、ベースが共通接続され
て所定のバイアス電圧が印加されるとともに、エミッタ
が、それぞれ電源に接続されて、電流制御用として作用
する第９および第１０のＮＰＮトランジスタと、 電源と接地点との間において、接地点の側より第３の抵
抗、順方向のダイオードおよび第４の抵抗の順に配置し
て直列接続して形成され、前記バイアス電圧を出力する
バイアス回路と、 前記第１のクロック入力端子と前記第９のＮＰＮトラン
ジスタのベースとの間に接続される容量と、 を少なくとも備えることを特徴とする半導体集積回路。 - 【請求項２】 ラッチ回路を形成する半導体集積回路に
おいて、 コレクタが、それぞれ接地点に接続され、エミッタがそ
れぞれ第１および第２のデータ出力端子に接続されて、
それぞれ個別にエミッタフォロワ回路用として作用する
第１および第２のＮＰＮトランジスタと、 それぞれ前記第１および第２のＮＰＮトランジスタのベ
ースと接地点との間に接続されて負荷抵抗として作用す
る第１および第２の抵抗と、 コレクタが、それぞれ前記第１および第２のＮＰＮトラ
ンジスタのベースに接続され、ベースがそれぞれ第１お
よび第２のデータ入力端子に接続されるとともに、エミ
ッタが共通接続されて、データ転送用として作用する第
３および第４のＮＰＮトランジスタと、 コレクタが、それぞれ前記第３および第４のＮＰＮトラ
ンジスタのコレクタに接続され、ベースがそれぞれ前記
第２および第１のデータ出力端子に接続されるととも
に、エミッタが共通接続されて、データ保持用として作
用する第５および第６のＮＰＮトランジスタと、 コレクタが、それぞれ前記第３および第４のＮＰＮトラ
ンジスタの共通エミッタ部と、前記第５および第６のＮ
ＰＮトランジスタの共通エミッタ部に接続され、ベース
が、それぞれ第１および第２のクロック入力端子に接続
されて、エミッタが共通接続される第７および第８のＮ
ＰＮトランジスタと、 前記第７および第８のＮＰＮトランジスタの共通エミッ
タ部と電源との間に接続される定電流源と、 陽極部が、それぞれ前記第１および第２のＮＰＮトラン
ジスタのエミッタに接続されるとともに、第３および第
４の抵抗を介して電源に接続され、陰極部が共通接続さ
れる第１および第２のダオードと、 コレクタが前記第１および第２のダイオードの共通陰極
部に接続され、ベースに所定のバイアス電圧が印加され
て、エミッタが接地点に接続される第９のＮＰＮトラン
ジスタと、 電源と接地点との間において、接地点の側より第３の抵
抗、順方向のダイオードおよび第４の抵抗の順に配置し
て直列接続して形成され、前記バイアス電圧を出力する
バイアス回路と、 前記第１のクロック入力端子と前記第９のＮＰＮトラン
ジスタのベースとの間に接続される容量と、 を少なくとも備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01714893A JP3206178B2 (ja) | 1993-02-04 | 1993-02-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01714893A JP3206178B2 (ja) | 1993-02-04 | 1993-02-04 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232705A JPH06232705A (ja) | 1994-08-19 |
| JP3206178B2 true JP3206178B2 (ja) | 2001-09-04 |
Family
ID=11935911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01714893A Expired - Fee Related JP3206178B2 (ja) | 1993-02-04 | 1993-02-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206178B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103037288B (zh) * | 2012-12-11 | 2015-04-22 | 无锡友达电子有限公司 | 一种音频功放关机噗声抑制装置 |
-
1993
- 1993-02-04 JP JP01714893A patent/JP3206178B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232705A (ja) | 1994-08-19 |
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