JPH04329712A - 高速論理回路 - Google Patents
高速論理回路Info
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- JPH04329712A JPH04329712A JP3128502A JP12850291A JPH04329712A JP H04329712 A JPH04329712 A JP H04329712A JP 3128502 A JP3128502 A JP 3128502A JP 12850291 A JP12850291 A JP 12850291A JP H04329712 A JPH04329712 A JP H04329712A
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- emitter follower
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- transistor
- logic circuit
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- 239000003990 capacitor Substances 0.000 claims abstract description 23
- 230000000295 complement effect Effects 0.000 claims description 4
- 239000000872 buffer Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩにおいて大きな
負荷容量に対しても高速で動作し、さらにＬＳＩを構成
する場合のトランジスタ、容量、抵抗といった各素子の
大きさ、負荷容量、消費電力等、種々の要求条件に合わ
せて最適に設計することが出来る論理回路に関する。
負荷容量に対しても高速で動作し、さらにＬＳＩを構成
する場合のトランジスタ、容量、抵抗といった各素子の
大きさ、負荷容量、消費電力等、種々の要求条件に合わ
せて最適に設計することが出来る論理回路に関する。
【０００２】
【従来技術】ＬＳＩにおいて超高速論理回路を構成する
場合、従来のＥＣＬ回路をさらに高速化するため、カイ
ーヤップ・トー（Ｋａｉ−Ｙａｐ Ｔｏｈ）他著「２
３−ｐｓ／２．１−ｍ ＷＥＣＬゲート ウイズ
エーシー−カップルド アクティブプルーダウン
エミッターフォロワ ステージ（Ａ２３−ｐｓ／２
．１−ｍ ＷＥＣＬ Ｇａｔｅ Ｗｉｔｈ ａ
ｎ ＡＣ−Ｃｏｕｐｌｅｄ Ａｃｔｉｖｅ Ｐｕ
ｌｌ−Ｄｏｗｎ Ｅｍｉｔｔｅｒ−Ｆｏｌｌｏｗｅｒ
Ｓｔａｇｅ）」、アイトリプルイ−ジャーナル
オブ ソリッド−ステート サーキット（ＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ），Ｖｏｌ．２４，Ｎｏ．５，Ｏｃｔ．
１９８９、１３０１ページから１３０６ページに記載さ
れているように、信号がハイレベルからローレベルへ変
化する時にのみエミッタフォロワに流れる電流を増加さ
せることにより、少ない消費電力の増加で大きな速度向
上が得られる回路が知られている。以下のこの方式につ
いて説明する。
場合、従来のＥＣＬ回路をさらに高速化するため、カイ
ーヤップ・トー（Ｋａｉ−Ｙａｐ Ｔｏｈ）他著「２
３−ｐｓ／２．１−ｍ ＷＥＣＬゲート ウイズ
エーシー−カップルド アクティブプルーダウン
エミッターフォロワ ステージ（Ａ２３−ｐｓ／２
．１−ｍ ＷＥＣＬ Ｇａｔｅ Ｗｉｔｈ ａ
ｎ ＡＣ−Ｃｏｕｐｌｅｄ Ａｃｔｉｖｅ Ｐｕ
ｌｌ−Ｄｏｗｎ Ｅｍｉｔｔｅｒ−Ｆｏｌｌｏｗｅｒ
Ｓｔａｇｅ）」、アイトリプルイ−ジャーナル
オブ ソリッド−ステート サーキット（ＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ），Ｖｏｌ．２４，Ｎｏ．５，Ｏｃｔ．
１９８９、１３０１ページから１３０６ページに記載さ
れているように、信号がハイレベルからローレベルへ変
化する時にのみエミッタフォロワに流れる電流を増加さ
せることにより、少ない消費電力の増加で大きな速度向
上が得られる回路が知られている。以下のこの方式につ
いて説明する。
【０００３】図２は従来技術による論理回路の回路図を
示す。図２によれば、従来技術による論理回路は入力信
号源２０１と、ベースがそれぞれ入力信号源２０１の第
１，第２の出力に接続されたトランジスタ２１１，２１
２と、第１の端子がトランジスタ２１１，２１２のエミ
ッタに接続され、第２の端子が電源ＶＥＥに接続された
定電流源２０２と、第１の端子がＧＮＤに第２の端子が
それぞれトランジスタ２１１，２１２のコレクタに接続
された抵抗２２１，２２２と、コレクタがＧＮＤに、ベ
ースがトランジスタ２１２のコレクタに接続されたトラ
ンジスタ２１５と、第１の端子がトランジスタ２１５の
エミッタに接続され、第２の端子が電源ＶＴＴに接続さ
れた抵抗２２６と、第１の端子がトランジスタの２１１
のコレクタに接続された容量２０３と、コレクタがトラ
ンジスタ２１５のエミッタに、ベースが容量２３０の第
２の端子に、エミッタが電源ＶＴＴに接続されたトラン
ジスタ２１６と、コレクタがＧＮＤに、ベースが基準電
圧Ｖｒｅｆに接続されたトランジスタ２１４と、第１の
端子がトランジスタ２１４のエミッタに接続され、第２
の端子が電源ＶＴＴに接続された抵抗２２５からなる。
示す。図２によれば、従来技術による論理回路は入力信
号源２０１と、ベースがそれぞれ入力信号源２０１の第
１，第２の出力に接続されたトランジスタ２１１，２１
２と、第１の端子がトランジスタ２１１，２１２のエミ
ッタに接続され、第２の端子が電源ＶＥＥに接続された
定電流源２０２と、第１の端子がＧＮＤに第２の端子が
それぞれトランジスタ２１１，２１２のコレクタに接続
された抵抗２２１，２２２と、コレクタがＧＮＤに、ベ
ースがトランジスタ２１２のコレクタに接続されたトラ
ンジスタ２１５と、第１の端子がトランジスタ２１５の
エミッタに接続され、第２の端子が電源ＶＴＴに接続さ
れた抵抗２２６と、第１の端子がトランジスタの２１１
のコレクタに接続された容量２０３と、コレクタがトラ
ンジスタ２１５のエミッタに、ベースが容量２３０の第
２の端子に、エミッタが電源ＶＴＴに接続されたトラン
ジスタ２１６と、コレクタがＧＮＤに、ベースが基準電
圧Ｖｒｅｆに接続されたトランジスタ２１４と、第１の
端子がトランジスタ２１４のエミッタに接続され、第２
の端子が電源ＶＴＴに接続された抵抗２２５からなる。
【０００４】図３は、図２に示す回路の動作状態を示す
波形図である。図３を参照して図２に示す従来技術によ
る論理回路の動作の説明を行なう。入力電圧源２０１か
ら図３（ａ）に示すハイからローに変化する波形がトラ
ンジスタ２１１のベースに入力されるものとする。する
と、トランジスタ２１２，２１１のそれぞれのコレクタ
から図３（ｂ），（ｃ）に示す差動出力が得られる。正
相の出力はトランジスタ２１５、抵抗２２６で構成され
るエミッタフォロワ回路を駆動する。
波形図である。図３を参照して図２に示す従来技術によ
る論理回路の動作の説明を行なう。入力電圧源２０１か
ら図３（ａ）に示すハイからローに変化する波形がトラ
ンジスタ２１１のベースに入力されるものとする。する
と、トランジスタ２１２，２１１のそれぞれのコレクタ
から図３（ｂ），（ｃ）に示す差動出力が得られる。正
相の出力はトランジスタ２１５、抵抗２２６で構成され
るエミッタフォロワ回路を駆動する。
【０００５】また、図３（ｃ）に示す逆相出力は容量２
３０で微分され、図３（ｄ）に示す様に入力波形の立ち
上がりにおいてピークを持つ波形となり、トランジスタ
２１６を駆動する。すると、トランジスタ２１６のエミ
ッタには図３（ｅ）に示す様に入力の立ち上がりにおい
てピークを持つ電流が流れ、負荷容量２４０を急速に放
電する。
３０で微分され、図３（ｄ）に示す様に入力波形の立ち
上がりにおいてピークを持つ波形となり、トランジスタ
２１６を駆動する。すると、トランジスタ２１６のエミ
ッタには図３（ｅ）に示す様に入力の立ち上がりにおい
てピークを持つ電流が流れ、負荷容量２４０を急速に放
電する。
【０００６】一方、トランジスタ２１４、抵抗２２５に
より構成されたエミッタフォロワは、バイアス電圧Ｖｒ
ｅｆ を与えることにより、トランジスタ２１６のエミ
ッタにバイアス電流を流す。これにより、トランジスタ
２１６でどれくらいの電流を放電するかを決定する。こ
のようにして図２に示す論理回路は入力した論理信号を
そのまま伝えるバッファとして動作する。
より構成されたエミッタフォロワは、バイアス電圧Ｖｒ
ｅｆ を与えることにより、トランジスタ２１６のエミ
ッタにバイアス電流を流す。これにより、トランジスタ
２１６でどれくらいの電流を放電するかを決定する。こ
のようにして図２に示す論理回路は入力した論理信号を
そのまま伝えるバッファとして動作する。
【０００７】出力段がエミッタフォロワのみのＥＣＬ論
理回路では、出力の立ち上がりにおける負荷容量２４０
の放電が抵抗２２６のみを通して行なわれる。このため
、消費電力を下げるために抵抗２２６の値を大きくする
と、出力の立ち上がりにおける遅延時間が大きくなるが
、図２に示した回路を使用することにより、消費電力を
増加させることなく遅延時間を改善することが出来る。
理回路では、出力の立ち上がりにおける負荷容量２４０
の放電が抵抗２２６のみを通して行なわれる。このため
、消費電力を下げるために抵抗２２６の値を大きくする
と、出力の立ち上がりにおける遅延時間が大きくなるが
、図２に示した回路を使用することにより、消費電力を
増加させることなく遅延時間を改善することが出来る。
【０００８】
【発明が解決しようとする課題】以上に述べた従来技術
による論理回路においては出力の立ち上がりにおいて遅
延時間が改善されるが、カレントスイッチを構成するト
ランジスタ２１１のコレクタに直接微分用容量２３０が
付くため、出力の立ち上がりに、カレントスイッチの遅
延時間が劣化するという欠点がある。また、定電圧Ｖｒ
ｅｆ によってトランジスタ２１６のバイアス電流を決
定しているが、このバイアス電流Ｉｂ とＶｒｅｆ の
関係がＩｂ ＝Ｉｏ 〔ｅｘｐ｛（ｑＶｒｅｆ ）／（
ｋＴ）｝−１〕となるため、Ｖｒｅｆ のずれが非常に
大きくバイアス電流Ｉｂ を変化させることとなり、論
理回路の遅延特性を大きく変えてしまうという欠点があ
る。同様にトランジスタ２１４，２１５の順方向電圧Ｖ
ｆが温度により変化することによっても、バイアス電流
Ｉｂ が大きく変化してしまう。さらに、従来方式によ
る論理回路では負荷容量に対して、駆動能力を最適化す
る方法が知られていなかった。
による論理回路においては出力の立ち上がりにおいて遅
延時間が改善されるが、カレントスイッチを構成するト
ランジスタ２１１のコレクタに直接微分用容量２３０が
付くため、出力の立ち上がりに、カレントスイッチの遅
延時間が劣化するという欠点がある。また、定電圧Ｖｒ
ｅｆ によってトランジスタ２１６のバイアス電流を決
定しているが、このバイアス電流Ｉｂ とＶｒｅｆ の
関係がＩｂ ＝Ｉｏ 〔ｅｘｐ｛（ｑＶｒｅｆ ）／（
ｋＴ）｝−１〕となるため、Ｖｒｅｆ のずれが非常に
大きくバイアス電流Ｉｂ を変化させることとなり、論
理回路の遅延特性を大きく変えてしまうという欠点があ
る。同様にトランジスタ２１４，２１５の順方向電圧Ｖ
ｆが温度により変化することによっても、バイアス電流
Ｉｂ が大きく変化してしまう。さらに、従来方式によ
る論理回路では負荷容量に対して、駆動能力を最適化す
る方法が知られていなかった。
【０００９】
【課題を解決するための手段】（１）本発明の第１の手
段によれば、カレントスイッチ論理回路と、このカレン
トスイッチ論理回路の相補出力の第１の出力に接続され
た第１のエミッタフォロワ回路と、前記カレントスイッ
チ論理回路の相補出力の第２の出力に接続された第２の
エミッタフォロワ回路と、第１の端子が前記第２のエミ
ッタフォロワ回路の出力に接続された容量と、コレクタ
が前記第１のエミッタフォロワ回路の出力に接続され、
ベースが前記容量の第２の端子に接続されエミッタが電
源に接続されたトランジスタとを備え、２個のダイオー
ドを直列接続し、これら２個のダイドオードに電流を流
して発生させた電圧を第３のエミッタフォロワ回路でバ
ッファし、前記トランジスタのベースに接続することを
特徴とした論理回路が得られる。
段によれば、カレントスイッチ論理回路と、このカレン
トスイッチ論理回路の相補出力の第１の出力に接続され
た第１のエミッタフォロワ回路と、前記カレントスイッ
チ論理回路の相補出力の第２の出力に接続された第２の
エミッタフォロワ回路と、第１の端子が前記第２のエミ
ッタフォロワ回路の出力に接続された容量と、コレクタ
が前記第１のエミッタフォロワ回路の出力に接続され、
ベースが前記容量の第２の端子に接続されエミッタが電
源に接続されたトランジスタとを備え、２個のダイオー
ドを直列接続し、これら２個のダイドオードに電流を流
して発生させた電圧を第３のエミッタフォロワ回路でバ
ッファし、前記トランジスタのベースに接続することを
特徴とした論理回路が得られる。
【００１０】（２）本発明の第２の手段によれば、第１
のエミッタフォロワの出力に接続されるトランジスタの
エミッタ面積を、該第１のエミッタフォロワの出力に接
続される負荷容量によって変更することを特徴とした前
記第１項に記載の論理回路が得られる。
のエミッタフォロワの出力に接続されるトランジスタの
エミッタ面積を、該第１のエミッタフォロワの出力に接
続される負荷容量によって変更することを特徴とした前
記第１項に記載の論理回路が得られる。
【００１１】（３）本発明の第３の手段によれば、第２
のエミッタフォロワの出力に接続される容量の値を第１
のエミッタフォロワの出力に接続される負荷容量によっ
て変更することを特徴とした前記第１項または２項に記
載の論理回路が得られる。
のエミッタフォロワの出力に接続される容量の値を第１
のエミッタフォロワの出力に接続される負荷容量によっ
て変更することを特徴とした前記第１項または２項に記
載の論理回路が得られる。
【００１２】（４）本発明の第４の手段によれば、第２
のエミッタフォロワの出力に接続される容量によって構
成される時定数を動作する周波数に応じて変更すること
を特徴とした前記第１項，２項または３項に記載の論理
回路が得られる。
のエミッタフォロワの出力に接続される容量によって構
成される時定数を動作する周波数に応じて変更すること
を特徴とした前記第１項，２項または３項に記載の論理
回路が得られる。
【００１３】（５）本発明の第５の手段によれば、第１
のエミッタフォロワの駆動能力を該第１のエミッタフォ
ロワの出力に接続される負荷容量によって変更すること
を特徴とした前記第１項，２項，３項または第４項に記
載の論理回路が得られる。
のエミッタフォロワの駆動能力を該第１のエミッタフォ
ロワの出力に接続される負荷容量によって変更すること
を特徴とした前記第１項，２項，３項または第４項に記
載の論理回路が得られる。
【００１４】
【作用】カレントスイッチと微分用容量の間にエミッタ
フォロワをおき、駆動能力を増加させて微分用容量を駆
動することにより、微分容量を大きくすることができ、
さらに大きな負荷を駆動することが可能となる。
フォロワをおき、駆動能力を増加させて微分用容量を駆
動することにより、微分容量を大きくすることができ、
さらに大きな負荷を駆動することが可能となる。
【００１５】さらにＶｒｅｆ の発生回路としてトラン
ジスタ２１４，２１６のＶｆ と同様な温度特性を持つ
ダイオードを２個直列に使用してＶｆ の温度特性を打
ち消すことにより、回路素子のばらつき、温度変動にた
いして遅延時間変動の少ない回路を提供することが出来
る。
ジスタ２１４，２１６のＶｆ と同様な温度特性を持つ
ダイオードを２個直列に使用してＶｆ の温度特性を打
ち消すことにより、回路素子のばらつき、温度変動にた
いして遅延時間変動の少ない回路を提供することが出来
る。
【００１６】また、負荷容量の大きさにより負荷容量放
電用トランジスタのエミッタ面積を変える、微分容量を
変える、出力エミッタフォロワに流す電流を変える、回
路の動作周波数により微分容量により構成される時定数
を変えるといったいずれかの調整をゲート毎に行なうこ
とにより負荷容量に関わらず、波形の劣化を最小限に押
えることができる。
電用トランジスタのエミッタ面積を変える、微分容量を
変える、出力エミッタフォロワに流す電流を変える、回
路の動作周波数により微分容量により構成される時定数
を変えるといったいずれかの調整をゲート毎に行なうこ
とにより負荷容量に関わらず、波形の劣化を最小限に押
えることができる。
【００１７】
【実施例】以下に図面を参照して本発明の論理回路の動
作を説明する。図１は本発明の実施例を示す回路図であ
る。図１によれば、本発明の実施例は、入力信号源１０
１と、ベースがそれぞれ入力信号源１０１の第１、第２
の出力に接続されたトランジスタ１１１，１１２と、第
１の端子がトランジスタ１１１，１１２のエミッタに接
続され、第２の端子が電源ＶＥＥに接続された定電流源
１０２と、第１の端子がＧＮＤに、第２に端子がそれぞ
れトランジスタ１１１，１１２のコレクタに接続された
抵抗１２１，１２２と、コレクタがＧＮＤに、ベースが
トランジスタ１１２のコレクタに接続されたトランジス
タ１１５と、第１の端子がトランジスタ１１５のエミッ
タに接続され、第２の端子が電源ＶＴＴに接続され抵抗
１２６と、コレクタがＧＮＤに、ベースがトランジスタ
１１１のコレクタに接続されたトランジスタ１１３と、
第１の端子がトランジスタ１１３のエミッタに、第２の
端子が電源ＶＴＴに接続された抵抗１２３と、第１の端
子がトランジスタ１１３のエミッタに接続された容量１
３０と、コレクタがトランジスタ１１５のエミッタに、
ベースが容量１３０の第２の端子に、エミッタが電源Ｖ
ＴＴに接続されたトランジスタ１１６と、第１の端子が
ＧＮＤに接続された抵抗１２４と、アノードが抵抗１２
４の第２の端子に接続されたダイオード１４０と、アノ
ードがダイオード１４０のカソードに、カソードが電源
ＶＴＴに接続されたダイオード１４１と、コレクタがＧ
ＮＤに、ベースがダイオード１４０のアノードに接続さ
れたトランジスタ１１４と、第１の端子がトランジスタ
１１４のエミッタに接続され、第２の端子が電源ＶＴＴ
に接続された抵抗１２５とからなる。
作を説明する。図１は本発明の実施例を示す回路図であ
る。図１によれば、本発明の実施例は、入力信号源１０
１と、ベースがそれぞれ入力信号源１０１の第１、第２
の出力に接続されたトランジスタ１１１，１１２と、第
１の端子がトランジスタ１１１，１１２のエミッタに接
続され、第２の端子が電源ＶＥＥに接続された定電流源
１０２と、第１の端子がＧＮＤに、第２に端子がそれぞ
れトランジスタ１１１，１１２のコレクタに接続された
抵抗１２１，１２２と、コレクタがＧＮＤに、ベースが
トランジスタ１１２のコレクタに接続されたトランジス
タ１１５と、第１の端子がトランジスタ１１５のエミッ
タに接続され、第２の端子が電源ＶＴＴに接続され抵抗
１２６と、コレクタがＧＮＤに、ベースがトランジスタ
１１１のコレクタに接続されたトランジスタ１１３と、
第１の端子がトランジスタ１１３のエミッタに、第２の
端子が電源ＶＴＴに接続された抵抗１２３と、第１の端
子がトランジスタ１１３のエミッタに接続された容量１
３０と、コレクタがトランジスタ１１５のエミッタに、
ベースが容量１３０の第２の端子に、エミッタが電源Ｖ
ＴＴに接続されたトランジスタ１１６と、第１の端子が
ＧＮＤに接続された抵抗１２４と、アノードが抵抗１２
４の第２の端子に接続されたダイオード１４０と、アノ
ードがダイオード１４０のカソードに、カソードが電源
ＶＴＴに接続されたダイオード１４１と、コレクタがＧ
ＮＤに、ベースがダイオード１４０のアノードに接続さ
れたトランジスタ１１４と、第１の端子がトランジスタ
１１４のエミッタに接続され、第２の端子が電源ＶＴＴ
に接続された抵抗１２５とからなる。
【００１８】本実施例の論理回路に示す入力信号源１０
１から図３（ａ）に示すハイからローに変化する波形が
トランジスタ１１１のベースに入力されるものとする。 すると、トランジツた１１２，１１１のそれぞれのコレ
クタから従来例に示す論理回路と同様に図３（ｂ），（
ｃ）に示す差動出力が得られる。正相の出力はトランジ
スタ１１５、抵抗１２６で構成されるエミッタフォロワ
回路を駆動する。
１から図３（ａ）に示すハイからローに変化する波形が
トランジスタ１１１のベースに入力されるものとする。 すると、トランジツた１１２，１１１のそれぞれのコレ
クタから従来例に示す論理回路と同様に図３（ｂ），（
ｃ）に示す差動出力が得られる。正相の出力はトランジ
スタ１１５、抵抗１２６で構成されるエミッタフォロワ
回路を駆動する。
【００１９】また、図３（ｃ）に示す逆相出力はトラン
ジスタ１１３、抵抗１２３で構成されるエミッタフォロ
ワでバッファされた後、容量１３０で微分され、図３（
ｄ）に示す様に入力波形の立ち上がりにおいてピークを
持つ波形となり、トランジスタ１１６を駆動する。する
と、トランジスタ１１６のエミッタには図３（ｅ）に示
す様に入力の立ち下がりにおいてピークを持つ電流が流
れ、負荷容量１５０を急速に放電する。
ジスタ１１３、抵抗１２３で構成されるエミッタフォロ
ワでバッファされた後、容量１３０で微分され、図３（
ｄ）に示す様に入力波形の立ち上がりにおいてピークを
持つ波形となり、トランジスタ１１６を駆動する。する
と、トランジスタ１１６のエミッタには図３（ｅ）に示
す様に入力の立ち下がりにおいてピークを持つ電流が流
れ、負荷容量１５０を急速に放電する。
【００２０】一方、ダイオード１４０，１４１の順方向
電圧で決まるバイアス電圧をトランジスタ１１４、抵抗
１２５により構成されたエミッタフォロワでバッファし
て、トランジスタ１１６のベースに加え、トランジスタ
１１６のエミッタにバイアス電流を流す。
電圧で決まるバイアス電圧をトランジスタ１１４、抵抗
１２５により構成されたエミッタフォロワでバッファし
て、トランジスタ１１６のベースに加え、トランジスタ
１１６のエミッタにバイアス電流を流す。
【００２１】本回路においては微分容量１３０をエミッ
タフォロワにより充電しているため、トランジスタ１１
１のコレクタに付く負荷が小さい。したがって、トラン
ジスタ１１１，１１２で構成されるカレントスイッチの
動作速度を損なうことなく微分容量１３０を大きくする
ことができ、トランジスタ１１６で大きな負荷容量を駆
動することが出来る。
タフォロワにより充電しているため、トランジスタ１１
１のコレクタに付く負荷が小さい。したがって、トラン
ジスタ１１１，１１２で構成されるカレントスイッチの
動作速度を損なうことなく微分容量１３０を大きくする
ことができ、トランジスタ１１６で大きな負荷容量を駆
動することが出来る。
【００２２】さらに、トランジスタ１１６に流れるバイ
アス電流はトランジスタ１１４，１１６、ダイオード１
４０，１４１の順方向電圧で決定されるが、ＬＳＩ内部
ではそれぞれの温度特性を合わせることは容易に出来る
ので、バイアス電流を安定化することが出来る。ここで
、カレントスイッチ部以外の負荷駆動回路は必要とする
電圧が低いため、電源としてＶＥＥ、ＶＴＴの２種類を
使用することにより、消費電力を小さく押えている。 また、それぞれの抵抗１２１〜１２６はそれぞれ、定電
流源としても以上に説明したのと同様な動作をすること
が出来る。
アス電流はトランジスタ１１４，１１６、ダイオード１
４０，１４１の順方向電圧で決定されるが、ＬＳＩ内部
ではそれぞれの温度特性を合わせることは容易に出来る
ので、バイアス電流を安定化することが出来る。ここで
、カレントスイッチ部以外の負荷駆動回路は必要とする
電圧が低いため、電源としてＶＥＥ、ＶＴＴの２種類を
使用することにより、消費電力を小さく押えている。 また、それぞれの抵抗１２１〜１２６はそれぞれ、定電
流源としても以上に説明したのと同様な動作をすること
が出来る。
【００２３】つぎに、図１を参照して、負荷容量１５０
に対して駆動能力を最適化する手段について説明する。 まず、微分容量１３０を負荷容量１５０に対応して大き
くする手段がある。微分容量１３０の容量を大きくする
ことにより、トランジスタ１１６のベースに入力される
電圧が大きくなり、大きな負荷を放電することが出来る
。このとき、微分容量を大きくする場合には動作周波数
より時定数が大きくなりすぎないように抵抗１２３，１
２５を小さくする。これにより、毎回出力波形の立ち下
がり毎にトランジスタ１１６のベースに電圧パルスを発
生することが出来る。
に対して駆動能力を最適化する手段について説明する。 まず、微分容量１３０を負荷容量１５０に対応して大き
くする手段がある。微分容量１３０の容量を大きくする
ことにより、トランジスタ１１６のベースに入力される
電圧が大きくなり、大きな負荷を放電することが出来る
。このとき、微分容量を大きくする場合には動作周波数
より時定数が大きくなりすぎないように抵抗１２３，１
２５を小さくする。これにより、毎回出力波形の立ち下
がり毎にトランジスタ１１６のベースに電圧パルスを発
生することが出来る。
【００２４】第２の手段はトランジスタ１１６のエミッ
タ面積を負荷容量１５０の値に応じて大きくする手段で
ある。この方式によればトランジスタ１１６の同じベー
ス電圧の上昇に対して電流駆動能力を増加させることが
でき、より多くの電流を負荷容量１５０から放電するこ
とが出来る。
タ面積を負荷容量１５０の値に応じて大きくする手段で
ある。この方式によればトランジスタ１１６の同じベー
ス電圧の上昇に対して電流駆動能力を増加させることが
でき、より多くの電流を負荷容量１５０から放電するこ
とが出来る。
【００２５】第３の手段は負荷容量１５０の値に応じて
トランジスタ１１５のエミッタ面積、抵抗１２６の値を
変え、エミッタフォロワの駆動能力を上げる手段である
。これにより、負荷容量１５０が大きくなった場合の出
力波形の立ち上がりの遅延劣化を防ぐことが出来る。
トランジスタ１１５のエミッタ面積、抵抗１２６の値を
変え、エミッタフォロワの駆動能力を上げる手段である
。これにより、負荷容量１５０が大きくなった場合の出
力波形の立ち上がりの遅延劣化を防ぐことが出来る。
【００２６】以上の３種類の最適化法を組み合わせて使
用することにより、ＬＳＩを構成する場合のトランジス
タ、容量、抵抗といった各素子の大きさ、負荷容量、消
費電力等、種々の要求条件に合わせて最適に回路を設計
することが出来る。
用することにより、ＬＳＩを構成する場合のトランジス
タ、容量、抵抗といった各素子の大きさ、負荷容量、消
費電力等、種々の要求条件に合わせて最適に回路を設計
することが出来る。
【００２７】
【発明の効果】以上述べたように本発明によれば、大き
な負荷容量に対しても高速で動作し、さらに、ＬＳＩを
構成する場合のトランジスタ、容量、抵抗といった各素
子の大きさ、負荷容量、消費電力等、種々の要求条件に
合わせて最適に設計することが出来る論理回路を提供す
ることが出来る。
な負荷容量に対しても高速で動作し、さらに、ＬＳＩを
構成する場合のトランジスタ、容量、抵抗といった各素
子の大きさ、負荷容量、消費電力等、種々の要求条件に
合わせて最適に設計することが出来る論理回路を提供す
ることが出来る。
【図１】本発明の実施例の構成を示す回路図。
【図２】従来の論理回路の構成を示す回路図。
【図３】図１及び図２に示す論理回路の動作を示す波形
図。
図。
１０１，２０１ 入力信号源
１０２，２０２ 定電流源
１１１〜１１６，２１１，２１２，２１４〜２１６
トランジスタ １２１〜１２６，２２１，２２２，２２５，２２６
抵抗 １３０，１５０，２３０，２４０ 容量１４０，
１４１ ダイオード
トランジスタ １２１〜１２６，２２１，２２２，２２５，２２６
抵抗 １３０，１５０，２３０，２４０ 容量１４０，
１４１ ダイオード
Claims (5)
- 【請求項１】 カレントスイッチ論理回路と、このカ
レントスイッチ論理回路の相補出力の第１の出力に接続
された第１のエミッタフォロワ回路と、前記カレントス
イッチ論理回路の相補出力の第２の出力に接続された第
２のエミッタフォロワ回路と、第１の端子が前記第２の
エミッタフォロワ回路の出力に接続された容量と、コレ
クタが前記第１のエミッタフォロワ回路の出力に接続さ
れ、ベースが前記容量の第２の端子に接続されエミッタ
が電源に接続されたトランジスタと、互いに直列に接続
された２個のダイオードと、これら２個のダイオードに
直列に接続されている抵抗と、前記２個のダイオードを
直列に接続してなる回路の両端の電圧をバッファし出力
電圧を前記トランジスタのベースに供給する第３のエミ
ッタフォロワ回路と、前記２個のダイオードと前記抵抗
との直列接続回路に電源の電圧を導き前記２個のダイオ
ードに電流を流がさせる導体とを備えてなることを特徴
とした論理回路。 - 【請求項２】 第１のエミッタフォロワの出力に接続
されるトランジスタのエミッタ面積を、該第１のエミッ
タフォロワの出力に接続される負荷容量によって変更す
ることを特徴とした請求項１に記載の論理回路。 - 【請求項３】 第２のエミッタフォロワの出力に接続
される容量の値を第１のエミッタフォロワの出力に接続
される負荷容量によって変更することを特徴とした請求
項１または２に記載の論理回路。 - 【請求項４】 第２のエミッタフォロワの出力に接続
される容量によって構成される時定数を動作する周波数
に応じて変更することを特徴とした請求項１，２または
３に記載の論理回路。 - 【請求項５】 第１のエミッタフォロワの駆動能力を
該第１のエミッタフォロワの出力に接続される負荷容量
によって変更することを特徴とした請求項１，２，３ま
たは４に記載の論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128502A JP2737444B2 (ja) | 1991-04-30 | 1991-04-30 | 高速論理回路 |
| US07/874,836 US5237216A (en) | 1991-04-30 | 1992-04-28 | High-speed cml push-pull logic circuit having temperature compensated biasing |
| EP92107299A EP0511646A1 (en) | 1991-04-30 | 1992-04-29 | High-speed logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128502A JP2737444B2 (ja) | 1991-04-30 | 1991-04-30 | 高速論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04329712A true JPH04329712A (ja) | 1992-11-18 |
| JP2737444B2 JP2737444B2 (ja) | 1998-04-08 |
Family
ID=14986332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3128502A Expired - Fee Related JP2737444B2 (ja) | 1991-04-30 | 1991-04-30 | 高速論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5237216A (ja) |
| EP (1) | EP0511646A1 (ja) |
| JP (1) | JP2737444B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011259418A (ja) * | 2010-05-13 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | バッファ回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323068A (en) * | 1992-11-17 | 1994-06-21 | National Semiconductor Corporation | Low power low temperature ECL output driver circuit |
| US5381057A (en) * | 1993-05-03 | 1995-01-10 | Kabushiki Kaisha Toshiba | ECL gate having active pull-down transistor |
| DE4321482C1 (de) * | 1993-06-28 | 1994-12-08 | Siemens Ag | Digitale Schaltstufe mit Stromschalter |
| JP2561003B2 (ja) * | 1993-10-20 | 1996-12-04 | 日本電気株式会社 | アクティブプルダウン型ｅｃｌ回路 |
| JP3497888B2 (ja) * | 1994-06-02 | 2004-02-16 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5736866A (en) * | 1995-11-13 | 1998-04-07 | Kabushiki Kaisha Toshiba | Active pull-down circuit for ECL using a capacitive coupled circuit |
| GB2320824B (en) * | 1996-12-23 | 1998-11-18 | Northern Telecom Ltd | TTL logic driver circuit |
| JP3707212B2 (ja) * | 1997-09-19 | 2005-10-19 | ソニー株式会社 | パルス出力回路 |
| US7560961B1 (en) | 2006-08-11 | 2009-07-14 | Marvell International Ltd. | Voltage driver circuit |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680480A (en) * | 1984-08-31 | 1987-07-14 | Storage Technology Corporation | Output driver circuit for LSI and VLSI ECL chips with an active pulldown |
| US4835420A (en) * | 1987-11-17 | 1989-05-30 | Applied Micro Circuits Corporation | Method and apparatus for signal level conversion with clamped capacitive bootstrap |
| US4855622A (en) * | 1987-12-18 | 1989-08-08 | North American Philips Corporation, Signetics Division | TTL compatible switching circuit having controlled ramp output |
| US4874970A (en) * | 1988-05-11 | 1989-10-17 | Applied Micro Circuits Corporation | ECL output with Darlington or common collector-common emitter drive |
| US5047670A (en) * | 1988-05-25 | 1991-09-10 | Texas Instruments Incorporated | BiCMOS TTL input buffer |
| FR2641143A1 (en) * | 1988-12-27 | 1990-06-29 | Thomson Composants Militaires | Output buffer amplifier in bipolar technology |
| KR930009491B1 (ko) * | 1989-09-18 | 1993-10-04 | 후지쓰 가부시끼가이샤 | Ecl회로 |
| JPH0666678B2 (ja) * | 1989-11-30 | 1994-08-24 | 株式会社東芝 | Ｅｃｌ回路 |
| JP2546004B2 (ja) * | 1989-12-28 | 1996-10-23 | 日本電気株式会社 | レベル変換回路 |
| JPH0461419A (ja) * | 1990-06-29 | 1992-02-27 | Nec Corp | Ｅｃｌ回路 |
| JP2990775B2 (ja) * | 1990-09-25 | 1999-12-13 | 日本電気株式会社 | Ｅｃｌ出力回路 |
| US5101124A (en) * | 1991-01-10 | 1992-03-31 | National Semiconductor Corporation | ECL to TTL translator circuit with improved slew rate |
-
1991
- 1991-04-30 JP JP3128502A patent/JP2737444B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-28 US US07/874,836 patent/US5237216A/en not_active Expired - Lifetime
- 1992-04-29 EP EP92107299A patent/EP0511646A1/en not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011259418A (ja) * | 2010-05-13 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | バッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5237216A (en) | 1993-08-17 |
| EP0511646A1 (en) | 1992-11-04 |
| JP2737444B2 (ja) | 1998-04-08 |
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