JP3207727B2 - 半導体集積回路およびその応用装置 - Google Patents
半導体集積回路およびその応用装置Info
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- semiconductor integrated
- integrated circuit
- circuit
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01—MEASURING; TESTING
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318577—AC testing, e.g. current testing, burn-in
- G01R31/31858—Delay testing
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- General Physics & Mathematics (AREA)
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路あ
るいはその応用装置のテスト容易化設計技術に係り、特
に組込み自己テスト技術に関するもので、多くの論理回
路ブロックを内蔵して階層的に構成された論理ＶＬＳＩ
などのＬＳＩ、または、複数のＬＳＩチップが相互に接
続されて構成されたシステムボードなどに使用される。
るいはその応用装置のテスト容易化設計技術に係り、特
に組込み自己テスト技術に関するもので、多くの論理回
路ブロックを内蔵して階層的に構成された論理ＶＬＳＩ
などのＬＳＩ、または、複数のＬＳＩチップが相互に接
続されて構成されたシステムボードなどに使用される。
【０００２】
【従来の技術】半導体技術の急速な進歩により、大規模
集積回路（Large Scale Integrated Circuit；ＬＳＩ）
をより大規模化・複雑化・高性能化したＶＬＳＩ（Very
LargeScale Integrated Circuit ）が登場し、さらに
はＵＬＳＩ（Ultra Large Scale Integrated Circuit）
の登場が間近という状況になりつつある。これに伴い、
これらをどのようにテストすべきかという問題が極めて
深刻となってきた。
集積回路（Large Scale Integrated Circuit；ＬＳＩ）
をより大規模化・複雑化・高性能化したＶＬＳＩ（Very
LargeScale Integrated Circuit ）が登場し、さらに
はＵＬＳＩ（Ultra Large Scale Integrated Circuit）
の登場が間近という状況になりつつある。これに伴い、
これらをどのようにテストすべきかという問題が極めて
深刻となってきた。
【０００３】従来のＬＳＩチップでは、通常動作用に定
義された機能だけを用いてＬＳＩテスタでテストする手
法が一般に用いられていた。しかし、この手法は、ＶＬ
ＳＩ、ＵＬＳＩでは膨大な量のテストベクトルを作成す
る必要があり、しかも、一般にこれらは高速性を売り物
にすることが多いので、これらチップのテストに対応で
きるＬＳＩテスタもますます高性能なもの（通常、高
価）に限定される。さらに、上記手法は、テストベクト
ルがどの程度十分にチップをテストしているかの客観的
な判定は別に行なわねばならず、多大なＣＰＵコストが
必要となる。
義された機能だけを用いてＬＳＩテスタでテストする手
法が一般に用いられていた。しかし、この手法は、ＶＬ
ＳＩ、ＵＬＳＩでは膨大な量のテストベクトルを作成す
る必要があり、しかも、一般にこれらは高速性を売り物
にすることが多いので、これらチップのテストに対応で
きるＬＳＩテスタもますます高性能なもの（通常、高
価）に限定される。さらに、上記手法は、テストベクト
ルがどの程度十分にチップをテストしているかの客観的
な判定は別に行なわねばならず、多大なＣＰＵコストが
必要となる。
【０００４】こうした理由から、従来の手法でＶＬＳ
Ｉ、ＵＬＳＩのチップを完全にテストするのは、現実的
に見てほぼ不可能である。このような事情は、ＶＬＳＩ
等を含む複数のＬＳＩが回路基板上に実装されて相互に
接続されてなるシステムボードでも同じである。
Ｉ、ＵＬＳＩのチップを完全にテストするのは、現実的
に見てほぼ不可能である。このような事情は、ＶＬＳＩ
等を含む複数のＬＳＩが回路基板上に実装されて相互に
接続されてなるシステムボードでも同じである。
【０００５】こうした深刻な問題に対する解として、チ
ップの内部にあらかじめテストが容易になるようにテス
ト用回路を組込み、低コストで完全にテストするテスト
容易化設計（Design For Testability）が注目され普及
しつつある。
ップの内部にあらかじめテストが容易になるようにテス
ト用回路を組込み、低コストで完全にテストするテスト
容易化設計（Design For Testability）が注目され普及
しつつある。
【０００６】テスト容易化設計の一種である組込み自己
テスト（Built-In Self Test；ＢＩＳＴ）は、被テスト
回路（Device Under Test ；ＤＵＴ）であるＬＳＩチッ
プにそれ自身の内部の回路ブロックに対するテストデー
タ発生回路とテスト結果判定回路とを内蔵させ、外部か
らの信号でテストを開始させ、テスト終了後、良否判定
結果信号または判定のためのテスト結果を出力させると
いう手法を用いる。
テスト（Built-In Self Test；ＢＩＳＴ）は、被テスト
回路（Device Under Test ；ＤＵＴ）であるＬＳＩチッ
プにそれ自身の内部の回路ブロックに対するテストデー
タ発生回路とテスト結果判定回路とを内蔵させ、外部か
らの信号でテストを開始させ、テスト終了後、良否判定
結果信号または判定のためのテスト結果を出力させると
いう手法を用いる。
【０００７】上記ＢＩＳＴを用いれば、ＬＳＩテスタが
殆んど不要になり、テストコストの削減の面で極めて有
効である。しかも、チップを実使用と同じ条件下でテス
トでき、チップを応用システムに組込んだ後も利用でき
る。これらの際立った利点により、ＶＬＳＩおよびＵＬ
ＳＩのテストにおいてＢＩＳＴは極めて重要な役割を果
たすと期待される。
殆んど不要になり、テストコストの削減の面で極めて有
効である。しかも、チップを実使用と同じ条件下でテス
トでき、チップを応用システムに組込んだ後も利用でき
る。これらの際立った利点により、ＶＬＳＩおよびＵＬ
ＳＩのテストにおいてＢＩＳＴは極めて重要な役割を果
たすと期待される。
【０００８】上記したようなＢＩＳＴの最も基本的な技
術は、シグネチャ解析（SignatureAnalysis）と呼ばれ
るものであり、この技術は線形帰還シフトレジスタ（Li
nearFeedback Shift Register、ＬＦＳＲ）を基本とし
ている。
術は、シグネチャ解析（SignatureAnalysis）と呼ばれ
るものであり、この技術は線形帰還シフトレジスタ（Li
nearFeedback Shift Register、ＬＦＳＲ）を基本とし
ている。
【０００９】ｎビット幅のＬＦＳＲは、テストデータ発
生回路としてもテスト結果判定回路としても利用できる
ものであり、ここで、ＬＦＳＲについて説明する。図４
（ａ）は、テストデータ発生回路として使用されたｎビ
ット幅のＬＦＳＲの一例（ｎ＝８の場合）を示してい
る。
生回路としてもテスト結果判定回路としても利用できる
ものであり、ここで、ＬＦＳＲについて説明する。図４
（ａ）は、テストデータ発生回路として使用されたｎビ
ット幅のＬＦＳＲの一例（ｎ＝８の場合）を示してい
る。
【００１０】図４（ａ）に示すＬＦＳＲは、シリアル接
続されたｎ個のＤ型フリップフロップ（ＦＦ）回路４１
と、所定のＦＦ回路４１のデータ出力Ｑの排他的論理和
を生成して前記シリアル接続の第１番目のＦＦの入力端
子Ｄに入力する帰還回路（排他的論理和回路）４２とか
ら構成される簡単なレジスタ回路である。
続されたｎ個のＤ型フリップフロップ（ＦＦ）回路４１
と、所定のＦＦ回路４１のデータ出力Ｑの排他的論理和
を生成して前記シリアル接続の第１番目のＦＦの入力端
子Ｄに入力する帰還回路（排他的論理和回路）４２とか
ら構成される簡単なレジスタ回路である。
【００１１】上記ｎ個のＦＦ回路４１にオール“０”以
外の初期値（初期化用回路の記載は省略する）を設定し
てから動作させると、２n−１個のほぼランダムなデー
タ（擬似乱数）出力を一定順序で繰り返す。この擬似乱
数は、ｎ個のＦＦ回路４１のデータ出力Ｑ（Ｏｕｔｉ，
ｉ＝０，…，７）のいずれかを利用することによりシー
ケンシャルに取り出すこともできるし、これらの出力の
全てを利用することにより並列に取り出すこともでき
る。最近の多ビット幅でデータ処理がなされるＶＬＳＩ
やＵＬＳＩでは、後者の方式が一般的かつ重要である。
外の初期値（初期化用回路の記載は省略する）を設定し
てから動作させると、２n−１個のほぼランダムなデー
タ（擬似乱数）出力を一定順序で繰り返す。この擬似乱
数は、ｎ個のＦＦ回路４１のデータ出力Ｑ（Ｏｕｔｉ，
ｉ＝０，…，７）のいずれかを利用することによりシー
ケンシャルに取り出すこともできるし、これらの出力の
全てを利用することにより並列に取り出すこともでき
る。最近の多ビット幅でデータ処理がなされるＶＬＳＩ
やＵＬＳＩでは、後者の方式が一般的かつ重要である。
【００１２】さて、シグネチャ解析は、ＬＦＳＲをテス
ト結果判定回路として利用する技術である。この場合
も、ＤＵＴからの出力をシリアルに入力するタイプのＬ
ＦＳＲと、ＭＩＳＲ（Multiple Input Signature Regis
ter)とも呼ばれる並列入力タイプのＬＦＳＲとがある
が、ＶＬＳＩやＵＬＳＩではやはり後者の方が圧倒的に
重要であるので、以後はこれに絞って説明していく。
ト結果判定回路として利用する技術である。この場合
も、ＤＵＴからの出力をシリアルに入力するタイプのＬ
ＦＳＲと、ＭＩＳＲ（Multiple Input Signature Regis
ter)とも呼ばれる並列入力タイプのＬＦＳＲとがある
が、ＶＬＳＩやＵＬＳＩではやはり後者の方が圧倒的に
重要であるので、以後はこれに絞って説明していく。
【００１３】図４（ｂ）は、テスト結果判定回路として
使用されたｎビット並列入力タイプのＬＦＳＲの一例を
示している。図４（ｂ）に示すＬＦＳＲは、ｎ個のＤ型
ＦＦ回路４１内のビットｉ（ｉ＝０、…、６）のＦＦ回
路４１の出力Ｑｉ（＝Ｏｕｔｉ）とビット（ｉ＋１）の
外部データＩＮ(i+1) がそれぞれ排他的論理和回路４３
を介してビット（ｉ＋１）のＦＦ回路４１のＤ入力に入
力されるようになっており、また、ビット０のＦＦ回路
４１のＤ入力には、前述のＬＦＳＲの帰還回路４２の出
力＝Ｑ0 ＋Ｑ5 ＋Ｑ6＋Ｑ7 （＋は排他的論理和演算を
表わす記号）とビット０の外部データＩＮ0 とが排他的
論理和回路４３を介して入力されるようになっている。
使用されたｎビット並列入力タイプのＬＦＳＲの一例を
示している。図４（ｂ）に示すＬＦＳＲは、ｎ個のＤ型
ＦＦ回路４１内のビットｉ（ｉ＝０、…、６）のＦＦ回
路４１の出力Ｑｉ（＝Ｏｕｔｉ）とビット（ｉ＋１）の
外部データＩＮ(i+1) がそれぞれ排他的論理和回路４３
を介してビット（ｉ＋１）のＦＦ回路４１のＤ入力に入
力されるようになっており、また、ビット０のＦＦ回路
４１のＤ入力には、前述のＬＦＳＲの帰還回路４２の出
力＝Ｑ0 ＋Ｑ5 ＋Ｑ6＋Ｑ7 （＋は排他的論理和演算を
表わす記号）とビット０の外部データＩＮ0 とが排他的
論理和回路４３を介して入力されるようになっている。
【００１４】このような構成において、ある確定値が格
納されたＬＦＳＲにＤＵＴからの応答出力が順次印加さ
れていくと、それらの値に応じて内部のＦＦ回路４１に
ほぼランダムなデータが形成されていき、最終的にはあ
る固有のテスト結果データがＬＦＳＲ内に形成されてい
ることとなる。
納されたＬＦＳＲにＤＵＴからの応答出力が順次印加さ
れていくと、それらの値に応じて内部のＦＦ回路４１に
ほぼランダムなデータが形成されていき、最終的にはあ
る固有のテスト結果データがＬＦＳＲ内に形成されてい
ることとなる。
【００１５】このＬＦＳＲ内部に生成されるデータをシ
グネチャと呼び、ＤＵＴからの応答出力を印加してシグ
ネチャを生成していく動作をシグネチャ圧縮動作または
シグネチャ解析動作と呼ぶ。
グネチャと呼び、ＤＵＴからの応答出力を印加してシグ
ネチャを生成していく動作をシグネチャ圧縮動作または
シグネチャ解析動作と呼ぶ。
【００１６】上述したように、シグネチャ解析は、一連
のテストデータに対するＤＵＴからの応答出力をシグネ
チャ圧縮し、最後にＬＦＳＲ内に残ったテスト結果（シ
グネチャ）を期待値と１回だけ比較することにより、Ｄ
ＵＴ（自身の内部の回路ブロック）の良否判定を行なう
解析法である。
のテストデータに対するＤＵＴからの応答出力をシグネ
チャ圧縮し、最後にＬＦＳＲ内に残ったテスト結果（シ
グネチャ）を期待値と１回だけ比較することにより、Ｄ
ＵＴ（自身の内部の回路ブロック）の良否判定を行なう
解析法である。
【００１７】このシグネチャ解析に際して、一般に、十
分なテストデータでシグネチャ圧縮を実行した後に上記
のシグネチャが正しい確率は、正常時と異なる出力があ
ったにも拘らず最終のシグネチャが結果で正常時と同一
になってしまう「うそつき」または「エイリアス」確率
を１から差し引いた、１−２-nとなる。エイリアス確率
は、一般にｎが大きければ（ｎ＞２４）無視できるの
で、多ビット（ｎ≧３２）幅のデータ処理が一般的なＶ
ＬＳＩやＵＬＳＩでは、シグネチャ解析の信頼性は極め
て高いものとなる。
分なテストデータでシグネチャ圧縮を実行した後に上記
のシグネチャが正しい確率は、正常時と異なる出力があ
ったにも拘らず最終のシグネチャが結果で正常時と同一
になってしまう「うそつき」または「エイリアス」確率
を１から差し引いた、１−２-nとなる。エイリアス確率
は、一般にｎが大きければ（ｎ＞２４）無視できるの
で、多ビット（ｎ≧３２）幅のデータ処理が一般的なＶ
ＬＳＩやＵＬＳＩでは、シグネチャ解析の信頼性は極め
て高いものとなる。
【００１８】なお、上記したＬＦＳＲはＢＩＳＴ専用に
設けることもあるが、テスト用回路の節約のため通常動
作用のレジスタを転用することも多い。さて、従来よ
り、論理ＶＬＳＩ等の一つの構成法として、多くの論理
回路ブロック（メガセル、マクロブロックと称される）
を相互に配線接続してなるものがある。上記メガセル
（マクロブロック）は、ＶＬＳＩ等の内部である程度ま
とまった規模の論理回路を一まとまりのブロックとして
扱ったものである。現在の設計手法では、これらを人手
で、または自動的に概略配置し、その後、これらの間の
信号配線を自動的に行ない、ＶＬＳＩ等に組み上げるよ
うになっている。最近は、これらをレイアウト上、殆ど
区別できないようなレベルで一括してレイアウトするＣ
ＡＤツールも市販されるようになってきている。
設けることもあるが、テスト用回路の節約のため通常動
作用のレジスタを転用することも多い。さて、従来よ
り、論理ＶＬＳＩ等の一つの構成法として、多くの論理
回路ブロック（メガセル、マクロブロックと称される）
を相互に配線接続してなるものがある。上記メガセル
（マクロブロック）は、ＶＬＳＩ等の内部である程度ま
とまった規模の論理回路を一まとまりのブロックとして
扱ったものである。現在の設計手法では、これらを人手
で、または自動的に概略配置し、その後、これらの間の
信号配線を自動的に行ない、ＶＬＳＩ等に組み上げるよ
うになっている。最近は、これらをレイアウト上、殆ど
区別できないようなレベルで一括してレイアウトするＣ
ＡＤツールも市販されるようになってきている。
【００１９】特に、多くのメガセルのいずれか１個がＣ
ＰＵコアといった大規模・複雑なメガセルであって、そ
の他のメガセルはシステムバスに接続され、ＣＰＵコア
が全体の動作を制御するというものがある。また、ボー
ド上のシステムも、多くのＬＳＩが相互に配線で複雑に
接続されたものになっている。
ＰＵコアといった大規模・複雑なメガセルであって、そ
の他のメガセルはシステムバスに接続され、ＣＰＵコア
が全体の動作を制御するというものがある。また、ボー
ド上のシステムも、多くのＬＳＩが相互に配線で複雑に
接続されたものになっている。
【００２０】なお、メガセルまたはＬＳＩチップのＩ／
Ｏ（Input ／Output）部の出力端子部分には、一般に長
い配線を速やかに駆動できるように駆動力の大きい出力
バッファが配されている。
Ｏ（Input ／Output）部の出力端子部分には、一般に長
い配線を速やかに駆動できるように駆動力の大きい出力
バッファが配されている。
【００２１】さて、前述のように多数のメガセルにより
構成されるＶＬＳＩ等や多数のＬＳＩチップにより構成
されるシステムボードにおいてテストのコスト低減は極
めて重要なテーマである。
構成されるＶＬＳＩ等や多数のＬＳＩチップにより構成
されるシステムボードにおいてテストのコスト低減は極
めて重要なテーマである。
【００２２】そこで、例えばＬＳＩの中のＣＰＵチッ
プ、あるいはメガセルの主要な一つであるＣＰＵコアに
ＢＩＳＴ用回路を組込むことにより、そのＣＰＵチップ
あるいはＣＰＵコア内部の一部または大部分はＢＩＳＴ
用回路によって自動的にテストされることとなり、テス
トコストの削減が可能になる。
プ、あるいはメガセルの主要な一つであるＣＰＵコアに
ＢＩＳＴ用回路を組込むことにより、そのＣＰＵチップ
あるいはＣＰＵコア内部の一部または大部分はＢＩＳＴ
用回路によって自動的にテストされることとなり、テス
トコストの削減が可能になる。
【００２３】但し、一般にＢＩＳＴでは、テスト結果を
シグネチャ圧縮するＬＦＳＲのような回路があって初め
てテストを実施できるものであり、従来はＢＩＳＴ用回
路を内蔵するＣＰＵチップあるいはＣＰＵコアのＩ／Ｏ
部より外側は、上記ＣＰＵチップあるいはＣＰＵコアの
内部ではテストできないようになっている。
シグネチャ圧縮するＬＦＳＲのような回路があって初め
てテストを実施できるものであり、従来はＢＩＳＴ用回
路を内蔵するＣＰＵチップあるいはＣＰＵコアのＩ／Ｏ
部より外側は、上記ＣＰＵチップあるいはＣＰＵコアの
内部ではテストできないようになっている。
【００２４】上記のようなＶＬＳＩ等あるいはシステム
ボードのテストにおいては、個々のメガセルあるいはＬ
ＳＩチップレベルでのテスト容易化も重要な課題である
が、これらの間に引き回されている膨大な数の信号配線
のテスト容易化も極めて重要な課題である。
ボードのテストにおいては、個々のメガセルあるいはＬ
ＳＩチップレベルでのテスト容易化も重要な課題である
が、これらの間に引き回されている膨大な数の信号配線
のテスト容易化も極めて重要な課題である。
【００２５】実際、こうした、多数のメガセルで構成さ
れるＶＬＳＩ等や多数のＬＳＩチップで構成されるシス
テムボードにおいては、メガセル間あるいはＬＳＩチッ
プ間の配線による遅れがチップあるいはボード規模の信
号遅れの支配的な要素となり、特に共通バスのような信
号線には多数のメガセルあるいはＬＳＩチップのＩ／Ｏ
端子が接続されており、メガセル間あるいはＬＳＩチッ
プ間の配線による遅れがＶＬＳＩ等あるいはシステムボ
ードのＡＣ動作性能を実質上決定することも多い。
れるＶＬＳＩ等や多数のＬＳＩチップで構成されるシス
テムボードにおいては、メガセル間あるいはＬＳＩチッ
プ間の配線による遅れがチップあるいはボード規模の信
号遅れの支配的な要素となり、特に共通バスのような信
号線には多数のメガセルあるいはＬＳＩチップのＩ／Ｏ
端子が接続されており、メガセル間あるいはＬＳＩチッ
プ間の配線による遅れがＶＬＳＩ等あるいはシステムボ
ードのＡＣ動作性能を実質上決定することも多い。
【００２６】このようなメガセル間あるいはＬＳＩチッ
プ間の信号配線の遅延を含むテストの容易化設計手法と
しては、ＬＳＩチップまたはメガセルのＩ／Ｏ端子部分
にＦＦ回路を配置し、制御性および観測性を高めたバウ
ンダリ・スキャン（BoundaryScan ）方式があり、既に
ＩＥＥＥ標準として認定されたものがある。
プ間の信号配線の遅延を含むテストの容易化設計手法と
しては、ＬＳＩチップまたはメガセルのＩ／Ｏ端子部分
にＦＦ回路を配置し、制御性および観測性を高めたバウ
ンダリ・スキャン（BoundaryScan ）方式があり、既に
ＩＥＥＥ標準として認定されたものがある。
【００２７】図５は、バウンダリ・スキャン方式の基本
回路構成に係る１ビット分の出力端子用のバウンダリ・
スキャン・セルを示している。図５において、５１およ
び５２はそれぞれ対応して制御信号Ｓ０、Ｓ１が入力す
る論理積回路、５３は排他的論理和回路、５４はバウン
ダリ・スキャンに使用されるＦＦ回路、５５はＦＦ回
路、５６は制御信号Ｓ２に応じて入力が選択されるセレ
クト回路、５７は出力バッファである。
回路構成に係る１ビット分の出力端子用のバウンダリ・
スキャン・セルを示している。図５において、５１およ
び５２はそれぞれ対応して制御信号Ｓ０、Ｓ１が入力す
る論理積回路、５３は排他的論理和回路、５４はバウン
ダリ・スキャンに使用されるＦＦ回路、５５はＦＦ回
路、５６は制御信号Ｓ２に応じて入力が選択されるセレ
クト回路、５７は出力バッファである。
【００２８】図５の回路の動作は、制御信号Ｓ０、Ｓ
１、Ｓ２によって決定される。通常動作はＳ２＝０（Ｓ
０、Ｓ１は不定）によって規定され、チップあるいはメ
ガセル内部からの入力信号ＤＩがセレクト回路５６およ
び出力バッファ５７を介して外部に出力信号ＤＯとして
出力される。
１、Ｓ２によって決定される。通常動作はＳ２＝０（Ｓ
０、Ｓ１は不定）によって規定され、チップあるいはメ
ガセル内部からの入力信号ＤＩがセレクト回路５６およ
び出力バッファ５７を介して外部に出力信号ＤＯとして
出力される。
【００２９】この時、Ｓ０＝１、Ｓ１＝０となっていれ
ば、入力信号ＤＩは、論理積回路５１および排他的論理
和回路５３を介してクロック信号ＣＬＫに同期してＦＦ
回路５４に取り込まれる。
ば、入力信号ＤＩは、論理積回路５１および排他的論理
和回路５３を介してクロック信号ＣＬＫに同期してＦＦ
回路５４に取り込まれる。
【００３０】これに対して、Ｓ０＝０、Ｓ１＝１の時、
前段のバウンダリ・スキャン・セル（図示せず）から入
力するバウンダリ・スキャンイン信号ＢＳＩが、論理積
回路５２および排他的論理和回路５３を介してクロック
信号ＣＬＫに同期してＦＦ回路５４に取り込まれる。こ
のＦＦ回路５４の内容は、バウンダリ・スキャンアウト
信号ＢＳＯとして次段のバウンダリ・スキャン・セル
（図示せず）へ出力するので、バウンダリ・スキャン動
作が実現される。
前段のバウンダリ・スキャン・セル（図示せず）から入
力するバウンダリ・スキャンイン信号ＢＳＩが、論理積
回路５２および排他的論理和回路５３を介してクロック
信号ＣＬＫに同期してＦＦ回路５４に取り込まれる。こ
のＦＦ回路５４の内容は、バウンダリ・スキャンアウト
信号ＢＳＯとして次段のバウンダリ・スキャン・セル
（図示せず）へ出力するので、バウンダリ・スキャン動
作が実現される。
【００３１】これにより、図５に示したバウンダリ・ス
キャン・セルを含むＬＳＩチップあるいはメガセルのＩ
／Ｏ部の全てのバウンダリ・スキャン・セルはバウンダ
リ・スキャン・チェーンとしてシリアル結合され、クロ
ック信号ＣＬＫに同期して、それらの内容を外部に出力
できるとともに、外部からそれらにテストデータを転送
できるようになる。
キャン・セルを含むＬＳＩチップあるいはメガセルのＩ
／Ｏ部の全てのバウンダリ・スキャン・セルはバウンダ
リ・スキャン・チェーンとしてシリアル結合され、クロ
ック信号ＣＬＫに同期して、それらの内容を外部に出力
できるとともに、外部からそれらにテストデータを転送
できるようになる。
【００３２】なお、図５に示したバウンダリ・スキャン
・セルは、シグネチャ解析可能な構成のものを示してお
り、Ｓ０＝Ｓ１＝１の時、クロック信号ＣＬＫに同期し
てシグネチャ圧縮動作が行なわれる。
・セルは、シグネチャ解析可能な構成のものを示してお
り、Ｓ０＝Ｓ１＝１の時、クロック信号ＣＬＫに同期し
てシグネチャ圧縮動作が行なわれる。
【００３３】また、ＦＦ回路５５は、バウンダリ・スキ
ャン動作中またはＢＩＳＴ動作中に外部に対して異常な
動作を誘発するようなデータが発生されるのを防ぐため
のものである。即ち、クロック信号ＣＬＫが活性化する
ことにより望みのデータをバウンダリ・スキャン・セル
に転送した後、別のクロック信号ＣＬＫＵＤが活性化す
ることにより、データを更新する。この出力を他のチッ
プまたはメガセルのバウンダリ・スキャン・セルで捕獲
することにより、チップ間あるいはメガセル間の信号配
線のテストが実現される（信号遅延の評価も可能）。
ャン動作中またはＢＩＳＴ動作中に外部に対して異常な
動作を誘発するようなデータが発生されるのを防ぐため
のものである。即ち、クロック信号ＣＬＫが活性化する
ことにより望みのデータをバウンダリ・スキャン・セル
に転送した後、別のクロック信号ＣＬＫＵＤが活性化す
ることにより、データを更新する。この出力を他のチッ
プまたはメガセルのバウンダリ・スキャン・セルで捕獲
することにより、チップ間あるいはメガセル間の信号配
線のテストが実現される（信号遅延の評価も可能）。
【００３４】上記したようなバウンダリ・スキャン方式
では、ＬＳＩチップ間あるいはメガセル間の信号遅延
は、各々のＩ／Ｏ部にバウンダリ・スキャン・セルを配
置することでテストする必要がある。
では、ＬＳＩチップ間あるいはメガセル間の信号遅延
は、各々のＩ／Ｏ部にバウンダリ・スキャン・セルを配
置することでテストする必要がある。
【００３５】従って、特に多数のメガセルで構成される
ＶＬＳＩ等の各メガセルのＩ／Ｏ部にバウンダリ・スキ
ャン・セルをいちいち内蔵していたのでは、チップ面積
が大幅に増加し、大幅なコストアップとなってしまう恐
れがある。
ＶＬＳＩ等の各メガセルのＩ／Ｏ部にバウンダリ・スキ
ャン・セルをいちいち内蔵していたのでは、チップ面積
が大幅に増加し、大幅なコストアップとなってしまう恐
れがある。
【００３６】以上、要約すると、多くのメガセルが相互
に長い信号配線で接続されたＶＬＳＩ、ＵＬＳＩや、複
数のＬＳＩチップが相互に長い信号配線で接続されたシ
ステムボードにおいて、メガセル間あるいはＬＳＩチッ
プ間の信号遅延が全体のＡＣ動作性能にとって大きなウ
ェイトを占め、場合によってはそれを決定する。
に長い信号配線で接続されたＶＬＳＩ、ＵＬＳＩや、複
数のＬＳＩチップが相互に長い信号配線で接続されたシ
ステムボードにおいて、メガセル間あるいはＬＳＩチッ
プ間の信号遅延が全体のＡＣ動作性能にとって大きなウ
ェイトを占め、場合によってはそれを決定する。
【００３７】この場合、それ自身の内部の回路のテスト
のためにＢＩＳＴ用回路が内蔵されたメガセルあるいは
ＬＳＩチップが含まれていると、通常は上記ＢＩＳＴ用
回路が内蔵されたメガセルあるいはＬＳＩチップから他
のメガセルあるいはＬＳＩチップに対して不定でない出
力が供給されるようになっているにも拘らず、そのこと
を活用して上記ＢＩＳＴ用回路が内蔵されたメガセルあ
るいはＬＳＩチップから他のメガセルあるいはＬＳＩチ
ップに至るメガセル間あるいはＬＳＩチップ間の信号遅
延をチェックできる構成のものはなかった。
のためにＢＩＳＴ用回路が内蔵されたメガセルあるいは
ＬＳＩチップが含まれていると、通常は上記ＢＩＳＴ用
回路が内蔵されたメガセルあるいはＬＳＩチップから他
のメガセルあるいはＬＳＩチップに対して不定でない出
力が供給されるようになっているにも拘らず、そのこと
を活用して上記ＢＩＳＴ用回路が内蔵されたメガセルあ
るいはＬＳＩチップから他のメガセルあるいはＬＳＩチ
ップに至るメガセル間あるいはＬＳＩチップ間の信号遅
延をチェックできる構成のものはなかった。
【００３８】また、メガセル間あるいはＬＳＩチップ間
の信号遅延をチェックできるバウンダリ・スキャン方式
は、特にＶＬＳＩ等のチップに対しては面積上のオーバ
ーヘッドが大きすぎ、コストの面から採用しにくいとい
う問題があった。
の信号遅延をチェックできるバウンダリ・スキャン方式
は、特にＶＬＳＩ等のチップに対しては面積上のオーバ
ーヘッドが大きすぎ、コストの面から採用しにくいとい
う問題があった。
【００３９】
【発明が解決しようとする課題】上記したように複数の
メガセルが相互に長い信号配線で接続されたＶＬＳＩ、
ＵＬＳＩや、複数のＬＳＩチップが相互に長い信号配線
で接続されたシステムボードにおいて、メガセル間ある
いはＬＳＩチップ間の信号遅延をチェックするためにバ
ウンダリ・スキャン方式を採用することはコストの点で
問題があった。
メガセルが相互に長い信号配線で接続されたＶＬＳＩ、
ＵＬＳＩや、複数のＬＳＩチップが相互に長い信号配線
で接続されたシステムボードにおいて、メガセル間ある
いはＬＳＩチップ間の信号遅延をチェックするためにバ
ウンダリ・スキャン方式を採用することはコストの点で
問題があった。
【００４０】本発明は上記の問題点を解決すべくなされ
たもので、ＢＩＳＴ用回路を活用してメガセル間の信号
遅延を簡便にチェックし得る半導体集積回路およびＢＩ
ＳＴ用回路を活用してＬＳＩチップ間の信号遅延を簡便
にチェックし得る半導体集積回路応用装置を提供するこ
とを目的とする。
たもので、ＢＩＳＴ用回路を活用してメガセル間の信号
遅延を簡便にチェックし得る半導体集積回路およびＢＩ
ＳＴ用回路を活用してＬＳＩチップ間の信号遅延を簡便
にチェックし得る半導体集積回路応用装置を提供するこ
とを目的とする。
【００４１】
【課題を解決するための手段】本発明の半導体集積回路
は、組込み自己テスト用回路および出力バッファを内蔵
を有する第１の論理回路ブロックと、前記第１の論理回
路ブロックの出力バッファの出力データが入力する第２
の論理回路ブロックと、前記第１の論理回路ブロックに
設けられ、前記出力バッファの出力データが前記第２の
論理回路ブロックに格納されるタイミングと同じタイミ
ングで前記出力バッファの出力側のノードの論理値を格
納するデータ格納手段とを具備することを特徴とする。
は、組込み自己テスト用回路および出力バッファを内蔵
を有する第１の論理回路ブロックと、前記第１の論理回
路ブロックの出力バッファの出力データが入力する第２
の論理回路ブロックと、前記第１の論理回路ブロックに
設けられ、前記出力バッファの出力データが前記第２の
論理回路ブロックに格納されるタイミングと同じタイミ
ングで前記出力バッファの出力側のノードの論理値を格
納するデータ格納手段とを具備することを特徴とする。
【００４２】本発明の半導体集積回路応用装置は、組込
み自己テスト回路用および出力バッファを有する第１の
半導体集積回路と、前記第１の半導体集積回路に接続さ
れ、前記出力バッファの出力データが入力する第２の半
導体集積回路と、前記第１の半導体集積回路に設けら
れ、前記出力バッファの出力データが前記第２の半導体
集積回路に格納されるタイミングと同じタイミングで前
記出力バッファの出力側のノードの論理値を格納するデ
ータ格納手段とを具備することを特徴とする。
み自己テスト回路用および出力バッファを有する第１の
半導体集積回路と、前記第１の半導体集積回路に接続さ
れ、前記出力バッファの出力データが入力する第２の半
導体集積回路と、前記第１の半導体集積回路に設けら
れ、前記出力バッファの出力データが前記第２の半導体
集積回路に格納されるタイミングと同じタイミングで前
記出力バッファの出力側のノードの論理値を格納するデ
ータ格納手段とを具備することを特徴とする。
【００４３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るＬＳＩの一部を示している。まず、第１
の実施の形態の概要を説明する。図１のＬＳＩは、第１
のメガセル１０および第２のメガセル２０を含む複数の
メガセルが相互に信号配線で接続された構成を有してい
る。
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るＬＳＩの一部を示している。まず、第１
の実施の形態の概要を説明する。図１のＬＳＩは、第１
のメガセル１０および第２のメガセル２０を含む複数の
メガセルが相互に信号配線で接続された構成を有してい
る。
【００４４】上記第１のメガセル１０は、ｎビット出力
用のメガセルであり、ｎビット分の出力バッファ１１１
〜１１ｎ、出力端子１２１〜１２ｎなどを有しており、
ＢＩＳＴ用回路が内蔵されている。
用のメガセルであり、ｎビット分の出力バッファ１１１
〜１１ｎ、出力端子１２１〜１２ｎなどを有しており、
ＢＩＳＴ用回路が内蔵されている。
【００４５】さらに、前記第１のメガセル１０は、前記
出力バッファの出力データが第２のメガセル２０に格納
されるタイミングと同じタイミングで前記出力バッファ
の出力側のノードの論理値を格納するデータ格納手段と
してＬＦＳＲを有する。
出力バッファの出力データが第２のメガセル２０に格納
されるタイミングと同じタイミングで前記出力バッファ
の出力側のノードの論理値を格納するデータ格納手段と
してＬＦＳＲを有する。
【００４６】第２のメガセル２０は、前記第１のメガセ
ル１０の出力バッファの出力データが入力し、これを格
納する。ＣＬｉ（ｉ＝０、…、ｎ−１）は、第１のメガ
セル１０と第２のメガセル２０との間を接続する信号配
線３０の寄生容量を示している。
ル１０の出力バッファの出力データが入力し、これを格
納する。ＣＬｉ（ｉ＝０、…、ｎ−１）は、第１のメガ
セル１０と第２のメガセル２０との間を接続する信号配
線３０の寄生容量を示している。
【００４７】図１のＬＳＩにおいて、メガセル間の信号
遅延はメガセル間を接続している信号配線３０の信号遅
延を含むので、上記信号配線３０が長い場合にはメガセ
ル間の信号遅延はますます大きくなり、全体のＡＣ動作
性能を決定する要因となる。特に、上記信号配線３０が
システムバスである場合には、システムバスに複数のメ
ガセルのＩ／Ｏ端子が接続されるので、信号遅延は極め
て大きい。
遅延はメガセル間を接続している信号配線３０の信号遅
延を含むので、上記信号配線３０が長い場合にはメガセ
ル間の信号遅延はますます大きくなり、全体のＡＣ動作
性能を決定する要因となる。特に、上記信号配線３０が
システムバスである場合には、システムバスに複数のメ
ガセルのＩ／Ｏ端子が接続されるので、信号遅延は極め
て大きい。
【００４８】ここで、メガセル間の信号遅延は、第１次
の近似としては、メガセルから信号を出力する出力バッ
ファの駆動力と、上記出力バッファの出力側の信号配線
３０およびそれに接続される素子に伴う負荷容量（図１
では、ＣＬｉとして示されている）とから得られる。
の近似としては、メガセルから信号を出力する出力バッ
ファの駆動力と、上記出力バッファの出力側の信号配線
３０およびそれに接続される素子に伴う負荷容量（図１
では、ＣＬｉとして示されている）とから得られる。
【００４９】なお、実際のＶＬＳＩ等のチップ上の配線
では、ある程度の配線抵抗が存在するが、少なくともメ
タル配線が利用されている限りは、その出力バッファの
出力側近傍の電位は、実用上十分な精度で信号を受ける
他のメガセルの入力部の電位を反映している。
では、ある程度の配線抵抗が存在するが、少なくともメ
タル配線が利用されている限りは、その出力バッファの
出力側近傍の電位は、実用上十分な精度で信号を受ける
他のメガセルの入力部の電位を反映している。
【００５０】また、ＣＰＵコアのように、システムバス
に出力を行なうＢＩＳＴ用回路内蔵のメガセルにおい
て、ＢＩＳＴ実行時にこれら出力（の一部）として不定
でないデータを出力することはさほど困難なことではな
い。
に出力を行なうＢＩＳＴ用回路内蔵のメガセルにおい
て、ＢＩＳＴ実行時にこれら出力（の一部）として不定
でないデータを出力することはさほど困難なことではな
い。
【００５１】これらの事情を考慮し、本発明では、ＢＩ
ＳＴ用回路を内蔵し、不定でないデータを出力している
メガセルの出力を、このメガセルの出力バッファの出力
側でサンプリングし、シグネチャ圧縮することにより、
メガセル間の信号遅延の簡便なチェックができるように
したものである。
ＳＴ用回路を内蔵し、不定でないデータを出力している
メガセルの出力を、このメガセルの出力バッファの出力
側でサンプリングし、シグネチャ圧縮することにより、
メガセル間の信号遅延の簡便なチェックができるように
したものである。
【００５２】以下、第１の実施の形態を具体的に説明す
る。図１中の第１のメガセル１０において、１１１〜１
１ｎは出力バッファ、１２１〜１２ｎは出力端子、１３
１〜１３ｎは入力バッファ、１４１〜１４ｎ、１５は排
他的論理和回路、１６１〜１６ｎはＦＦ回路、１７１〜
１７ｎは論理積回路である。
る。図１中の第１のメガセル１０において、１１１〜１
１ｎは出力バッファ、１２１〜１２ｎは出力端子、１３
１〜１３ｎは入力バッファ、１４１〜１４ｎ、１５は排
他的論理和回路、１６１〜１６ｎはＦＦ回路、１７１〜
１７ｎは論理積回路である。
【００５３】前記ｎビットの出力バッファ１１１〜１１
ｎは、例えば活性化信号ＥＮにより活性化制御される３
値出力バッファであり、活性化信号ＥＮ＝“１”レベル
の時にデータ入力値ＤＩｉ（ｉ＝０、２、・・、ｎ−
１）を出力値ＤＯｉとして出力し、活性化信号ＥＮ＝０
の時に出力がハイ・インピーダンス状態となる。
ｎは、例えば活性化信号ＥＮにより活性化制御される３
値出力バッファであり、活性化信号ＥＮ＝“１”レベル
の時にデータ入力値ＤＩｉ（ｉ＝０、２、・・、ｎ−
１）を出力値ＤＯｉとして出力し、活性化信号ＥＮ＝０
の時に出力がハイ・インピーダンス状態となる。
【００５４】本例では、ＥＮ＝１であることは、第１の
メガセル１０の内部で出力バッファ１１１〜１１ｎへの
データ入力信号ＤＩｉが有効であることと等価になって
いると想定している。
メガセル１０の内部で出力バッファ１１１〜１１ｎへの
データ入力信号ＤＩｉが有効であることと等価になって
いると想定している。
【００５５】なお、出力バッファ１１１〜１１ｎとし
て、単なる２値のバッファを用いることも多いが、この
場合にはデータ入力信号ＤＩｉは常にＤＯｉとして外部
に出力されることになる。
て、単なる２値のバッファを用いることも多いが、この
場合にはデータ入力信号ＤＩｉは常にＤＯｉとして外部
に出力されることになる。
【００５６】前記ＦＦ回路１６１〜１６ｎと、これに対
応して設けられている排他的論理和回路１４１〜１４ｎ
および線型帰還データ生成用の排他的論理和回路１５
は、従来例で述べたようにシグネチャ圧縮用のｎビット
ＬＦＳＲを構成している。上記排他的論理和回路１５
は、本例ではＦＦ回路１６１〜１６ｎのビット１、ｎ−
２、ｎ−１、その他のビットのデータ出力Ｑを帰還する
例を示している。
応して設けられている排他的論理和回路１４１〜１４ｎ
および線型帰還データ生成用の排他的論理和回路１５
は、従来例で述べたようにシグネチャ圧縮用のｎビット
ＬＦＳＲを構成している。上記排他的論理和回路１５
は、本例ではＦＦ回路１６１〜１６ｎのビット１、ｎ−
２、ｎ−１、その他のビットのデータ出力Ｑを帰還する
例を示している。
【００５７】前記ｎビットの入力バッファ１３１〜１３
ｎは、前記ｎビットの出力バッファ１１１〜１１ｎの出
力を対応して上記ｎビットＬＦＳＲに取り込むために設
けられている。上記入力バッファ１３１〜１３ｎは、一
般のメガセルの入力部に設けられているのと同様の駆動
力を有するバッファである。
ｎは、前記ｎビットの出力バッファ１１１〜１１ｎの出
力を対応して上記ｎビットＬＦＳＲに取り込むために設
けられている。上記入力バッファ１３１〜１３ｎは、一
般のメガセルの入力部に設けられているのと同様の駆動
力を有するバッファである。
【００５８】前記排他的論理和回路１４１〜１４ｎは、
対応して前記ｎビットの入力バッファ１３１〜１３ｎの
出力と前記排他的論理和回路１５の出力あるいは前記ｎ
ビットＬＦＳＲのＦＦ回路１６１〜１６ｎ-1のデータ出
力Ｑとが入力し、排他的論理和出力を前記ｎビットＬＦ
ＳＲのＦＦ回路１６１〜１６ｎのデータ入力Ｄとして供
給する。
対応して前記ｎビットの入力バッファ１３１〜１３ｎの
出力と前記排他的論理和回路１５の出力あるいは前記ｎ
ビットＬＦＳＲのＦＦ回路１６１〜１６ｎ-1のデータ出
力Ｑとが入力し、排他的論理和出力を前記ｎビットＬＦ
ＳＲのＦＦ回路１６１〜１６ｎのデータ入力Ｄとして供
給する。
【００５９】前記論理積回路１７１〜１７ｎは、前記活
性化信号ＥＮとＢＩＳＴモード信号ＴＭとが入力し、論
理積出力を前記ｎビットＬＦＳＲのフリップフロップ１
６１〜１６ｎの制御入力Ｅとして供給する。上記ＦＦ回
路１６１〜１６ｎには、データをラッチするためのクロ
ック信号ＣＬＫが供給される。
性化信号ＥＮとＢＩＳＴモード信号ＴＭとが入力し、論
理積出力を前記ｎビットＬＦＳＲのフリップフロップ１
６１〜１６ｎの制御入力Ｅとして供給する。上記ＦＦ回
路１６１〜１６ｎには、データをラッチするためのクロ
ック信号ＣＬＫが供給される。
【００６０】なお、本例では、ＢＩＳＴモード信号ＴＭ
＝１の時にシグネチャ圧縮が実行されるように構成され
ており、第１のメガセル１０のＢＩＳＴ時は、第１のメ
ガセル１０の内部から出力バッファ１１１〜１１ｎの入
力部に信号ＤＩｉが伝搬してくる。
＝１の時にシグネチャ圧縮が実行されるように構成され
ており、第１のメガセル１０のＢＩＳＴ時は、第１のメ
ガセル１０の内部から出力バッファ１１１〜１１ｎの入
力部に信号ＤＩｉが伝搬してくる。
【００６１】また、本例では、ＦＦ回路１６１〜１６ｎ
によるデータのラッチを可能とする活性化信号として、
前記活性化信号ＥＮとＢＩＳＴモード信号ＴＭとの論理
積出力を用いているが、ＤＩｉを強制的に出力する必要
があれば、例えば上記論理積出力を出力バッファ１１１
〜１１ｎの活性化信号として用いる必要がある。
によるデータのラッチを可能とする活性化信号として、
前記活性化信号ＥＮとＢＩＳＴモード信号ＴＭとの論理
積出力を用いているが、ＤＩｉを強制的に出力する必要
があれば、例えば上記論理積出力を出力バッファ１１１
〜１１ｎの活性化信号として用いる必要がある。
【００６２】これに対して、メガセル１０のＢＩＳＴ
中、ＤＯｉとして常に不定でない値が出力される場合に
は、ＦＦ回路１６１〜１６ｎの活性化信号として、ＢＩ
ＳＴの実行状態であることを示すＢＩＳＴモード信号Ｔ
Ｍのみを与えればよい。
中、ＤＯｉとして常に不定でない値が出力される場合に
は、ＦＦ回路１６１〜１６ｎの活性化信号として、ＢＩ
ＳＴの実行状態であることを示すＢＩＳＴモード信号Ｔ
Ｍのみを与えればよい。
【００６３】いずれにしても、ＤＩｉが有効であること
を示す情報を含む信号を用いて、ＬＦＳＲへのデータ入
力活性化信号を構成するようにすればよい。このように
ＢＩＳＴ時のみＬＦＳＲが動作するようにすることは、
消費電力削減にもつながる。
を示す情報を含む信号を用いて、ＬＦＳＲへのデータ入
力活性化信号を構成するようにすればよい。このように
ＢＩＳＴ時のみＬＦＳＲが動作するようにすることは、
消費電力削減にもつながる。
【００６４】なお、前記ｎビットＬＦＳＲにおいてシグ
ネチャ解析を正しく実行するには、まず、第１のメガセ
ル１０のＢＩＳＴの開始に伴う信号により上記ＬＦＳＲ
を初期化し、その後、ＤＩｉ（ｉ＝０、１、・・・、ｎ
−１）が不定でないデータとなった時のみ上記ＬＦＳＲ
にデータ入力が開始するように構成する必要があるが、
こうした初期化・シグネチャ解析開始のための回路は、
本発明にとって本質的でないので、詳しい説明は省略す
る。
ネチャ解析を正しく実行するには、まず、第１のメガセ
ル１０のＢＩＳＴの開始に伴う信号により上記ＬＦＳＲ
を初期化し、その後、ＤＩｉ（ｉ＝０、１、・・・、ｎ
−１）が不定でないデータとなった時のみ上記ＬＦＳＲ
にデータ入力が開始するように構成する必要があるが、
こうした初期化・シグネチャ解析開始のための回路は、
本発明にとって本質的でないので、詳しい説明は省略す
る。
【００６５】また、本発明においては、ＦＦ回路１６１
〜１６ｎにデータをラッチするためのクロック信号ＣＬ
Ｋのタイミングは、第１のメガセル１０の出力を第２の
メガセル２０が受けとるタイミングに合わせる必要があ
る。本例では、ＦＦ回路１６１〜１６ｎのクロック入力
端子Ｃに第１のメガセル１０の内部クロックＣＬＫが入
力する。
〜１６ｎにデータをラッチするためのクロック信号ＣＬ
Ｋのタイミングは、第１のメガセル１０の出力を第２の
メガセル２０が受けとるタイミングに合わせる必要があ
る。本例では、ＦＦ回路１６１〜１６ｎのクロック入力
端子Ｃに第１のメガセル１０の内部クロックＣＬＫが入
力する。
【００６６】また、ＬＦＳＲからの結果の取出しは、ス
キャン方式を用いてシリアルに行なってもよいし、並列
の読出し経路を設けて並列に行なってもよい。上記した
第１の実施の形態によれば、ＢＩＳＴ用回路が内蔵され
た第１のメガセル１０の出力バッファ１１１〜１１ｎか
ら結果的に第１のメガセル１０の外部に出力されるデー
タを、上記出力バッファ１１１〜１１ｎの出力側で捕獲
してシグネチャ圧縮するようにしているので、メガセル
間信号の遅延を含んでシグネチャ圧縮することが可能と
なる。
キャン方式を用いてシリアルに行なってもよいし、並列
の読出し経路を設けて並列に行なってもよい。上記した
第１の実施の形態によれば、ＢＩＳＴ用回路が内蔵され
た第１のメガセル１０の出力バッファ１１１〜１１ｎか
ら結果的に第１のメガセル１０の外部に出力されるデー
タを、上記出力バッファ１１１〜１１ｎの出力側で捕獲
してシグネチャ圧縮するようにしているので、メガセル
間信号の遅延を含んでシグネチャ圧縮することが可能と
なる。
【００６７】このようにメガセルの出力バッファの出力
部にシグネチャ圧縮のための観測点を設けたので、メガ
セル間の信号配線３０およびこれらに接続される素子に
伴う負荷容量ＣＬｉによる信号遅延の簡便な評価が可能
となる。
部にシグネチャ圧縮のための観測点を設けたので、メガ
セル間の信号配線３０およびこれらに接続される素子に
伴う負荷容量ＣＬｉによる信号遅延の簡便な評価が可能
となる。
【００６８】なお、上記した第１の実施の形態では、第
１のメガセル１０の出力端子１２１〜１２ｎに対応して
出力を捕獲してシグネチャ圧縮する回路を設けたが、こ
れに限らず、メガセルの入出力端子に対応して出力を捕
獲してシグネチャ圧縮する回路を設けることができる。
１のメガセル１０の出力端子１２１〜１２ｎに対応して
出力を捕獲してシグネチャ圧縮する回路を設けたが、こ
れに限らず、メガセルの入出力端子に対応して出力を捕
獲してシグネチャ圧縮する回路を設けることができる。
【００６９】その場合、入力信号に対するタイミングが
より厳しくなるのを避けるため、図１の第１のメガセル
１０中の入力バッファ１３１〜１３ｎを通常動作用ロジ
ックのための入力バッファ（図示せず）と並列に設ける
ことが望ましい。
より厳しくなるのを避けるため、図１の第１のメガセル
１０中の入力バッファ１３１〜１３ｎを通常動作用ロジ
ックのための入力バッファ（図示せず）と並列に設ける
ことが望ましい。
【００７０】なお、バウンダリ・スキャン用の回路やメ
ガセル内部のＢＩＳＴ用回路にＬＦＳＲを使用している
ものがあれば、そのＬＦＳＲを図１中に示したＦＦ回路
１６１〜１６ｎからなるＬＦＳＲとして使用すれば、実
質的な付加回路は殆どないような形にできる。
ガセル内部のＢＩＳＴ用回路にＬＦＳＲを使用している
ものがあれば、そのＬＦＳＲを図１中に示したＦＦ回路
１６１〜１６ｎからなるＬＦＳＲとして使用すれば、実
質的な付加回路は殆どないような形にできる。
【００７１】また、出力を捕獲してシグネチャ圧縮する
回路を設ける対象となっている出力端子のビット数が十
分でなければ、全体としてエイリアス確率が無視できる
程度になるようにＦＦ回路を追加してＬＦＳＲを構成し
なければならないことは言うまでもない。
回路を設ける対象となっている出力端子のビット数が十
分でなければ、全体としてエイリアス確率が無視できる
程度になるようにＦＦ回路を追加してＬＦＳＲを構成し
なければならないことは言うまでもない。
【００７２】なお、前記した第１の実施の形態では、メ
ガセルの出力バッファからの出力をそのままシグネチャ
圧縮する形になっていたが、この場合、著しく高速なＶ
ＬＳＩチップでは、これに対応する高速な（即ち、高価
な）ＬＳＩテスタを使用する必要がある。この点を考慮
した第２の実施の形態を図２に示す。
ガセルの出力バッファからの出力をそのままシグネチャ
圧縮する形になっていたが、この場合、著しく高速なＶ
ＬＳＩチップでは、これに対応する高速な（即ち、高価
な）ＬＳＩテスタを使用する必要がある。この点を考慮
した第２の実施の形態を図２に示す。
【００７３】図２は、本発明の第２の実施の形態の一部
を示している。第２の実施の形態は、前記した第１の実
施の形態と同様に複数のメガセル１０ａが相互に長い信
号配線３０で接続された構成を有するＬＳＩに本発明を
適用したものであり、図２は、説明の簡単化のため、ｎ
ビット出力用のメガセルにおけるｉ番目のビットに関す
る部分のみ示しており、図１中と同一部分には同一符号
を付している。
を示している。第２の実施の形態は、前記した第１の実
施の形態と同様に複数のメガセル１０ａが相互に長い信
号配線３０で接続された構成を有するＬＳＩに本発明を
適用したものであり、図２は、説明の簡単化のため、ｎ
ビット出力用のメガセルにおけるｉ番目のビットに関す
る部分のみ示しており、図１中と同一部分には同一符号
を付している。
【００７４】第２の実施の形態では、出力バッファ１１
ｉを２個のバッファ１１ｉａ、１１ｉｂに分割してお
り、ＴＭ信号をインバータ回路２１により反転させた信
号／ＴＭとＥＮ信号とを論理積回路２２に入力して論理
積をとった出力により一方のバッファ１１ｉａを制御
し、ＥＮ信号により他方のバッファ１１ｉｂを制御す
る。
ｉを２個のバッファ１１ｉａ、１１ｉｂに分割してお
り、ＴＭ信号をインバータ回路２１により反転させた信
号／ＴＭとＥＮ信号とを論理積回路２２に入力して論理
積をとった出力により一方のバッファ１１ｉａを制御
し、ＥＮ信号により他方のバッファ１１ｉｂを制御す
る。
【００７５】こうすることにより、ＢＩＳＴ実行時（Ｔ
Ｍ＝１）は、出力バッファ１１ａ、１１ｉｂの一方（本
例ではバッファ１１ｉｂ）のみ動作するように制御し、
出力バッファ１１ｉの駆動力が一方の出力バッファ１１
ｉｂの駆動力に減殺されるので、信号の遅延は増大し、
低速なＬＳＩテスタでも余裕をもってメガセル間信号の
遅延に基づくチップのＡＣ動作性能の評価を行なうこと
ができるようになる。一般に、メガセルの出力バッファ
は複数のドライバ用素子を並列に使用することが多いの
で、上記のような内蔵は容易である。
Ｍ＝１）は、出力バッファ１１ａ、１１ｉｂの一方（本
例ではバッファ１１ｉｂ）のみ動作するように制御し、
出力バッファ１１ｉの駆動力が一方の出力バッファ１１
ｉｂの駆動力に減殺されるので、信号の遅延は増大し、
低速なＬＳＩテスタでも余裕をもってメガセル間信号の
遅延に基づくチップのＡＣ動作性能の評価を行なうこと
ができるようになる。一般に、メガセルの出力バッファ
は複数のドライバ用素子を並列に使用することが多いの
で、上記のような内蔵は容易である。
【００７６】以上説明したような本発明では、メガセル
間信号の遅延過剰の不具合の検出に加え、メガセル間配
線同士の短絡故障も、負荷容量が大きくなることから信
号の遅延が増加する結果、故障の大部分は検出可能であ
る。
間信号の遅延過剰の不具合の検出に加え、メガセル間配
線同士の短絡故障も、負荷容量が大きくなることから信
号の遅延が増加する結果、故障の大部分は検出可能であ
る。
【００７７】一方、メガセル間の配線が断線していた
り、極めて高抵抗になっていた場合、その箇所によって
は、容量負荷がより軽くなったように見えることになる
ので、こうした故障を本発明では検出することはできな
い。
り、極めて高抵抗になっていた場合、その箇所によって
は、容量負荷がより軽くなったように見えることになる
ので、こうした故障を本発明では検出することはできな
い。
【００７８】しかし、一般に、ＶＬＳＩにおいて上記し
たような故障を検出するためのテストは低速で（従っ
て、低価格のＬＳＩテスタで）十分であり、実現するの
は容易である。従って、上記したような故障を本発明で
検出できないことは本質的な問題ではない。
たような故障を検出するためのテストは低速で（従っ
て、低価格のＬＳＩテスタで）十分であり、実現するの
は容易である。従って、上記したような故障を本発明で
検出できないことは本質的な問題ではない。
【００７９】なお、本発明に係る回路を他のテスト回路
と組合せることは容易である。例えば前記ｎ個のＦＦ回
路を用いたＬＦＳＲをメガセル内部のＢＩＳＴ用回路の
シグネチャ圧縮回路としても利用したり、バウンダリ・
スキャン用回路のＦＦ回路をベースに構成する等の実施
は、全て本発明の範囲内である。また、タイミング上の
改善のため、バッファの段数や論理ゲートの構成を変更
することもも本発明の範囲内である。
と組合せることは容易である。例えば前記ｎ個のＦＦ回
路を用いたＬＦＳＲをメガセル内部のＢＩＳＴ用回路の
シグネチャ圧縮回路としても利用したり、バウンダリ・
スキャン用回路のＦＦ回路をベースに構成する等の実施
は、全て本発明の範囲内である。また、タイミング上の
改善のため、バッファの段数や論理ゲートの構成を変更
することもも本発明の範囲内である。
【００８０】また、上記した各実施の形態では、ＢＩＳ
Ｔ用回路を活用してメガセル間の信号遅延を簡便にチェ
ックし得るＬＳＩを示したが、本発明は、複数のＬＳＩ
チップが相互に信号配線により接続されてなるＬＳＩ応
用装置に適用することにより、ＢＩＳＴ用回路を活用し
てＬＳＩチップ間の信号遅延を簡便にチェックすること
ができる。
Ｔ用回路を活用してメガセル間の信号遅延を簡便にチェ
ックし得るＬＳＩを示したが、本発明は、複数のＬＳＩ
チップが相互に信号配線により接続されてなるＬＳＩ応
用装置に適用することにより、ＢＩＳＴ用回路を活用し
てＬＳＩチップ間の信号遅延を簡便にチェックすること
ができる。
【００８１】図３は、ＬＳＩ応用装置の一例に係るシス
テムボードを示している。このシステムボードは、ＢＩ
ＳＴ回路用および出力バッファを有し、回路基板上に実
装された第１のＬＳＩ３１と、前記回路基板上に実装さ
れるとともに前記第１のＬＳＩに接続され、第１のＬＳ
Ｉ３１の出力バッファの出力データが入力する第２のＬ
ＳＩ３２と、前記第１のＬＳＩ３１に設けられ、前記出
力バッファの出力データが前記第２のＬＳＩ３２に格納
されるタイミングと同じタイミングで前記出力バッファ
の出力側のノードの論理値を格納するデータ格納手段
（例えば前記したようなＬＦＳＲ３３）とを具備する。
テムボードを示している。このシステムボードは、ＢＩ
ＳＴ回路用および出力バッファを有し、回路基板上に実
装された第１のＬＳＩ３１と、前記回路基板上に実装さ
れるとともに前記第１のＬＳＩに接続され、第１のＬＳ
Ｉ３１の出力バッファの出力データが入力する第２のＬ
ＳＩ３２と、前記第１のＬＳＩ３１に設けられ、前記出
力バッファの出力データが前記第２のＬＳＩ３２に格納
されるタイミングと同じタイミングで前記出力バッファ
の出力側のノードの論理値を格納するデータ格納手段
（例えば前記したようなＬＦＳＲ３３）とを具備する。
【００８２】
【発明の効果】上述したように本発明のＬＳＩおよびＬ
ＳＩ応用装置によれば、メガセル間またはチップ間の配
線・素子に伴う容量負荷による信号遅延を含んでテスト
を実施できるので、単にＢＩＳＴ用回路が内蔵されてい
るメガセルまたはチップのテストのみならず、ＶＬＳＩ
やＵＬＳＩで重要なメガセル間、チップ間の信号遅延を
含んだチップレベルのＡＣ動作性能の実力を簡便に評価
できるようになる。
ＳＩ応用装置によれば、メガセル間またはチップ間の配
線・素子に伴う容量負荷による信号遅延を含んでテスト
を実施できるので、単にＢＩＳＴ用回路が内蔵されてい
るメガセルまたはチップのテストのみならず、ＶＬＳＩ
やＵＬＳＩで重要なメガセル間、チップ間の信号遅延を
含んだチップレベルのＡＣ動作性能の実力を簡便に評価
できるようになる。
【００８３】従って、特に、最大動作周波数の評価が必
要なＶＬＳＩやＵＬＳＩにおいて、ウェハ状態でのダイ
ソートテスト時にＡＣ動作性能的に実力不足のチップの
大部分を振い落とすことができるようになり、これらを
パッケージに封入する必要がなくなり、全体的なテスト
コストの削減を実現することができる。
要なＶＬＳＩやＵＬＳＩにおいて、ウェハ状態でのダイ
ソートテスト時にＡＣ動作性能的に実力不足のチップの
大部分を振い落とすことができるようになり、これらを
パッケージに封入する必要がなくなり、全体的なテスト
コストの削減を実現することができる。
【図１】本発明の第１の実施の形態に係るＬＳＩの一部
を示す回路図。
を示す回路図。
【図２】本発明の第２の実施の形態に係るＬＳＩの一部
を示す回路図。
を示す回路図。
【図３】本発明の第２の実施の形態に係るＬＳＩ応用装
置のブロック図。
置のブロック図。
【図４】テストデータ発生回路として使用されたｎビッ
ト幅の線型帰還シフトレジスタの一例およびテスト結果
判定回路として使用されたｎビット並列入力タイプの線
型帰還シフトレジスタの一例を示す回路図。
ト幅の線型帰還シフトレジスタの一例およびテスト結果
判定回路として使用されたｎビット並列入力タイプの線
型帰還シフトレジスタの一例を示す回路図。
【図５】バウンダリ・スキャン方式の基本回路構成に係
る１ビット分のバウンダリ・スキャン・セルを示す回路
図。
る１ビット分のバウンダリ・スキャン・セルを示す回路
図。
１０…第１のメガセル（論理回路ブロック）、２０…第
１のメガセル（論理回路ブロック）、３０…メガセル間
信号配線、１１１〜１１ｎ…出力バッファ、１２１〜１
２ｎ…出力端子、１３１〜１３ｎ…入力バッファ、１４
１〜１４ｎ、１５…排他的論理和回路、１６１〜１６ｎ
…フリップフロップ、１７１〜１７ｎ…論理積回路、３
１…第１のＬＳＩ、３２…第２のＬＳＩ。
１のメガセル（論理回路ブロック）、３０…メガセル間
信号配線、１１１〜１１ｎ…出力バッファ、１２１〜１
２ｎ…出力端子、１３１〜１３ｎ…入力バッファ、１４
１〜１４ｎ、１５…排他的論理和回路、１６１〜１６ｎ
…フリップフロップ、１７１〜１７ｎ…論理積回路、３
１…第１のＬＳＩ、３２…第２のＬＳＩ。
Claims (8)
- 【請求項１】 組込み自己テスト用回路および出力バッ
ファを有する第１の論理回路ブロックと、前記第１の論
理回路ブロックの出力バッファの出力データが入力する
第２の論理回路ブロックと、前記第１の論理回路ブロッ
クに設けられ、前記出力バッファの出力データが前記第
２の論理回路ブロックに格納されるタイミングと同じタ
イミングで前記出力バッファの出力側のノードの論理値
を格納するデータ格納手段とを具備することを特徴とす
る半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、前記格納手段は、線型帰還シフトレジスタの一部ま
たは全部であることを特徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、前記出力バッファは活性化信号により活性化制御さ
れる３値バッファであり、前記線型帰還シフトレジスタ
は、前記活性化信号および／または組込み自己テストモ
ード信号が入力した時にデータを格納し得る状態に設定
されることを特徴とする半導体集積回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、前記出力バッファは、少なくとも第１の出力バッフ
ァおよび第２の出力バッファが並列に組合せられてな
り、前記第１の論理回路ブロックは、前記第１の出力バ
ッファおよび第２の出力バッファのうちの第１の出力バ
ッファのみを活性化させる活性化手段をさらに有し、前
記格納手段は、前記活性化手段によって前記第１の出力
バッファが活性化されている時に前記出力バッファの出
力側のノードの論理値を格納し得ることを特徴とする半
導体集積回路。 - 【請求項５】 組込み自己テスト用回路および出力バッ
ファを有する第１の半導体集積回路と、前記第１の半導
体集積回路に接続され、前記出力バッファの出力データ
が入力する第２の半導体集積回路と、前記第１の半導体
集積回路に設けられ、前記出力バッファの出力データが
前記第２の半導体集積回路に格納されるタイミングと同
じタイミングで前記出力バッファの出力側のノードの論
理値を格納するデータ格納手段とを具備することを特徴
とする半導体集積回路応用装置。 - 【請求項６】 請求項５記載の半導体集積回路応用装置
において、前記格納手段は、線型帰還シフトレジスタの
一部または全部であることを特徴とする半導体集積回路
応用装置。 - 【請求項７】 請求項６記載の半導体集積回路応用装置
において、前記出力バッファは活性化信号により活性化
制御される３値バッファであり、前記線型帰還シフトレ
ジスタは、前記活性化信号および／または組込み自己テ
ストモード信号が入力した時にデータを格納し得る状態
に設定されることを特徴とする半導体集積回路応用装
置。 - 【請求項８】 請求項５記載の半導体集積回路応用装置
において、前記出力バッファは、少なくとも第１の出力
バッファおよび第２の出力バッファが並列に組合せられ
てなり、前記第１の半導体集積回路は、前記第１の出力
バッファおよび第２の出力バッファのうちの第１の出力
バッファのみを活性化させる活性化手段をさらに有し、
前記格納手段は、前記活性化手段によって前記第１の出
力バッファが活性化されている時に前記出力バッファの
出力側のノードの論理値を格納し得ることを特徴とする
半導体集積回路応用装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25630595A JP3207727B2 (ja) | 1995-10-03 | 1995-10-03 | 半導体集積回路およびその応用装置 |
| US08/724,821 US5677916A (en) | 1995-10-03 | 1996-10-02 | Semiconductor integrated circuit and its application device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25630595A JP3207727B2 (ja) | 1995-10-03 | 1995-10-03 | 半導体集積回路およびその応用装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09101345A JPH09101345A (ja) | 1997-04-15 |
| JP3207727B2 true JP3207727B2 (ja) | 2001-09-10 |
Family
ID=17290823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25630595A Expired - Lifetime JP3207727B2 (ja) | 1995-10-03 | 1995-10-03 | 半導体集積回路およびその応用装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5677916A (ja) |
| JP (1) | JP3207727B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474985B1 (ko) * | 1997-06-23 | 2005-07-01 | 삼성전자주식회사 | 메모리로직복합반도체장치 |
| DE19834976A1 (de) * | 1998-08-03 | 2000-03-02 | Siemens Ag | Integrierte Schaltung mit eingebautem Baugruppentest |
| DE10033349A1 (de) * | 2000-07-08 | 2002-01-17 | Bosch Gmbh Robert | Verfahren und Anordnung zum Testen digitaler Schaltungen |
| DE10039004A1 (de) * | 2000-08-10 | 2002-02-21 | Philips Corp Intellectual Pty | Anordnung zum Testen eines integrierten Schaltkreises |
| JP2002100738A (ja) | 2000-09-25 | 2002-04-05 | Toshiba Corp | 半導体集積回路及びテスト容易化回路の自動挿入方法 |
| JP2002139557A (ja) * | 2000-11-02 | 2002-05-17 | Mitsubishi Electric Corp | 半導体装置 |
| JP3851782B2 (ja) | 2001-03-07 | 2006-11-29 | 株式会社東芝 | 半導体集積回路及びそのテスト方法 |
| US7185251B2 (en) * | 2002-05-29 | 2007-02-27 | Freescale Semiconductor, Inc. | Method and apparatus for affecting a portion of an integrated circuit |
| US7149640B2 (en) * | 2002-06-21 | 2006-12-12 | King Tiger Technology, Inc. | Method and system for test data capture and compression for electronic device analysis |
| EP1600784A1 (en) * | 2004-05-03 | 2005-11-30 | Agilent Technologies, Inc. | Serial/parallel interface for an integrated circuit |
| WO2005114415A2 (en) * | 2004-05-11 | 2005-12-01 | North Dakota State University | Parallel architecture for low power linear feedback shift registers |
| US7487420B2 (en) * | 2005-02-15 | 2009-02-03 | Cadence Design Systems Inc. | System and method for performing logic failure diagnosis using multiple input signature register output streams |
| JP4706042B2 (ja) * | 2005-11-07 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | マクロセル回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185098A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断回路内蔵型半導体メモリ装置 |
| US4872168A (en) * | 1986-10-02 | 1989-10-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | Integrated circuit with memory self-test |
| JPS63291134A (ja) * | 1987-05-22 | 1988-11-29 | Toshiba Corp | 論理集積回路 |
| US4980887A (en) * | 1988-10-27 | 1990-12-25 | Seiscor Technologies | Digital communication apparatus and method |
-
1995
- 1995-10-03 JP JP25630595A patent/JP3207727B2/ja not_active Expired - Lifetime
-
1996
- 1996-10-02 US US08/724,821 patent/US5677916A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5677916A (en) | 1997-10-14 |
| JPH09101345A (ja) | 1997-04-15 |
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