JPS63291134A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPS63291134A JPS63291134A JP62125599A JP12559987A JPS63291134A JP S63291134 A JPS63291134 A JP S63291134A JP 62125599 A JP62125599 A JP 62125599A JP 12559987 A JP12559987 A JP 12559987A JP S63291134 A JPS63291134 A JP S63291134A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- observation point
- trace
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、ディジタル集積回路に係わるもので、特に
テストを容易化できる論理集積回路に関する。
テストを容易化できる論理集積回路に関する。
（従来の技術）
従来、論理集積回路のテスト容易化手法としては、シリ
アルスキャンとランダムスキャンと呼ばれる方法が広く
知られている。これらの方法では、順序回路内の記憶要
素をテストモードで読み出す方法がシリアルアクセスか
ランダムアクセスかで異なるが、ある１つの時点での値
を読み出す点は共通である。
アルスキャンとランダムスキャンと呼ばれる方法が広く
知られている。これらの方法では、順序回路内の記憶要
素をテストモードで読み出す方法がシリアルアクセスか
ランダムアクセスかで異なるが、ある１つの時点での値
を読み出す点は共通である。
しかし、上記のような方法では、ある期間内のレジスタ
の値をトレースするためにはテストモードと実行モード
を繰り返しながら１クロツクあるいは１命令ずつトレー
ス結果を読み出す必要があり、複雑な制御と長い時間が
必要となる。従って、上述したような手法を用いた論理
集積回路のプログラムの開発ならびに論理集積回路自体
の開発効率はまだ改善する余地がある。
の値をトレースするためにはテストモードと実行モード
を繰り返しながら１クロツクあるいは１命令ずつトレー
ス結果を読み出す必要があり、複雑な制御と長い時間が
必要となる。従って、上述したような手法を用いた論理
集積回路のプログラムの開発ならびに論理集積回路自体
の開発効率はまだ改善する余地がある。
（発明が解決しようとする問題点）
上述したように従来の論理集積回路では、プログラムの
開発ならびに回路の開発効率を改善する余地がある。
開発ならびに回路の開発効率を改善する余地がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、プログラムの開発ならびに回
路の開発効率を向上できる論理集積回路を提供すること
である。
その目的とするところは、プログラムの開発ならびに回
路の開発効率を向上できる論理集積回路を提供すること
である。
（問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、論理集
積回路内にＦＩＦＯ（ｆｉｒｓｔ −ｉｎ −Ｎｒｓｔ
−ｏｕｔ ）記憶方式の記憶回路をテスト専用に設け
、制御フリップフロップや外部入力信号で指定された書
き込み可能期間内に、指定された観測点の論理値の変化
を上記記憶回路に順次記録して行き、最後に上記記憶回
路の記憶内容を読み出すことにより、内部バス、レジス
タあるいは演算器の出力等をトレースするようにしてい
る。
発明においては、上記の目的を達成するために、論理集
積回路内にＦＩＦＯ（ｆｉｒｓｔ −ｉｎ −Ｎｒｓｔ
−ｏｕｔ ）記憶方式の記憶回路をテスト専用に設け
、制御フリップフロップや外部入力信号で指定された書
き込み可能期間内に、指定された観測点の論理値の変化
を上記記憶回路に順次記録して行き、最後に上記記憶回
路の記憶内容を読み出すことにより、内部バス、レジス
タあるいは演算器の出力等をトレースするようにしてい
る。
このような構成によれば、テストモードと実行モードを
繰り返しながら１クロツクあるいは１命令ずつトレース
結果を読み出す必要はなく、指定したクロック数もしく
は命令数を連続してトレースできるので、制御手順を簡
単化できるとともにトレースに要する時間を短縮でき、
しかもリアルタイムでプログラムを実行させた結果をト
レースできる。従って、プログラムの開発ならびに回路
の開発効率を向上できる。
繰り返しながら１クロツクあるいは１命令ずつトレース
結果を読み出す必要はなく、指定したクロック数もしく
は命令数を連続してトレースできるので、制御手順を簡
単化できるとともにトレースに要する時間を短縮でき、
しかもリアルタイムでプログラムを実行させた結果をト
レースできる。従って、プログラムの開発ならびに回路
の開発効率を向上できる。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図において、１１は被観測回路、１２はＦＩ
ＦＯ制御回路で、このＦＩＦＯ制御回路１２はデコーダ
１３およびフリップフロップ１４を備えている。上記彼
奴ａ１１回路１１の各観測点にはそれぞれ、シフトレジ
スタあるいはＲＡＭ （書き込み読み出し可能メモリ）
等からなるＦＩＦＯ記憶方式の記憶回路１５．〜１５ｎ
が設けられ、これらの記憶回路１５１〜１５ｒＬにはそ
れぞれデータＤｌ〜Ｄｎおよび書き込み信号Ｗ１〜Ｗｎ
が供給される。
する。第１図において、１１は被観測回路、１２はＦＩ
ＦＯ制御回路で、このＦＩＦＯ制御回路１２はデコーダ
１３およびフリップフロップ１４を備えている。上記彼
奴ａ１１回路１１の各観測点にはそれぞれ、シフトレジ
スタあるいはＲＡＭ （書き込み読み出し可能メモリ）
等からなるＦＩＦＯ記憶方式の記憶回路１５．〜１５ｎ
が設けられ、これらの記憶回路１５１〜１５ｒＬにはそ
れぞれデータＤｌ〜Ｄｎおよび書き込み信号Ｗ１〜Ｗｎ
が供給される。
また、上記記憶回路１５．〜１５ｒＬには上記ＦＩＦＯ
制御回路１２から出力される読み出し信号ＦＲおよびフ
リップフロップ１４の出力状態に応じたトレースイネー
ブル信号ＴＨＥが供給され、上記デコーダ１３の出力で
選択される。そして、トレースの終了後に上記デコーダ
１３で記憶回路１５．〜１５Ｆｌを順次選択し、その記
憶データを内部バス１６を介してデータバスに読み出す
。
制御回路１２から出力される読み出し信号ＦＲおよびフ
リップフロップ１４の出力状態に応じたトレースイネー
ブル信号ＴＨＥが供給され、上記デコーダ１３の出力で
選択される。そして、トレースの終了後に上記デコーダ
１３で記憶回路１５．〜１５Ｆｌを順次選択し、その記
憶データを内部バス１６を介してデータバスに読み出す
。
このような構成によれば、従来のスキャン方式のように
テストモードと実行モードを繰返しながら１クロツクも
しくは１命令分ずつトレース結果を読み出すのではなく
、各観１１ＰＪ点のデータＤ１〜Ｄｎを記憶回路１５．
〜１５ｎに順次記憶しておき、指定したクロック数もし
くは命令数を連続してトレースできるので制御手順が簡
単であり、トレースに要する時間を短縮できる。しかも
、リアルタイムでプログラムを実行させた結果をトレー
スできる。更に、組合わせ論理回路の中間ノードやバス
の状態もトレースすることができる。この利点は特に論
理集積回路の開発の時点で有効であり、応用プログラム
の開発ならびに論理集積回路自体の開発効率を向上でき
る。
テストモードと実行モードを繰返しながら１クロツクも
しくは１命令分ずつトレース結果を読み出すのではなく
、各観１１ＰＪ点のデータＤ１〜Ｄｎを記憶回路１５．
〜１５ｎに順次記憶しておき、指定したクロック数もし
くは命令数を連続してトレースできるので制御手順が簡
単であり、トレースに要する時間を短縮できる。しかも
、リアルタイムでプログラムを実行させた結果をトレー
スできる。更に、組合わせ論理回路の中間ノードやバス
の状態もトレースすることができる。この利点は特に論
理集積回路の開発の時点で有効であり、応用プログラム
の開発ならびに論理集積回路自体の開発効率を向上でき
る。
第２図はこの発明の他の実施例を示すもので、トレース
用の記憶回路１５を１個だけ設け、セレクタ１７によっ
て選択された観測点における論理値のシーケンスをこの
記憶回路１５に記録するようにしている。第２図におい
て、前記第１図と同一構成部分には同じ符号を付してそ
の詳細な説明は省略する。このような構成によれば、１
個の記憶回路１５を効果的に利用してトレースを行なう
ことができる。
用の記憶回路１５を１個だけ設け、セレクタ１７によっ
て選択された観測点における論理値のシーケンスをこの
記憶回路１５に記録するようにしている。第２図におい
て、前記第１図と同一構成部分には同じ符号を付してそ
の詳細な説明は省略する。このような構成によれば、１
個の記憶回路１５を効果的に利用してトレースを行なう
ことができる。
第３図に示す実施例では、前記第１図の回路に加えてテ
スト用に専用の内部バス１８を設け、記憶回路１５１〜
１５ｎに記憶されたデータをこのテスト専用内部バス１
８から読み出すようにしている。第４図は前記第２図の
回路構成において、トレースイネーブル期間を指示する
際にフリップフロップ１９のセット、リセットを外部か
らの制御入力信号ＴＲＥＢ （トレースイネーブル信号
）およびＴＲＤＢ（トレースディスイネーブル信号）で
行なうようにしたものである。この構成では、制御入力
信号ＴＲＥＢ／ＴＲＤＢが″１″レベルの時トレース可
能となり、′０ルベルの時トレース禁止となる。また、
第５図は前記第２図の回路のさらに他の構成例を示すも
ので、トレース用の記憶回路としてシリアル入力でパラ
レル出力を持った記憶回路１５′を使用することによっ
て読み出し効率の向上を図ったものである。
スト用に専用の内部バス１８を設け、記憶回路１５１〜
１５ｎに記憶されたデータをこのテスト専用内部バス１
８から読み出すようにしている。第４図は前記第２図の
回路構成において、トレースイネーブル期間を指示する
際にフリップフロップ１９のセット、リセットを外部か
らの制御入力信号ＴＲＥＢ （トレースイネーブル信号
）およびＴＲＤＢ（トレースディスイネーブル信号）で
行なうようにしたものである。この構成では、制御入力
信号ＴＲＥＢ／ＴＲＤＢが″１″レベルの時トレース可
能となり、′０ルベルの時トレース禁止となる。また、
第５図は前記第２図の回路のさらに他の構成例を示すも
ので、トレース用の記憶回路としてシリアル入力でパラ
レル出力を持った記憶回路１５′を使用することによっ
て読み出し効率の向上を図ったものである。
上述した第２図ないし第５図のような構成においても前
記第１図に示した回路と同様に制御手順を簡単化でき、
トレースに要する時間を短縮できる。
記第１図に示した回路と同様に制御手順を簡単化でき、
トレースに要する時間を短縮できる。
第６図は、前記第１図ないし第３図、および第５図にお
けるトレースイネーブル信号ＴＲＥを生成するための回
路構成例を示すもので、前記各回路におけるフリップフ
ロップ１４の制御回路の例である。この回路ではフリッ
プフロップ１４をレジスタ２０２の値（例えばプログラ
ムカウンタのカウント値）がトレースの開始点を指定す
るデータが記憶されたレジスタ２０１の値に一致した時
点から、トレースの終了点を指定するデータが記憶され
たレジスタ２０３の値に一致する時点までアクティブ状
態にしている。上記レジスタ２０１および２０２のデー
タは比較器２１に供給されて比較され、上記レジスタ２
０２および２０３のデータは比較器２２に供給されて比
較される。上記比較器２１の比較出力はフリップフロッ
プ２３のセット入力端Ｓに供給され、上記比較器２２の
比較出力は上記フリップフロップ２３のリセット入力端
Ｒに供給される。上記フリップフロップ２３の出力端Ｑ
から出力される信号は、クロックφで制御されるフリッ
プフロップ１４のデータ入力端りに供給される。そして
、このフリップフロップ１４の出力端Ｑからトレースイ
ネーブル信号ＴＲＥを得る。
けるトレースイネーブル信号ＴＲＥを生成するための回
路構成例を示すもので、前記各回路におけるフリップフ
ロップ１４の制御回路の例である。この回路ではフリッ
プフロップ１４をレジスタ２０２の値（例えばプログラ
ムカウンタのカウント値）がトレースの開始点を指定す
るデータが記憶されたレジスタ２０１の値に一致した時
点から、トレースの終了点を指定するデータが記憶され
たレジスタ２０３の値に一致する時点までアクティブ状
態にしている。上記レジスタ２０１および２０２のデー
タは比較器２１に供給されて比較され、上記レジスタ２
０２および２０３のデータは比較器２２に供給されて比
較される。上記比較器２１の比較出力はフリップフロッ
プ２３のセット入力端Ｓに供給され、上記比較器２２の
比較出力は上記フリップフロップ２３のリセット入力端
Ｒに供給される。上記フリップフロップ２３の出力端Ｑ
から出力される信号は、クロックφで制御されるフリッ
プフロップ１４のデータ入力端りに供給される。そして
、このフリップフロップ１４の出力端Ｑからトレースイ
ネーブル信号ＴＲＥを得る。
第７図（ａ）、（ｂ）はそれぞれ、被観測回路１１の命
令を利用してトレースイネーブル期間を設定する場合を
説明するためのもので、前記第６図においては比較器２
１．２２とフリップフロップ２３゜１４とを用いてトレ
ースイネーブル信号ＴＲＥを生成したが、トレース開始
命令ＴＲＥＢＬとトレース終了命令ＴＲＤＳＢＬとによ
ってトレースイネーブル期間を設定している（（ａ）図
）。上記トレース開始命令ＴＲＥＢＬとトレース終了命
令ＴＲＤＳＢＬとの間には命令１〜命令ｍが実行される
。また、トレース命令数ｍを指定する命令ＴＲｍを用い
ても同様なことが行なえ、（ｂ）図に示すようにトレー
ス命令の数ｍを指定する命令ＴＲｍの後で１〜ｍまでの
命令を実行しても良い。
令を利用してトレースイネーブル期間を設定する場合を
説明するためのもので、前記第６図においては比較器２
１．２２とフリップフロップ２３゜１４とを用いてトレ
ースイネーブル信号ＴＲＥを生成したが、トレース開始
命令ＴＲＥＢＬとトレース終了命令ＴＲＤＳＢＬとによ
ってトレースイネーブル期間を設定している（（ａ）図
）。上記トレース開始命令ＴＲＥＢＬとトレース終了命
令ＴＲＤＳＢＬとの間には命令１〜命令ｍが実行される
。また、トレース命令数ｍを指定する命令ＴＲｍを用い
ても同様なことが行なえ、（ｂ）図に示すようにトレー
ス命令の数ｍを指定する命令ＴＲｍの後で１〜ｍまでの
命令を実行しても良い。
第８図は、前記第４図の回路の詳細な構成例を示すもの
で、第８図において前記第４図に対応する部分には同じ
符号を付している。ここでは被観測回路１１が乗算器（
ＭＰＹ）２５．２個のラッチ回路（ＬＯ，Ｌｌ） ２６
．２７、算術演算ユニット（ＡＵ）２８、ラッチ回路（
Ｌ２）２９、および２人カセレクト回路（ＳＥＬ）３０
から構成された回路例を示しており、上記ラッチ回路２
６．２７の出力端、上記乗算器２５の出力端、および上
記算術演算ユニット２８の出力端を観測点としている。
で、第８図において前記第４図に対応する部分には同じ
符号を付している。ここでは被観測回路１１が乗算器（
ＭＰＹ）２５．２個のラッチ回路（ＬＯ，Ｌｌ） ２６
．２７、算術演算ユニット（ＡＵ）２８、ラッチ回路（
Ｌ２）２９、および２人カセレクト回路（ＳＥＬ）３０
から構成された回路例を示しており、上記ラッチ回路２
６．２７の出力端、上記乗算器２５の出力端、および上
記算術演算ユニット２８の出力端を観測点としている。
そして、これらの出力端から得られる信号がセレクタ１
７に供給される。上記乗算器２５は、２個のラッチ回路
２６゜２７に保持された入力オペランドを処理するもの
で、その処理結果を算術演算ユニット２８の一方の入力
オペランドとして与える。この算術演算ユニット２８に
は他方の入力オペランドとしてラッチ回路２９の出力が
供給され、その演算結果が２人カセレクト回路３０を介
してこのラッチ回路２９の入力端に帰還される。
７に供給される。上記乗算器２５は、２個のラッチ回路
２６゜２７に保持された入力オペランドを処理するもの
で、その処理結果を算術演算ユニット２８の一方の入力
オペランドとして与える。この算術演算ユニット２８に
は他方の入力オペランドとしてラッチ回路２９の出力が
供給され、その演算結果が２人カセレクト回路３０を介
してこのラッチ回路２９の入力端に帰還される。
上記ラッチ回路２６．２７への入力データは、内部デー
タバス１６ａからクロックφに同期して取入れられ、ラ
ッチ回路２９の出力データはバッファ３１を介してこの
内部データバスｌｅａへ読み出し可能となっている。そ
して、上記ラッチ回路２Ｂ、 ２７．２９の内容を更新
するか否か、ラッチ回路２９の内容を内部データバスｌ
ｅａへ読み出すが否が、２人力セレクト回路３０でどち
らの人力を選択するか、更に算術演算ユニット２８はい
かなる演算を実行するか等は、ラッチ回路（Ｌ３）３２
に保持されたファンクション：＋ −Ｎ Ｆ Ｃによっ
て指定される。このファンクションコードＦＣとしては
、ラッチ回路２６のコントロール信号ＬＯＧ （この信
号ＬＯＧとクロックφの論理積信号ＬＯＧ・φでラッチ
回路２６が制御される）、ラッチ回路２７のコントロー
ル信号ＬＩＣ（この信号ＬＩＣとクロックφの論理積信
号ＬＩＣ・φでラッチ回路２７が制御される）、ラッチ
回路２９のコントロール信号Ｌ２Ｃ（この信号Ｌ２Ｃと
クロックφの論理積信号Ｌ２Ｃ・φでラッチ回路２９が
制御される）、バッファ３■を制御するためのコントロ
ール信号Ｌ２Ｒ（この信号Ｌ２Ｒと読み出し信号ＦＲの
反転信号ＦＲとの論理積信号Ｌ２Ｒ−ＦＲでバッファ３
１が制御される）、２人力セレクト回路３０の選択信号
５ＥＬＣ。
タバス１６ａからクロックφに同期して取入れられ、ラ
ッチ回路２９の出力データはバッファ３１を介してこの
内部データバスｌｅａへ読み出し可能となっている。そ
して、上記ラッチ回路２Ｂ、 ２７．２９の内容を更新
するか否か、ラッチ回路２９の内容を内部データバスｌ
ｅａへ読み出すが否が、２人力セレクト回路３０でどち
らの人力を選択するか、更に算術演算ユニット２８はい
かなる演算を実行するか等は、ラッチ回路（Ｌ３）３２
に保持されたファンクション：＋ −Ｎ Ｆ Ｃによっ
て指定される。このファンクションコードＦＣとしては
、ラッチ回路２６のコントロール信号ＬＯＧ （この信
号ＬＯＧとクロックφの論理積信号ＬＯＧ・φでラッチ
回路２６が制御される）、ラッチ回路２７のコントロー
ル信号ＬＩＣ（この信号ＬＩＣとクロックφの論理積信
号ＬＩＣ・φでラッチ回路２７が制御される）、ラッチ
回路２９のコントロール信号Ｌ２Ｃ（この信号Ｌ２Ｃと
クロックφの論理積信号Ｌ２Ｃ・φでラッチ回路２９が
制御される）、バッファ３■を制御するためのコントロ
ール信号Ｌ２Ｒ（この信号Ｌ２Ｒと読み出し信号ＦＲの
反転信号ＦＲとの論理積信号Ｌ２Ｒ−ＦＲでバッファ３
１が制御される）、２人力セレクト回路３０の選択信号
５ＥＬＣ。
算術演算ユニット２８のコントロール信号ＡＵＧ。
および記憶回路１５とバッファ３１．３３を制御するた
めの読み出し信号ＦＲがある。上記ラッチ回路３２の内
容は、ファンクションコードＦＣを取込むための外部制
御信号ＥＸＥＣが“１″レベルの時にクロックφに同期
して更新され、リセット信号としての外部制御信号Ｒ３
Ｔによってクリアされる。
めの読み出し信号ＦＲがある。上記ラッチ回路３２の内
容は、ファンクションコードＦＣを取込むための外部制
御信号ＥＸＥＣが“１″レベルの時にクロックφに同期
して更新され、リセット信号としての外部制御信号Ｒ３
Ｔによってクリアされる。
上記第８図の回路においてトレースの対象となる観Δ−
１点は、ラッチ回路２Ｂ、 ２７．乗算器２５．および
算術演算ユニット２８の各出力端のいずれかをセレクタ
１７によって選択することにより指定される。
１点は、ラッチ回路２Ｂ、 ２７．乗算器２５．および
算術演算ユニット２８の各出力端のいずれかをセレクタ
１７によって選択することにより指定される。
この指定は、外部制御信号ＦＳによりクロックφに同期
して内部データバスｌｅａ上のデータで更新されるラッ
チ回路（ＬＳ）３４の出力によってなされる。
して内部データバスｌｅａ上のデータで更新されるラッ
チ回路（ＬＳ）３４の出力によってなされる。
上記セレクタ１７によって選択した観測点におけるデー
タの記憶回路１５への書き込みは、この記憶回路１５か
ら出力されるライトイネーブル信号ＷＥが′１”レベル
の時のみ可能であり、この時にフリップフロップ１９に
設定保持した外部制御信号（トレースイネーブル信号）
ＴＲＥＢにより書き込みを指示する。
タの記憶回路１５への書き込みは、この記憶回路１５か
ら出力されるライトイネーブル信号ＷＥが′１”レベル
の時のみ可能であり、この時にフリップフロップ１９に
設定保持した外部制御信号（トレースイネーブル信号）
ＴＲＥＢにより書き込みを指示する。
一方、上記記憶回路１５からの記憶データの読み出しは
、この記憶回路１５から出力されるり〜トイネーブル信
号ＲＥが“１”レベルの時のみ可能であり、この時にラ
ッチ回路３２にラッチされた読み出し信号ＦＲを“１°
レベルに設定することによって読み出しを指示する。
、この記憶回路１５から出力されるり〜トイネーブル信
号ＲＥが“１”レベルの時のみ可能であり、この時にラ
ッチ回路３２にラッチされた読み出し信号ＦＲを“１°
レベルに設定することによって読み出しを指示する。
上記のような構成において、トレースを行なう場合には
次のようにする。まず、ラッチ回路３２の内容を外部制
御信号Ｒ８Ｔでクリアし、記憶回路１５の記憶データを
外部制御信号ＦＲ３Ｔでクリアしてから、外部制御信号
ＦＳを“１”レベルに設定し、内部データバス１６ａを
介してラッチ回路３４の内容を書き換えて対象となる観
測点を指定する。
次のようにする。まず、ラッチ回路３２の内容を外部制
御信号Ｒ８Ｔでクリアし、記憶回路１５の記憶データを
外部制御信号ＦＲ３Ｔでクリアしてから、外部制御信号
ＦＳを“１”レベルに設定し、内部データバス１６ａを
介してラッチ回路３４の内容を書き換えて対象となる観
測点を指定する。
この後、外部制御信号ＥＸＥＣを“１”レベルに設定し
て外部からのファンクションコードＦＣをラッチ回路３
２に入力して保持し、ラッチ回路２６゜２７、２９．２
人力セレクト回路３０．および上記ラッチ回路２９の出
力を内部データバスｌｅａに出力するためのバッファ３
１に対して一連の演算遂行に必要な指示を出す。これを
毎クロツク更新することにより演算を進める。
て外部からのファンクションコードＦＣをラッチ回路３
２に入力して保持し、ラッチ回路２６゜２７、２９．２
人力セレクト回路３０．および上記ラッチ回路２９の出
力を内部データバスｌｅａに出力するためのバッファ３
１に対して一連の演算遂行に必要な指示を出す。これを
毎クロツク更新することにより演算を進める。
こうした演算実行中の観測点の状態を記憶回路１５に記
憶してトレースするためには、ライトイネーブル信号Ｗ
Ｅが″１ｍレベルにあることを確認したうえで、トレー
スイネーブル信号ＴＲＥＢを“１″レベルに設定してト
レースの可能状態にすることによって起動する。こうす
ることによって、ラッチ回路３４で指定された観測点の
状態がセレクタ１７を介してクロックφに同期して記憶
回路１５に順次記憶されていく。上記記憶回路１５の容
量が一杯になるとこの回路１５から出力されるライトイ
ネーブル信号ＷＥが“０ルベルとなるので、これに応じ
てトレースイネーブル信号ＴＲＥＢを“Ｄルベルに設定
して記憶回路１５への書き込みを停止する。なお、ライ
トイネーブル信号ＷＥが“１”レベルの場合でも必要な
りロック数だけトレースできた場合はトレースイネーブ
ル信号ＴＲＥＢを“０ルベルに設定してトレースを停止
すれば良い。
憶してトレースするためには、ライトイネーブル信号Ｗ
Ｅが″１ｍレベルにあることを確認したうえで、トレー
スイネーブル信号ＴＲＥＢを“１″レベルに設定してト
レースの可能状態にすることによって起動する。こうす
ることによって、ラッチ回路３４で指定された観測点の
状態がセレクタ１７を介してクロックφに同期して記憶
回路１５に順次記憶されていく。上記記憶回路１５の容
量が一杯になるとこの回路１５から出力されるライトイ
ネーブル信号ＷＥが“０ルベルとなるので、これに応じ
てトレースイネーブル信号ＴＲＥＢを“Ｄルベルに設定
して記憶回路１５への書き込みを停止する。なお、ライ
トイネーブル信号ＷＥが“１”レベルの場合でも必要な
りロック数だけトレースできた場合はトレースイネーブ
ル信号ＴＲＥＢを“０ルベルに設定してトレースを停止
すれば良い。
次に、記憶回路１５の内容を読み出すには、ファンクシ
ョンコードＦＣの読み出し信号ＦＲを“１”レベルに設
定すればクロックφに同期して記憶データが内部データ
バスｌｅａに出力される。この際、記憶回路１５の出力
端に設けた出力バッファ３３が動作状態となっている時
は、ラッチ回路２９の出力端の出力バッファ３１は非動
作状態となるので、内部バスＬＢａ上での出力データ゛
どうしの衝突はない。
ョンコードＦＣの読み出し信号ＦＲを“１”レベルに設
定すればクロックφに同期して記憶データが内部データ
バスｌｅａに出力される。この際、記憶回路１５の出力
端に設けた出力バッファ３３が動作状態となっている時
は、ラッチ回路２９の出力端の出力バッファ３１は非動
作状態となるので、内部バスＬＢａ上での出力データ゛
どうしの衝突はない。
なお、上述した例では読み出し信号ＦＲをファンクショ
ンコードＦＣのラッチ出力としたが、この信号ＦＲは外
部からの制御信号として与えることもできる。また、ト
レースイネーブル信号ＴＲＥＢを上述したようにパルス
信号で与える場合にはフリップフロップ１９が必要であ
るが、この信号ＴＲＥＢをレベル信号で与える場合には
このフリップフロップ１９は不要である。
ンコードＦＣのラッチ出力としたが、この信号ＦＲは外
部からの制御信号として与えることもできる。また、ト
レースイネーブル信号ＴＲＥＢを上述したようにパルス
信号で与える場合にはフリップフロップ１９が必要であ
るが、この信号ＴＲＥＢをレベル信号で与える場合には
このフリップフロップ１９は不要である。
このような構成によれば、従来のスキャン方式のように
テストモードと実行モードを繰返しながら１クロツクも
しくは１命令分ずつトレース結果を読み出すのではなく
、指定したクロック数もしくは命令数連続してトレース
が行なえるので制御手順が簡単であり、トレースに要す
る時間を短縮できる。また、リアルタイムでプログラム
を実行させた結果をトレースでき、従来のスキャン方式
では困難であった組合せ論理回路の中間ノードやバスの
状態も容易にトレースすることができる。
テストモードと実行モードを繰返しながら１クロツクも
しくは１命令分ずつトレース結果を読み出すのではなく
、指定したクロック数もしくは命令数連続してトレース
が行なえるので制御手順が簡単であり、トレースに要す
る時間を短縮できる。また、リアルタイムでプログラム
を実行させた結果をトレースでき、従来のスキャン方式
では困難であった組合せ論理回路の中間ノードやバスの
状態も容易にトレースすることができる。
従って、論理集積回路の開発の時点で特に有効であり、
応用プログラムの開発ならびに論理集積回路自体の開発
効率を向上できる。
応用プログラムの開発ならびに論理集積回路自体の開発
効率を向上できる。
［発明の効果］
以上説明したようにこの発明によれば、プログラムの開
発ならびに回路の開発効率を向上できる論理集積回路が
得られる。
発ならびに回路の開発効率を向上できる論理集積回路が
得られる。
第１図はこの発明の一実施例に係わる論理集積回路を示
す図、第２図ないし第５図はそれぞれこの発明の他の実
施例について説明するための図、第６図および第７図は
それぞれ上記第１図ないし第５図の回路におけるトレー
スイネーブル期間の設定について説明するための図、第
８図は上記第４図の回路の詳細な構成例を示す回路図で
ある。 １１・・・被観測回路、１２・・・ＦＩＦＯ制御回路、
１３・・・デコーダ（選択手段） 、１４．１９・・・
フリップフロップ（書き込み期間指定手段）、１５１〜
Ｌ５ｎ ＋１５、１５−・・・記憶回路（記憶手段）、
１６・・・内部バス、ｌｅａ・・・内部データバス、１
７・・・セレクタ（観ハ１点選択手段）、Ｄ１〜Ｄｎ・
・・データ、Ｗ１〜Ｗｎ・・・書き込み信号、ＦＲ・・
・読み出し信号。 出願人代理人 弁理士 鈴江武彦 第２図 第５図 第６図 第７図
す図、第２図ないし第５図はそれぞれこの発明の他の実
施例について説明するための図、第６図および第７図は
それぞれ上記第１図ないし第５図の回路におけるトレー
スイネーブル期間の設定について説明するための図、第
８図は上記第４図の回路の詳細な構成例を示す回路図で
ある。 １１・・・被観測回路、１２・・・ＦＩＦＯ制御回路、
１３・・・デコーダ（選択手段） 、１４．１９・・・
フリップフロップ（書き込み期間指定手段）、１５１〜
Ｌ５ｎ ＋１５、１５−・・・記憶回路（記憶手段）、
１６・・・内部バス、ｌｅａ・・・内部データバス、１
７・・・セレクタ（観ハ１点選択手段）、Ｄ１〜Ｄｎ・
・・データ、Ｗ１〜Ｗｎ・・・書き込み信号、ＦＲ・・
・読み出し信号。 出願人代理人 弁理士 鈴江武彦 第２図 第５図 第６図 第７図
Claims (2)
- （１）被観測回路の各観測点にそれぞれ対応して設けら
れ、複数のデータの書き込みおよび読み出しが可能で被
観測回路の命令の実行によって書き込まれることのない
複数の記憶手段と、これらの記憶手段を選択する選択手
段と、前記記憶手段への書き込み可能期間を指定する書
き込み期間指定手段と、前記選択手段で選択した記憶手
段に対応する被観測回路の観測点における論理値を前記
書き込み期間指定手段によって指定された期間内におい
て書き込み条件が成立する毎に連続的に書き込む手段と
、前記記憶手段の記憶情報を読み出す手段とを具備する
ことを特徴とする論理集積回路。 - （２）被観測回路の各観測点を選択する観測点選択手段
と、この観測点選択手段の選択出力が供給され、複数の
データの書き込みおよび読み出しが可能で被観測回路の
命令の実行によって書き込まれることのない記憶手段と
、前記記憶手段への書き込み可能期間を指定する書き込
み期間指定手段と、前記観測点選択手段で選択した被観
測回路の観測点における論理値を前記書き込み期間指定
手段によって指定された期間内において書き込み条件が
成立する毎に連続的に書き込む手段と、前記記憶手段の
記憶情報を読み出す手段とを具備することを特徴とする
論理集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125599A JPS63291134A (ja) | 1987-05-22 | 1987-05-22 | 論理集積回路 |
| US07/138,804 US4887267A (en) | 1987-05-22 | 1987-12-28 | Logic integrated circuit capable of simplifying a test |
| EP87119361A EP0291581A3 (en) | 1987-05-22 | 1987-12-30 | Logic integrated circuit capable of simplifying a test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125599A JPS63291134A (ja) | 1987-05-22 | 1987-05-22 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63291134A true JPS63291134A (ja) | 1988-11-29 |
Family
ID=14914131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125599A Pending JPS63291134A (ja) | 1987-05-22 | 1987-05-22 | 論理集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4887267A (ja) |
| EP (1) | EP0291581A3 (ja) |
| JP (1) | JPS63291134A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8628824D0 (en) * | 1986-12-02 | 1987-01-07 | Plessey Co Plc | Communication system |
| US5189675A (en) * | 1988-06-22 | 1993-02-23 | Kabushiki Kaisha Toshiba | Self-diagnostic circuit for logic circuit block |
| US6304987B1 (en) | 1995-06-07 | 2001-10-16 | Texas Instruments Incorporated | Integrated test circuit |
| DE68928837T2 (de) * | 1988-09-07 | 1999-05-12 | Texas Instruments Inc., Dallas, Tex. | Prüf-Puffer/Register |
| US5905738A (en) * | 1991-05-19 | 1999-05-18 | Texas Instruments Incorporated | Digital bus monitor integrated circuits |
| US5483518A (en) | 1992-06-17 | 1996-01-09 | Texas Instruments Incorporated | Addressable shadow port and protocol for serial bus networks |
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| JP3005250B2 (ja) | 1989-06-30 | 2000-01-31 | テキサス インスツルメンツ インコーポレイテツド | バスモニター集積回路 |
| US6675333B1 (en) | 1990-03-30 | 2004-01-06 | Texas Instruments Incorporated | Integrated circuit with serial I/O controller |
| JP2703417B2 (ja) * | 1991-04-05 | 1998-01-26 | 富士通株式会社 | 受信バッファ |
| JP2671817B2 (ja) * | 1994-08-26 | 1997-11-05 | 日本電気株式会社 | 半導体集積回路の検査方法 |
| JP3207727B2 (ja) * | 1995-10-03 | 2001-09-10 | 株式会社東芝 | 半導体集積回路およびその応用装置 |
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| JPH1073643A (ja) * | 1996-09-02 | 1998-03-17 | Mitsubishi Electric Corp | 半導体装置試験治具 |
| JPH1078889A (ja) * | 1996-09-04 | 1998-03-24 | Mitsubishi Electric Corp | マイクロコンピュータ |
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| US7058862B2 (en) | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
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| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
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| US8954809B2 (en) * | 2012-07-25 | 2015-02-10 | Texas Instruments Incorporated | Method for generating descriptive trace gaps |
| US11809610B2 (en) * | 2014-06-16 | 2023-11-07 | Texas Instruments Incorporated | Hardware protection of inline cryptographic processor |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225461A (ja) * | 1983-06-07 | 1984-12-18 | Fujitsu Ltd | 内蔵ロジツクレコ−ダ |
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| US4510572A (en) * | 1981-12-28 | 1985-04-09 | Data I/O Corporation | Signature analysis system for testing digital circuits |
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| US4779042A (en) * | 1986-12-23 | 1988-10-18 | Grumman Aerospace Corporation | Computer-aided probe with tri-state circuitry test capability |
-
1987
- 1987-05-22 JP JP62125599A patent/JPS63291134A/ja active Pending
- 1987-12-28 US US07/138,804 patent/US4887267A/en not_active Expired - Lifetime
- 1987-12-30 EP EP87119361A patent/EP0291581A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225461A (ja) * | 1983-06-07 | 1984-12-18 | Fujitsu Ltd | 内蔵ロジツクレコ−ダ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4887267A (en) | 1989-12-12 |
| EP0291581A2 (en) | 1988-11-23 |
| EP0291581A3 (en) | 1990-06-06 |
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