JP3207883B2 - バイポーラ半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、特にバイポーラ型集
積回路のトランジスタなどに用いられる多結晶半導体薄
膜による電極等と、単結晶半導体基板中に形成された高
濃度の不純物を含んだ半導体領域との接続における電気
的特性を改良できるバイポーラ半導体装置の製造方法に
関するものである。

【０００２】

【従来の技術】シリコン半導体バイポーラ技術の分野に
おいては、ポリシリコン（多結晶シリコン）を微細な配
線材あるいは浅い接合の拡散源として用いることが一般
的となってきており、特に、高速化に適した微細な平面
寸法のエミッタ領域を形成する方法としてポリシリコン
による電極引出しが、必須の技術となってきている（ポ
リシリコンエミッタ技術）。

【０００３】このポリシリコンエミッタ構造における代
表的なエミッタ領域の形成方法として、次に示す３つの
方法がある。 （１） 電極となるポリシリコンから不純物を拡散する
ことによりエミッタ領域を形成する方法。 この方法は、電極となるポリシリコンに不純物を導入し
た後、熱処理することにより、このポリシリコン中から
不純物を拡散し、エミッタ領域を形成する方法である。

【０００４】例えば、膜厚約300 ナノ・メータのポリシ
リコンに打ち込まれたドーズ量１×１０¹⁶／ｃｍ² のヒ
素を温度900 ℃で30分間の熱拡散をさせることにより、
接合の深さが約50ナノ・メータの浅いエミッタ領域が形
成される。また、同様のポリシリコンを用いて、ヒ素を
比較的高い温度である1000℃で20分間の熱処理をし、拡
散させることにより、接合の深さ約180 ナノ・メータの
エミッタ領域が形成され、高速性に優れたエミッタ領域
が形成される。しかし、このような深いエミッタを形成
するためには、高温かつ長時間の熱処理を必要とする。
高温かつ長時間の熱処理を行うことにより、通常、先行
の工程で形成されているベース領域等の半導体領域がそ
の影響を受け、深く拡散されすぎることにより、高速性
に適したトランジスタの構造が実現されない。すなわ
ち、この様に高速性に優れた接合の深い（接合の深さ約
180 ナノ・メータ）エミッタ領域を形成するための熱処
理の過程（温度1000℃で20分間の条件）において、予め
ボロン等のイオン注入により形成されていたベース領域
も拡散してしまうことにより、ベース領域の接合の深さ
も、400 〜500 ナノ・メータ以上と大きくなるという問
題点があった。さらに、エミッタ拡散窓の最小寸法が１
μｍ以下に狭くなってくると、エミッタ不純物が拡散し
にくくなり、この問題がさらに大きくなってくる。

【０００５】例えば、現状の市販のイオン注入機を用い
て、最も安定でバラツキの少ない最小の注入加速エネル
ギー（例えば、加速エネルギー２５ＫｅＶ）により、ｐ
型のベース領域を形成した場合、高速性に優れた接合深
さ約180 ナノ・メータのエミッタ領域を形成する熱処理
（温度1000℃で20分間の条件）では、ベース領域の接合
深さは、約500 ナノ・メータとなる。従って、ベース領
域の接合深さ（約500ナノ・メータ）とエミッタ領域の
接合深さ（約180 ナノ・メータ）との差であるベース幅
が、約320 ナノ・メータのトランジスタが形成されるこ
とになる。このベース幅320 ナノ・メータのトランジス
タの典型的なコレクタ遮断周波数（ｆｔ）は、約５ＧＨ
ｚとなるが、さらに高性能なコレクタ遮断周波数（ｆｔ
＝１０ＧＨｚ）のトランジスタを容易に製造するために
は、小さなベース幅（約100 〜約200 ナノ・メータ）の
ベース領域を形成する必要がある。また、この場合、ポ
リシリコンからの拡散により形成されるべきエミッタ領
域の接合深さは、約300 ナノ・メータとなるが、このよ
うな接合の深いエミッタ領域を形成しようとすると、非
常に高温かつ長時間の熱処理が必要となり、実際には意
に反してベースの深さが、かなり深くなってしまい、小
さなベース幅（約100 〜約200 ナノ・メータ）を有した
トランジスタを実現することはできない。

【０００６】（２） エミッタ領域をイオン注入により
形成した後、電極となるポリシリコンを堆積する方法。 このエミッタ領域の形成方法は、ｐ型のベース領域中に
ヒ素（Ａｓ）等の不純物を、直接にイオン注入する方式
であり、例えば、１×１０¹⁶／ｃｍ² のヒ素を注入加速
エネルギー５０ｋｅＶで、直接イオン注入した後、温度
1000℃の熱処理を行う。注入直後のエミッタ領域の深さ
は約100 ナノ・メータとなり、20分間の熱処理によりエ
ミッタ領域の深さは約200 ナノ・メータとなる。（１）
に示したエミッタ領域の形成方法により、ヒ素を1000℃
で20分間の条件でポリシリコンから拡散させた場合のエ
ミッタの深さは約180 ナノ・メータであったが、上述エ
ミッタ領域の形成方法により、同じ条件（1000℃で20分
間の条件）の熱処理を行なった場合のエミッタ領域の深
さは約260 ナノ・メータで、（１）に示したエミッタ領
域の形成方法よりも、接合深さが80ナノ・メータ深いエ
ミッタ領域が形成される。この場合、エミッタ領域の不
純物であるヒ素の量は、直接にイオン注入した方が多く
なり、エミッタ抵抗を小さくできるため好ましい。しか
し、ヒ素等の不純物をｐ型のベース中に直接イオン注入
した場合、表面が荒れるという問題がある。このように
表面が荒れると、後の工程で行なう電極引き出し用のポ
リシリコン堆積時に、ポリシリコンと単結晶シリコンの
間に、自然に形成される薄いシリコン酸化膜（以下「自
然酸化膜」という）の成長が不安定となり、この自然酸
化膜の膜厚が変動することにより、エミッタ領域の直列
抵抗のばらつきを増大させてしまうという問題があっ
た。

【０００７】（３） ポリシリコン等の非単結晶性半導
体薄膜を介して不純物をイオン注入することによりエミ
ッタ領域を形成する方法。 このエミッタ領域の形成方法は、ヒ素（Ａｓ）等のｎ型
不純物を膜厚の薄いポリシリコン等の薄膜を介して、Ｐ
型のベース領域中にイオン注入する方式であり、この場
合、（２）に示したエミッタ領域の形成方法すなわちヒ
素をシリコン中に直接イオン注入（加速エネルギー５０
ｋｅＶ）する方法に比べて、注入エネルギーを２０ｋｅ
Ｖ大きい７０ｋｅＶ程度にすることによって、（２）に
示したエミッタ領域の形成方法によるエミッタ領域とほ
ぼ同じ不純物分布を得ることができる。また、ポリシリ
コンと単結晶シリコンとの間に、自然に存在する薄いシ
リコン酸化膜を、不純物のイオン注入によってある程度
破砕できるので、引出し電極となる半導体薄膜とエミッ
タ領域との間のオーミック接触を改善でき、これにより
エミッタ領域の直列抵抗を下げることもできる。

【０００８】

【発明が解決しようとする課題】この発明の第１の課題
として、ポリシリコンと単結晶シリコンの間に、自然に
形成される薄いシリコン酸化膜（以下「自然酸化膜」と
いう）による悪影響がある。この自然酸化膜は、ポリシ
リコン、アモルファスシリコン等の非単結晶薄膜の堆積
時に、膜厚約2ナノ・メータ以下の厚さで成長し、この
厚みが厚くなることより、エミッタ領域に拡散される不
純物の深さ、すなわち接合の深さが浅くなったり、また
は深くなったりし、不安定となる。また、自然酸化膜が
厚くなると、エミッタ領域の直列抵抗が増大し、トラン
ジスタ特性の悪化やバラツキが生じるという問題があっ
た。この自然酸化膜は、エミッタ窓の寸法が小さくなっ
てくるにつれて非単結晶性薄膜堆積前の除去が困難にな
ってくるので、それにともなって同一ウェハ内のトラン
ジスタ間や同一バッチ内のウェハ間で電気特性のばらつ
きが大きくなってくる。

【０００９】この問題は、従来例の（２）に示したエミ
ッタ形成方法により、イオン注入により接合の深いエミ
ッタ領域を形成した後、ポリシリコン、アモルファスシ
リコン等の非単結晶性の電極をエミッタ領域から引き出
す時に、さらに困難さを増大させる。すなわち、ヒ素等
の高濃度の表面不純物を含んだシリコン表面にポリシリ
コンを堆積させた場合、低濃度の不純物を含んだシリコ
ン表面にポリシリコンを堆積した場合よりも、シリコン
表面に形成される自然酸化膜は厚く成長し、したがっ
て、エミッタ領域と堆積させたポリシリコンとのオーミ
ック接触をさらに悪化させ、急激にエミッタ領域の直列
抵抗を増大させる。

【００１０】この発明の第２の課題は、比較的深い所定
の深さの接合を、比較的低い拡散温度と短い時間で形成
する点にある。エミッタ等の所望の深さの接合を、比較
的低い拡散温度と短い時間で形成できれば、ベース等の
不純物のプロファイルを変化させずに高速性に優れた狭
いベース幅のトランジスタの構造を実現できる。例え
ば、接合の深さが約300ナノ・メータのエミッタ領域を
形成するためには、1000℃約60分の長時間の熱処理を必
要とするが、この熱処理を行なうと、通常、先行の工程
で形成されるベース領域も、このエミッタ領域の形成の
際の熱処理の影響を受け、深く拡散されてしまう。した
がって、高速性に適したトランジスタの構造を実現する
ことができないという問題があった。

【００１１】また従来例の（３）に示したエミッタ領域
の形成方法では、エミッタ領域をポリシリコン等の非単
結晶半導体薄膜を介して、ｐ型のベース領域中に不純物
をイオン注入する場合に、この非単結晶半導体薄膜の膜
厚のばらつきがエミッタ領域の接合深さに直接影響し、
先行の工程でイオン注入により形成されたベース領域の
接合の深さとエミッタの接合の深さの差であるべース幅
が変動するため、形成したトランジスタの電気特性のば
らつきが生じるという問題点がある。

【００１２】この発明の目的は上記問題点に鑑み、単結
晶シリコン等の半導体基板中に形成したエミッタ領域の
表面にポリシリコン等の非単結晶半導体薄膜を堆積させ
て電極を形成するときに、エミッタ領域と非単結晶半導
体薄膜との間に形成される自然酸化膜の悪影響を除去
し、かつ比較的低い拡散温度で短時間の熱処理により所
望の接合の深さを有するエミッタ領域およびベース領域
を形成することにより、電気特性が安定し、高速性に適
したトランジスタの構造を実現できるバイポーラ半導体
装置の製造方法を提供することである。

【００１３】

【課題を解決するための手段】

【００１４】請求項１記載のバイポーラ半導体装置の製
造方法は次のようにする。コレクタとなる第１導電型の
単結晶性の第１の半導体領域上に、第２導電型の半導体
薄膜からなるベース引出し電極用薄膜を形成する。この
ベース引出し電極用薄膜上に第１の絶縁膜を形成する。
ベース引出し電極用薄膜および第１の絶縁膜を選択的に
順次エッチングすることにより、第１の半導体領域上に
少なくとも１つ以上の開口を形成する。ベース引出し電
極用薄膜直下の第１の半導体領域中に、第２導電型の半
導体領域からなる外部ベース領域を形成する。ベース引
出し電極用薄膜の側壁に第２の絶縁膜を形成する。この
第２の絶縁膜をマスクとして開口内に、第２導電型の不
純物を斜め方向から注入することにより、第１の半導体
領域中に外部ベース領域を連結するための第２導電型の
半導体領域からなるリンクベース領域を形成する。全面
に非単結晶性の第１の半導体薄膜を形成する。この第１
の半導体薄膜を介して第１導電型の不純物を注入するこ
とにより、第１の半導体領域中にエミッタとなる第１導
電型の第２の半導体領域を形成する。第１の半導体薄膜
を介して第２導電型の不純物を注入することにより、ベ
ースとなる第２導電型の第３の半導体領域を形成する。
第１の半導体薄膜上に第２の半導体薄膜を形成する。開
口上に形成した第１の半導体薄膜および第２の半導体薄
膜をエミッタ電極となるようにパターンニングし、かつ
第２の半導体薄膜中に第１導電型の不純物を含ませる。

【００１５】請求項２記載のバイポーラ半導体装置の製
造方法は次のようにする。コレクタとなる第１導電型の
単結晶性の第１の半導体領域上に、第２導電型の半導体
薄膜からなるベース引出し電極用薄膜を形成する。この
ベース引出し電極用薄膜上に第１の絶縁膜を形成する。
ベース引出し電極用薄膜および第１の絶縁膜を選択的に
順次エッチングすることにより、第１の半導体領域上に
少なくとも１つ以上の開口を形成する。ベース引出し電
極用薄膜直下の第１の半導体領域中に、第２導電型の半
導体領域からなる外部ベース領域を形成する。ベース引
出し電極用薄膜の側壁に第２の絶縁膜を形成し、開口上
に第３の絶縁膜を形成する。開口上の第３の絶縁膜を介
して、第２導電型の不純物を注入することにより、第１
の半導体領域中に外部ベース領域を連結するための第２
導電型の半導体領域からなるリンクベース領域を形成す
る。ベース引き出し電極用薄膜の側壁に第４の絶縁膜を
残置させる。全面に非結晶性の第１の半導体薄膜を形成
する。この第１の半導体薄膜を介して第１導電型の不純
物を注入することにより、第１の半導体領域中にエミッ
タとなる第１導電型の第２の半導体領域を形成する。第
１の半導体薄膜を介して第２導電型の不純物を注入する
ことにより、ベースとなる第２導電型の第３の半導体領
域を形成する。第１の半導体薄膜上に第２の半導体薄膜
を形成する。開口上に形成した第１の半導体薄膜および
第２の半導体薄膜をエミッタ電極となるようにパターン
ニングし、かつ第２の半導体薄膜中に第１導電型の不純
物を含ませる。

【００１６】請求項３記載のバイポーラ半導体装置の製
造方法は次のようにする。コレクタとなる第１導電型の
単結晶性の第１の半導体領域上に、第１の半導体薄膜を
形成する。この第１の半導体薄膜を介して第１導電型の
不純物を注入することによりエミッタとなる第１導電型
の第２の半導体領域を形成する。第１の半導体薄膜を介
して第２導電型の不純物を注入することによりベースと
なる第２導電型の第３の半導体領域を形成する。第１の
半導体薄膜上に第２の半導体薄膜を形成する。第１の半
導体薄膜と第２の半導体薄膜とをパターニングすること
によりエミッタ電極用の半導体膜パターンを形成する。
このエミッタ電極用の半導体膜パターンを形成した部分
を除く第１導電型の第２の半導体領域を選択的に除去し
て、エミッタ電極用の半導体膜パターンの直下にエミッ
タとなる第２の半導体領域の残留半導体領域を形成す
る。この残留半導体領域の側面にサイドウォール形状の
絶縁膜を残置させる。この絶縁膜とエミッタ電極用の半
導体膜パターンとをマスクとして第２導電型の不純物を
第３の半導体層領域中に注入することにより外部ベース
となる第２導電型の第４の半導体領域を形成し、この第
４の半導体領域と第３の半導体領域とを接続させる。

【００１７】請求項４記載のバイポーラ半導体装置の製
造方法は次のようにする。コレクタとなる第１導電型の
単結晶性の第１の半導体領域上に、第１の半導体薄膜を
形成する。この第１の半導体薄膜を介して第１導電型の
不純物を注入することにより、エミッタとなる第１導電
型の第２の半導体領域を形成する。第１の半導体薄膜を
介して第２導電型の不純物を注入することによりベース
となる第２導電型の第３の半導体領域を形成する。第１
の半導体薄膜上に第２の半導体薄膜を形成する。第１の
半導体薄膜と第２の半導体薄膜とをパターニングするこ
とによりエミッタ電極引出し用の半導体膜パターンを形
成する。このエミッタ電極用の半導体膜パターンを形成
した部分を除く第１導電型の第２の半導体領域を選択的
に除去して、エミッタ電極用の半導体膜パターンの直下
にエミッタとなる第２の半導体領域の残留半導体領域を
形成する。エミッタ電極用の半導体膜パターンをマスク
として第２導電型の不純物を第２の半導体領域中に注入
してリンクベースとなる第２導電型の第５の半導体領域
を形成する。残留半導体領域の側面にサイドウォール形
状の絶縁膜を残置させる。この絶縁膜とエミッタ電極用
の半導体膜パターンとをマスクとして第２導電型の不純
物を第１の半導体領域中に注入することにより外部ベー
スとなる第２導電型の第４の半導体領域を形成し、この
第４の半導体領域と残留半導体領域とを第５の半導体領
域を介して接続させる。

【００１８】請求項５記載のバイポーラ半導体装置の製
造方法は次のようにする。コレクタとなる第１導電型の
単結晶性の第１の半導体領域上に、第１の半導体薄膜を
形成する。この第１の半導体薄膜を介して第１導電型の
不純物を注入することによりエミッタとなる第１導電型
の第２の半導体領域を形成する。第１の半導体薄膜を介
して第２導電型の不純物を注入することによりベースと
なる第２導電型の第３の半導体領域を形成する。第１の
半導体薄膜上に第２の半導体薄膜を形成する。第１の半
導体薄膜と第２の半導体薄膜とをパターニングすること
によりエミッタ電極用の半導体膜パターンを形成する。
このエミッタ電極用の半導体膜パターンを形成した部分
を除く第１導電型の第２の半導体領域を選択的に除去し
て、エミッタ電極引出し用の半導体膜パターンの直下に
エミッタとなる第２の半導体領域の残留半導体領域を形
成する。残留半導体領域の側面にサイドウォール形状の
第１の絶縁膜を残置させる。この第１の絶縁膜とエミッ
タ電極用の半導体パターンとをマスクとして第２導電型
の不純物を第１の半導体層領域中に注入することにより
リンクベースとなる第２導電型の第５の半導体領域を形
成し、この第５の半導体領域と残留半導体領域とを接続
させる。第１の絶縁膜の側面にサイドウォール形状の第
２の絶縁膜を残置させる。エミッタ電極用の半導体パタ
ーンと第１および第２の絶縁膜とをマスクとして第２導
電型の不純物を第１の半導体層領域中に注入することに
より外部ベースとなる第２導電型の第４の半導体領域を
形成し、この第４の半導体領域を第５の半導体領域に接
続させる。

【００１９】請求項６記載のバイポーラ半導体装置の製
造方法は、請求項３，４または５記載のバイポーラ半導
体装置の製造方法において、第４の半導体領域の表面に
選択的に金属−半導体合金膜を形成する工程を付加した
ことを特徴とする。

【００２０】

【作用】この発明の構成によれば、以下に示すような作
用を得る。 （１） ポリシリコン等の薄い膜厚の第１の半導体薄膜
を介して、第１導電型および第２導電型の不純物をイオ
ン注入することにより、自然酸化膜の影響をなくしなが
ら、比較的低い拡散温度と短い時間で従来よりも深さの
浅いエミッタとなる第１導電型の第２の半導体領域、ベ
ースとなる第２導電型の第３の半導体領域を形成でき、
ベース幅を狭くすることができるため、高速性を高めた
バイポーラトランジスタを形成することができる。

【００２１】（２） ポリシリコン等の薄い膜厚の第１
の半導体薄膜を介して、不純物を注入することにより、
ポリシリコン等の第１の半導体薄膜と単結晶性半導体基
板中の第１の半導体領域との間に生じた自然酸化膜を、
ある程度破壊できるため、引出し電極となる第２の半導
体薄膜とエミッタとなる第１導電型の第２の半導体領域
との間のオーミック接触を改善でき、これによりエミッ
タの直列抵抗を下げることができる。

【００２２】（３） 同一のポリシリコン等の第１の半
導体薄膜を介して、第１導電型および第２導電型の不純
物をイオン注入し、エミッタおよびベースとなる第２お
よび第３の半導体領域を形成することによって、第１の
半導体薄膜の膜厚のばらつきに起因するベース幅のばら
つきを防ぐことができる。すなわち、第１の半導体薄膜
が薄く堆積された場合はエミッタおよびベースとも深く
形成され、厚く堆積された場合はエミッタ、ベースとも
浅く形成されるために、堆積するたびに第１の半導体薄
膜の膜厚が変動しても、ベース幅（ベース深さ−エミッ
タ深さ）のばらつきに影響しにくくなる。

【００２３】（４） 請求項１または請求項２記載の構
成によれば、第１の半導体薄膜を介して、第１導電型お
よび第２導電型の不純物をイオン注入し、エミッタ領域
および活性ベース領域となる第１導電型の第２の半導体
領域および第２導電型の第３の半導体領域を形成する前
に、開口を介して第２の絶縁膜直下に第２導電型の不純
物を自己整合的に導入し、リンクベース領域を形成する
ことにより、活性ベース領域と外部ベース領域を確実に
連結することができる。

【００２４】（５） 請求項３，請求項４，請求項５ま
たは請求項６記載の構成によれば、エミッタとなる第２
の半導体領域およびベースとなる第３の半導体領域を形
成するイオン注入時の第１の半導体薄膜は、段差がなく
平坦であり、第２の半導体領域および第３の半導体領域
を形成した後に第２の半導体領域をパターンニングして
実質的なエミッタとなる残留半導体領域を形成する。し
たがって、エミッタとなる残留半導体領域およびベース
となる第３の半導体領域の周辺部の接合の深さは、中央
部と変わりなく形成でき、特にエミッタの寸法幅が狭く
なったときに生じる電気特性の変化を低減することがで
きる。

【００２５】（６） 請求項５記載の構成によれば、サ
イドウォールを第１の絶縁膜および第２の絶縁膜の２回
に分けて形成し、１回目には第１の絶縁膜をマスクに用
いたイオン注入により適正な不純物濃度とプロファイル
を有するリンクベースとなる第５の半導体領域を自己整
合的に形成し、２回目には第２の絶縁膜をマスクに用い
たイオン注入により外部ベース領域となる第４の半導体
領域を自己整合的に形成する。したがって、サイドウォ
ール形状の第１および第２の絶縁膜の膜厚を調整するこ
とによって、バイポーラ半導体装置の信頼性を維持しな
がら、ベースとなる第３の半導体領域および外部ベース
となる第４の半導体領域をリンクベースとなる第５の半
導体領域を介して確実に連結することができる。

【００２６】（７） 請求項６記載の構成によれば、請
求項３，４または５記載の構成において、外部ベースと
なる第４の半導体領域の表面に金属−半導体合金膜を形
成することにより、電極に対するコンタクト抵抗を低減
することができる。これにより、コンタクト領域の面積
を縮小でき、これに伴い高集積化および寄生容量の低減
を実現できバイポーラ半導体装置の高速化に寄与でき
る。

【００２７】

【実施例】以下の実施例の説明に先立って、この発明の
基礎となるバイポーラ半導体装置の製造方法について説
明する。図１〜図６はこの発明の基礎となるバイポーラ
半導体装置の製造方法を適用したｎｐｎ型のバイポーラ
トランジスタの主要部を示す工程順断面図である。図１
に示すように、ｐ型のシリコン半導体基板100 上にｎ⁺
型の埋め込み層102 、素子間を電気的に分離するチャン
ネルストッパとなるｐ⁺ 型の埋め込み層105 および第１
の半導体領域となる所望の膜厚を有したｎ^- 型のエピタ
キシャル半導体層104 を形成した後、この表面にＬＰ−
ＣＶＤ法（減圧ＣＶＤ法）によりＬＯＣＯＳ法（局所酸
化法）に用いるためのＳｉ₃ Ｎ₄ 膜（図示せず）を堆積
させる。その後、素子分離酸化膜形成領域のＳｉ₃ Ｎ₄
膜を除去し、この表面を酸化することにより、所望の厚
みの素子分離酸化膜106を形成する。そして他の領域の
Ｓｉ₃ Ｎ₄ 膜も除去した後、エピタキシャル半導体層10
4 上に、膜厚約30ナノ・メータの薄いシリコン酸化膜か
らなる注入保護酸化膜108 を形成した後、所望のレジス
トパターン（図示せず）を形成し、このレジストパター
ンをマスクとしてｎ型の不純物をイオン注入し、熱処理
拡散することによりコレクタウォール拡散層110 を形成
する。そしてさらにレジストパターン201 を形成した
後、このレジストパターン201 をマスクとして、加速エ
ネルギー約１５ｋｅＶ程度の低エネルギーでドーズ量１
〜３×１０¹²ｃｍ^-2のボロンをイオン注入することによ
り、後に形成すべき活性ベース領域とグラフトベース領
域を連結するためのｐ型のリンクベース112 を形成す
る。

【００２８】次に、図２に示すように、レジストパター
ン201 を除去し、素子分離酸化膜106 および注入保護酸
化膜108 上に、ＬＰ−ＣＶＤ法により絶縁膜となるシリ
コン酸化膜122 を全面に堆積した後、通常のホトマスク
工程によりレジストパターン202 を形成し、注入保護酸
化膜108 およびシリコン酸化膜122 をエッチングして開
口300 を形成する。

【００２９】次に、図３に示すように、レジストパター
ン202 を除去した後、例えばポリシリコン膜からなる膜
厚約30ナノ・メータのシリコン薄膜（第１の半導体薄
膜）124 を堆積させた後、このシリコン薄膜124 を介し
て、ドーズ量１〜３×１０¹⁵ｃｍ^-2のヒ素を加速エネル
ギー６０〜８０ｋｅＶでイオン注入することにより、接
合の深さが約180 ナノ・メータのｎ型のエミッタ領域
（第２の半導体領域）116を形成する。そして、さらに
連続して、シリコン薄膜124 を介して、ドーズ量１〜３
×１０¹³ｃｍ^-2のボロンを加速エネルギー４０〜５０ｋ
ｅＶでイオン注入することにより、接合の深さが約400
ナノ・メータのｐ型の活性ベース領域（第３の半導体領
域）114 を形成する。

【００３０】次に、図４に示すように、シリコン薄膜12
4 の上に、第２の半導体薄膜となる膜厚約300 ナノ・メ
ータのポリシリコン薄膜126 を形成し、このポリシリコ
ン薄膜126 中に、ドーズ量１×１０ ¹⁶ ｃｍ ^-2 のヒ素を加
速エネルギー４０ｋｅＶでイオン注入した後、ホトマス
ク工程によりレジストパターン203 を形成する。その
後、このレジストパターン203 をマスクとしてポリシリ
コン薄膜を等方性エッチングすることによりエミッタ引
き出し用電極を形成する。

【００３１】次に、図５に示すように、レジストパター
ン203 を除去した後、サイドウォール用としてのシリコ
ン酸化膜を堆積し、異方性エッチングすることによりサ
イドウォールシリコン酸化膜128 を形成する。次に、図
６に示すように 、イオン注入により外部ベース領域11
5 を形成し、さらに保護膜となるＢＰＳＧ膜140 を全面
に堆積した後、熱処理により平坦化を行う。そして、こ
のＢＰＳＧ膜140 に、エミッタ、コレクタ、ベースの各
コンタクト窓を形成した後、金属配線142 を形成する。

【００３２】このように形成したｎｐｎ型のバイポーラ
トランジスタは、電流増幅率を増大させ、良好なオーミ
ック接触を得ることができ、そのベース幅が約200 ナノ
・メータの高速性に優れた狭いベースの活性ベース領域
114 を形成することができた。例えば、図３６は従来例
（３）に示したエミッタ領域の形成方法において、エミ
ッタ領域を形成する以前にコレクタとなる第１の半導体
領域に加速エネルギーが２５ｋｅＶでボロンを直接イオ
ン注入することにより活性ベース領域を形成したもの
と、この発明のエミッタ・ベース形成方法において、エ
ミッタ領域を形成した後に４０ｋｅＶでボロンを第１の
半導体薄膜となるシリコン薄膜124 を介してイオン注入
することにより活性ベース領域を形成したものとのヒ素
（Ａｓ）およびボロン（Ｂ）の不純物濃度のプロファイ
ルを第２の半導体薄膜となる膜厚約300 ナノ・メータの
ポリシリコン薄膜126 の表面から示した図である。図に
おいて、ａはこの発明の基礎となるバイポーラ半導体装
置および従来例のヒ素の濃度、ｂは従来例のボロンの濃
度、ｃはこの発明の基礎となるバイポーラ半導体装置の
ボロンの濃度を示す。ここで、エミッタ領域の形成条件
は、この発明の基礎となるバイポーラ半導体装置および
従来例ともに同じイオン注入条件（Ａｓ、ドーズ量２×
１０¹⁵ｃｍ^-2、加速エネルギー７０ｋｅＶ）であり、ま
た、ボロンの注入ドーズ量もともに４×１０¹³ｃｍ^-2で
ある。また、熱処理条件もこの発明の基礎となるバイポ
ーラ半導体装置および従来例ともに同じ（８５０℃、３
０分）である。図３６に示すように、双方ともエミッタ
領域の拡散深さは約180ナノ・メータ程度であり、従来
例のベース幅は約320 ナノ・メータであるのに対し、こ
の発明の形成方法によるものは、エミッタ領域の接合深
さは従来例と同様であるがベース幅は約250 ナノ・メー
タであり、より狭いベースの活性ベース領域114 が形成
されていることがわかる。

【００３３】また、ヒ素およびボロンのイオン注入の加
速エネルギーをさらに小さくすることにより、エミッタ
領域116 および活性ベース領域114 の接合深さをより浅
くでき、ベース幅を約100 ナノ・メータとさらに高速な
構造を実現できる。さらには、引出し電極用のポリシリ
コン等の薄い膜厚の第１の半導体薄膜となるシリコン薄
膜124 を介してヒ素およびボロンを注入することによ
り、自然酸化膜の接続抵抗の影響をなくしながら、比較
的低い拡散温度と短い時間で所望の深さのエミッタ領域
116 を形成することができる。さらには、従来例（３）
に示したエミッタ領域のみを半導体薄膜を介してイオン
注入することにより形成する方法に比べて、この半導体
薄膜の膜厚が変動することが、バイポーラトランジスタ
の特性に大きく影響するベース幅のばらつきに、さほど
影響を与えにくくなる。すなわち、この発明の基礎とな
るバイポーラ半導体装置では同一のシリコン薄膜124 を
介して、ｎ型およびｐ型の不純物をイオン注入すること
によりエミッタ領域116 および活性ベース領域114 を形
成するため、半導体装置の製造工程において、ＣＶＤ法
による薄膜作成における同一バッチ内および同一ウェハ
内の膜厚がばらついている場合でも、シリコン薄膜124
が薄く堆積された部分は、エミッタ領域116 およびベー
ス領域114 とも深く形成でき、シリコン薄膜124 が厚く
堆積された部分は、エミッタ領域116 およびベース領域
114 とも浅く形成されるために、活性ベース領域114 の
深さとエミッタ領域116 の深さの差であるベース幅とし
ては、シリコン薄膜124 のばらつきの影響をさほど受け
ないということである。

【００３４】（第１の実施例） 次に、この発明のバイポーラ半導体装置の製造方法をｎ
ｐｎ型のバイポーラトランジスタに適用した第１の実施
例を図７〜図１３を用いて説明する。第１の実施例はこ
の発明のバイポーラ半導体装置の製造方法をダブルポリ
シリコン−セルフアラインエミッタ技術に適用した１番
目の例である。図７〜図１３はこの発明の第１の実施例
のバイポーラ半導体装置の製造方法を適用したｎｐｎ型
のバイポーラトランジスタの主要部を示す工程順断面図
である。

【００３５】図７に示すように、この発明の基礎となる
バイポーラ半導体装置と同様に、ｐ型のシリコン半導体
基板100 上にｎ⁺ 型の埋め込み層102 、素子間を電気的
に分離するチャンネルストッパとしてのｐ⁺ 型の埋め込
み層105 および第１の半導体領域となる所望の膜厚を有
したｎ^- 型のエピタキシャル半導体層104 を形成した
後、この表面にＬＯＣＯＳ法（局所酸化法）を用いて所
望の厚みの素子分離酸化膜106 を形成する。そして、エ
ピタキシャル半導体層104 上に、注入保護酸化膜となる
膜厚約30ナノ・メータの薄いシリコン酸化膜108 を形成
し、コレクタウォール拡散層110 を形成する。

【００３６】ここで、この発明の基礎となるバイポーラ
半導体装置とは異なり、レジストパターン204 を形成し
た後、このレジストパターン204 を用いて選択的にエッ
チングすることによりベース・エミッタ形成領域Ｘの表
面の注入保護酸化膜108 を除去する。次に、図８に示す
ように、レジストパターン204 を除去した後、表面にベ
ース引き出し電極用薄膜となるポリシリコン薄膜123 を
形成し、このポリシリコン薄膜123 中にドーズ量１〜３
×１０¹⁵ｃｍ^-2のボロンを加速エネルギー４０〜５０ｋ
ｅＶでイオン注入する。そしてポリシリコン薄膜123 の
表面に、第１の絶縁膜となるポリシリコン間シリコン酸
化膜127 を形成する。その後、このポリシリコン間シリ
コン酸化膜127 の表面に、ホトマスク工程によりベース
電極形成用のレジストパターン205 を形成する。なお、
ポリシリコン間シリコン酸化膜127 は、ポリシリコン薄
膜123 と、後に形成するエミッタ引き出し電極用薄膜と
なるポリシリコン薄膜との層間絶縁膜となる。

【００３７】次に、図９に示すように、レジストパター
ン205 をマスクとしてポリシリコン間シリコン酸化膜12
7 およびポリシリコン薄膜123 を選択的に順次エッチン
グすることによりエピタキシャル半導体層104 上に開口
（図示せず）を形成する。その後、レジストパターン20
5 を除去し、全面にシリコン酸化膜を堆積する。そし
て、異方性エッチングによりシリコン酸化膜をパターン
ニングすることにより、ポリシリコン間シリコン酸化膜
127 およびポリシリコン薄膜123 の側壁にシリコン酸化
膜を残置させることにより、第２の絶縁膜となるサイド
ウォール・シリコン酸化膜129 を形成する。このとき、
ポリシリコン薄膜123 の側壁に残置させたサイドウォー
ル・シリコン酸化膜129 により、ベース・エミッタ形成
領域Ｘの開口500 はレジストパターン205 により形成し
た開口の寸法よりも狭くなり、自己整合的にエミッタの
寸法を小さくする。また、図８に示す工程において、ポ
リシリコン薄膜123 中に注入したボロンが、ポリシリコ
ン間シリコン酸化膜127 中およびサイドウォール・シリ
コン酸化膜129 中に拡散し、さらに後の工程の熱処理等
で徐々にポリシリコン薄膜123 中から拡散することによ
り、最終的に外部ベース領域115 を形成する。

【００３８】次に、図１０に示すように、ホトマスク工
程によりレジスト・パターン206 を形成し、このレジス
ト・パターン206 をマスクとして、エピタキシャル半導
体層104 中に、ドーズ量１〜３×１０¹²ｃｍ^-2のボロン
を加速エネルギー１５ｋｅＶで２５度程度の斜め方向か
らイオン注入することにより、エピタキシャル半導体層
104 中に、内部ベース領域となるリンクベース領域113
を形成する。なお、このリンクベース領域113 は、開口
内で外部ベース領域115 を連結する、すなわち、外部ベ
ース領域115 と後に形成する活性ベース領域とを連結す
るためのものである。

【００３９】次に、図１１に示すように、この発明の基
礎となるバイポーラ半導体装置と同様にして、レジスト
パターン206 を除去し、表面に第１の半導体薄膜となる
ポリシリコンからなる膜厚約30ナノ・メータのシリコン
薄膜（第１の半導体薄膜）124 を堆積させた後、このシ
リコン薄膜124 を介して、ドーズ量１〜３×１０¹⁵ｃｍ
^-2のヒ素を加速エネルギー６０〜８０ｋｅＶでイオン注
入することにより、接合の深さが約180 ナノ・メータの
ｎ型のエミッタ領域（第２の半導体領域）116を形成す
る。さらに連続して、シリコン薄膜124 を介して、ドー
ズ量１〜３×１０¹³ｃｍ^-2のボロンを加速エネルギー４
０〜５０ｋｅＶでイオン注入することにより、深さ約40
0 ナノ・メータのｐ型活性ベース領域（第３の半導体領
域）114を形成する。

【００４０】次に、図１２に示すように、この発明の基
礎となるバイポーラ半導体装置と同様にして、シリコン
薄膜124 の上に、第２の半導体薄膜となる膜厚約300 ナ
ノ・メータのポリシリコン薄膜126を堆積させた後、こ
のポリシリコン薄膜126 中に、ドーズ量１×１０¹⁶ｃｍ
^-2のヒ素を加速エネルギー４０ｋｅＶでイオン注入す
る。その後、レジストパターン207 を用いてシリコン薄
膜124 およびポリシリコン薄膜126 をエッチングするこ
とによりエミッタ引き出し用電極を形成する。

【００４１】そして、図１３に示すように、この発明の
基礎となるバイポーラ半導体装置と同様に、保護膜とな
るＢＰＳＧ膜140 を全面に堆積し、熱処理により平坦化
を行い、このＢＰＳＧ膜140 に、エミッタ，コレクタお
よびベースの各コンタクト窓を形成した後、金属配線パ
ターン142 を形成する。このように、シリコン薄膜124
を介してヒ素およびボロンをイオン注入することにより
エミッタ領域116 およびベース領域114 を形成する方法
をダブルポリシリコン−セルフアラインエミッタ技術に
適用することによって、非常に高速なバイポーラトラン
ジシタを実現することができる。また、活性ベース領域
114 と外部ベース領域115 を連結するためのリンクベー
ス領域を形成する際、ボロンを斜めに注入することによ
って、サイドウォールシリコン酸化膜129 の直下にリン
クベース領域117 を形成できる。

【００４２】（第２の実施例） 次に、この発明のバイポーラ半導体装置の製造方法をｎ
ｐｎ型のバイポーラトランジスタに適用した第２の実施
例を図１４〜図２０を用いて説明する。第２の実施例は
この発明のバイポーラ半導体装置の製造方法をダブルポ
リシリコン−セルフアラインエミッタ技術に適用した２
番目の例である。図１４〜図２０はこの発明の第２の実
施例のバイポーラ半導体装置の製造方法を適用したｎｐ
ｎ型のバイポーラトランジスタの主要部を示す工程順断
面図である。

【００４３】図１４に示すように、この発明の基礎とな
るバイポーラ半導体装置と同様にして、ｐ型のシリコン
半導体基板100 上に、ｎ⁺ 型の埋め込み層102 、素子間
を電気的に分離するチャンネルストッパとしてのｐ⁺ 型
の埋め込み層105 および第１の半導体領域となる所望の
膜厚を有したｎ^- 型のエピタキシャル半導体層104 を形
成した後、この表面にＬＯＣＯＳ法（局所酸化法）に用
いて所望の厚みの素子分離酸化膜106 を形成する。その
後、エピタキシャル半導体層104 上に、膜厚約30ナノ・
メータの薄いシリコン酸化膜からなる注入保護酸化膜10
8 を形成し、コレクタウォール拡散層110 を形成する。
そして、所望のレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、ベース・エ
ミッタ形成領域Ｘの表面の注入保護酸化膜108 をエッチ
ングにより除去する。その後、表面にベース引き出し電
極用薄膜となるポリシリコン薄膜123 を堆積させた後、
このポリシリコン薄膜123 中にドーズ量１〜３×１０¹⁵
ｃｍ^-2のボロンを加速エネルギー４０〜５０ｋｅＶでイ
オン注入する。そしてポリシリコン薄膜123 の表面に、
第１の絶縁膜となるポリシリコン間シリコン酸化膜127
を堆積させる。その後、ホトマスク工程によりベース電
極形成用のレジストパターン208 を形成し、ポリシリコ
ン間シリコン酸化膜127 およびポリシリコン薄膜123 を
選択的に順次エッチングすることにより開口400 を形成
する。なお、ポリシリコン間シリコン酸化膜127 は、ポ
リシリコン薄膜123 と、後に形成するエミッタ引き出し
電極用のポリシリコン薄膜との層間絶縁膜となる。

【００４４】次に、図１５に示すように、レジストパタ
ーン208 を除去した後、開口400 の表面すなわちエピタ
キシャル半導体層104 の表面を熱酸化することにより、
第３の絶縁膜となる注入保護酸化膜131 を形成し、また
ポリシリコン薄膜123 の側壁に第２の絶縁膜となるサイ
ドウォール熱酸化膜130 を形成する。また、熱酸化によ
り図１４に示す工程において、ポリシリコン薄膜123 に
イオン注入したボロンが拡散することにより、外部ベー
ス領域115 が形成される。

【００４５】次に、図１６に示すように、所望のレジス
ト・パターン209 を形成した後、このレジスト・パター
ン209 をマスクとして、ベース・エミッタ形成領域Ｘの
注入保護酸化膜131 を介して、加速エネルギー約１５ｋ
ｅＶの低エネルギーでドーズ量１〜３×１０¹²ｃｍ^-2の
ボロンをイオン注入することにより、ｐ型のリンクベー
ス領域117 を形成する。このリンクベース領域117 は、
後に形成する活性ベース領域と外部ベース領域115 を連
結するためのものである。

【００４６】次に、図１７に示すように、全面にシリコ
ン酸化膜を堆積し、このシリコン酸化膜を異方性エッチ
ングでパターンニングし、ポリシリコン間シリコン酸化
膜127 およびサイドウォール・熱酸化膜ポリシリコン薄
膜130 の側壁に残置させるように除去することにより、
第４の絶縁膜となるサイドウォール・シリコン酸化膜12
9 ’を形成する。この際、サイドウォール・シリコン酸
化膜129 ’の形成により、エミッタ領域の開口500 は図
１４に示すレジストパターン208 で形成した開口400 の
寸法よりも狭くなり、自己整合的にエミッタの寸法を小
さくする。また、図１４に示す工程において、ポリシリ
コン薄膜123 中に注入したボロンは、ポリシリコン間シ
リコン酸化膜127 中およびサイドウォール・シリコン酸
化膜129’中に拡散し、さらに後の工程の熱処理等で徐
々にポリシリコン薄膜123 中から拡散することにより、
最終的に図１７に示すような外部ベース領域115 とな
る。

【００４７】次に、図１８に示すように、この発明の基
礎となるバイポーラ半導体装置と同様にして、例えば膜
厚約30ナノメータのシリコン薄膜（第１の半導体薄膜）
124を堆積させ、このシリコン薄膜124 を介して、ドー
ズ量１〜３×１０¹⁵ｃｍ^-2のヒ素を加速エネルギー６０
〜８０ｋｅＶでイオン注入することにより、接合の深さ
が約180 ナノ・メータのｎ型のエミッタ領域（第２の半
導体領域）116 を形成する。そして、さらに連続して、
シリコン薄膜124 を介して、ドーズ量１〜３×１０¹³ｃ
ｍ^-2のボロンを加速エネルギー４０〜５０ｋｅＶでイオ
ン注入することにより、接合の深さ約400 ナノ・メータ
のｐ型活性ベース領域（第３の半導体領域）114 を形成
する。

【００４８】次に、図１９に示すように、この発明の基
礎となるバイポーラ半導体装置と同様にして、シリコン
薄膜124 の上に、第２の半導体薄膜となる膜厚約300 ナ
ノ・メータのポリシリコン薄膜126を堆積させ、このポ
リシリコン薄膜126 中に、１×１０¹⁶ｃｍ^-2のヒ素を加
速エネルギー４０ｋｅＶでイオン注入する。その後、レ
ジストパターン211 を用いてシリコン薄膜124 およびポ
リシリコン薄膜126 をエッチングすることによりエミッ
タ引き出し用電極を形成する。

【００４９】そして、図２０に示すように、この発明の
基礎となるバイポーラ半導体装置と同様に、保護膜とな
るＢＰＳＧ膜140 を全面に堆積し、熱処理により平坦化
を行い、そして、このＢＰＳＧ膜140 に、エミッタ、コ
レクタ、ベースの各コンタクト窓を形成した後、金属配
線パターン142 を形成する。このように、シリコン薄膜
124 を介してヒ素およびボロンをイオン注入することに
よりエミッタ領域116 および活性ベース領域114 を形成
する方法をダブルポリシリコン−セルフアラインエミッ
タ技術に適用することによって、非常に高速なバイポー
ラトランジシタを実現することができる。ここでは、活
性ベース領域114 と外部ベース領域115 を連結するため
のリンクベース領域117 を形成する際、サイドウォール
シリコン酸化膜129 'を形成する前に予め第１の半導体
領域となるエピタキシャル半導体層104 の表面に注入保
護酸化膜131 を形成しておき、この注入保護酸化膜131
を介して、ボロンをイオン注入することにより、エピタ
キシャル半導体層104 の表面を荒すことなく、サイドウ
ォールシリコン酸化膜129 'の直下にリンクベース領域1
17 を形成できる。

【００５０】例えば、図３７は、第２の実施例のように
してランプアニール（ＲＡＴ；Rapid Thermal Anneal）
による温度８５０〔°Ｃ〕の熱処理により形成したエミ
ッタサイズ（Ｓ_e ）が０. ３μｍ×１. ６μｍのｎｐｎ
トランジスタのガンメル特性を示し、また、図３８は同
ｎｐｎトランジスタの電流増幅率ｈ_FEのコレクタ電流Ｉ
ｃに対する変化を示したものである。図３７および図３
８に示すように、エミッタサイズが０. ３μｍ×１. ６
μｍと非常に小さいにもかかわらず、低電流領域のリー
ク電流が見られず、電流増幅率ｈ_FEもコレクタ電流の広
い範囲にわたって200 〜300 の高い値を維持している。

【００５１】さらに、表１は従来例（３）のようにして
形成されたｎｐｎトランジスタとこの発明の第２の実施
例のようにして形成されたｎｐｎトランジスタの諸パラ
メータを比較してまとめたものである。

【００５２】

【表１】

【００５３】なお、表１において、Ｓｅはエミッタサイ
ズ、ｈ_FEは電流増幅率、ＢＶ_ceo はコレクタおよびエミ
ッタ間耐圧、ＢＶ_ebo はエミッタおよびベース間耐圧、
Ｃ_ebはエミッタおよびベース間容量、Ｃ_cbはコレクタお
よびベース間容量、ｆ_Tmaxは最大コレクタ遮断周波数を
示す。表１に示すように、熱処理温度（８５０℃）が同
じであるにもかかわらず、従来例(3) に比較して、この
発明の第２の実施例の製造方法を適用したｎｐｎトラン
ジスタのベース幅は、狭く形成することができ、容量も
低減できている。これにより、最大コレクタ遮断周波数
ｆ_Tmaxが２０ＧＨｚまで改善でき、デバイスの高速化が
実現できた。また、図３６に示す不純物プロファイルか
らわかるように、ベース幅が狭くなっているにもかかわ
らず、活性ベース領域のボロンの濃度値を高い値で維持
できているので、電流増幅率ｈ_FEがほぼ同じで耐圧も下
落していない。

【００５４】さらに、従来例（３）に示したエミッタ領
域のみを半導体薄膜を介してイオン注入することにより
形成する方法によるｎｐｎトランジスタにおいて、エミ
ッタ窓面積が４μｍ² から２μｍ² へ小さくなると、電
流増幅率ｈ_FEのウェハ面内ばらつきは、１. ５倍程度に
増加してＬＳＩの歩留まりを下げる要因になっている
が、この発明の第２の実施例に示したエミッタ領域１１
６と活性ベース領域１１４をともに半導体薄膜を介して
イオン注入することにより形成する方法によるｎｐｎト
ランジスタにおいては、例えばエミッタ窓面積が１. ２
μｍ² から０. ６μｍ² へ小さくなっても、電流増幅率
ｈ_FEのウェハ面内ばらつきはほとんど下落せず、ＬＳＩ
の歩留まりを下げない。

【００５５】また、図３９は、第２の実施例のようにし
て形成したｎｐｎトランジスタと、従来例（１）のよう
にして形成されたｎｐｎトランジスタと、従来例（３）
のようにして形成されたｎｐｎトランジスタとにおける
エミッタ抵抗のエミッタ窓面積に対する依存性を示す図
である。図において、記号■は第２の実施例によるｎｐ
ｎトランジスタ、記号△は従来例（１）によるｎｐｎト
ランジスタ、記号□は従来例（３）によるｎｐｎトラン
ジスタを示す。

【００５６】図３９に示すように、従来例（１）および
（３）によるｎｐｎトランジスタはエミッタ窓面積が２
μｍ² 程度に小さくなってくると自然酸化膜の影響を受
けてエミッタ抵抗が高くなり、トランジスタ特性が得ら
れなくなってくるが、第２の実施例によるｎｐｎトラン
ジスタは、エミッタ領域１１６および活性ベース領域１
１４のエミッタ窓を０. ６μｍ² 程度に縮小しても自然
酸化膜の影響をあまり受けずに形成できている。

【００５７】なお、第１の半導体薄膜としてポリシリコ
ンからなるシリコン薄膜124 を用いたが、アモルファス
シリコン等の非晶質半導体を採用しても良い。アモルフ
ァスシリコンを用いると、エミッタを形成するためのヒ
素等の注入の際に、いわゆる、チャネリングを防止でき
て、均質な深さのエミッタを形成できる利点がある。ま
た、ヒ素およびボロンのイオン注入の順番としてはどち
らを先に行うことも可能であるが、ヒ素を先に注入して
おくと、注入された領域が非晶質となって、後からボロ
ンを注入するときに、チャネリングを起こしにくくなり
ベース領域を均一に形成できる。

【００５８】また、図４０は、この発明の第２の実施例
のバイポーラ半導体装置の製造方法において、ヒ素（Ａ
ｓ）およびボロン（Ｂ）の注入順序を入れ換えた場合の
ｎｐｎトランジスタにおけるヒ素（Ａｓ）とボロン
（Ｂ）との不純物濃度のプロファイルを第２の半導体領
域となる膜厚約300 ナノ・メータのポリシリコン薄膜12
6の表面から示した図である。図４０において、ｄはヒ
素の濃度、ｅはボロン（Ｂ）を先にイオン注入すること
により活性ベース領域１１４を形成した後にヒ素（Ａ
ｓ）をイオン注入してエミッタ領域１１６を形成した場
合のボロン（Ｂ）の濃度、ｆはヒ素（Ａｓ）を先にイオ
ン注入してエミッタ領域１１６を形成した後にボロン
（Ｂ）をイオン注入することにより活性ベース領域１１
４を形成した場合のボロン（Ｂ）の濃度を示す。ここ
で、エミッタ領域１１６および活性ベース領域１１４の
イオン注入条件（Ａｓ、ドーズ量２×１０¹⁵ｃｍ^-2、加
速エネルギー７０ｋｅＶ）（Ｂ、ドーズ量４×１０¹³ｃ
ｍ^-2、加速エネルギー４０ｋｅＶ）および熱処理条件も
ともに同じ（８５０℃、３０分）である。図４０の符号
ｆに示すようにヒ素を先に注入しておくと、注入された
領域が非晶質となって、後からボロンを注入するときに
チャネリングを起こしにくくなり、より狭いベースの活
性ベース領域114 を形成することができた。

【００５９】（第３の実施例） 次に、この発明のバイポーラ半導体装置の製造方法をｎ
ｐｎ型のバイポーラトランジスタに適用した第３の実施
例を図２１〜図２６を用いて説明する。図２１〜図２６
はこの発明の第３の実施例のバイポーラ半導体装置の製
造方法を適用したｎｐｎ型のバイポーラトランジスタの
主要部を示す工程順断面図である。

【００６０】図２１に示すように、比抵抗１〜１０〔Ω
・ｃｍ〕のｐ型のシリコン半導体基板100 上に、ｎ⁺ 型
の埋め込み層102 、素子間を電気的に分離するチャンネ
ルストッパとしてのｐ⁺ 型の埋め込み層（図示せず）お
よび第１の半導体領域となる膜厚約1.３ミクロンのｎ^-
型のエピタキシャル半導体層104 を形成した後、この表
面にＬＯＣＯＳ法（局所酸化法）に用いて厚み約５００
ナノ・メータの素子分離酸化膜106 を形成する。その
後、エピタキシャル半導体層104 上に、膜厚約30ナノ・
メータの薄いシリコン酸化膜からなる注入保護酸化膜10
8 を形成し、所望のレジストパターン（図示せず）を形
成し、このレジストパターンをマスクとして、コレクタ
ウォール拡散層110 を形成する。そして、注入保護酸化
膜108 をエッチングにより除去する。

【００６１】次に、図２２に示すように、例えば膜厚約
30ナノメータのシリコン薄膜（第１の半導体薄膜）124
を堆積させ、所望のレジストパターン210 を形成する。
そして、このレジストパターンをマスクとして、シリコ
ン薄膜124 を介して、ドーズ量１〜３×１０¹⁵ｃｍ^-2の
ヒ素を加速エネルギー６０〜８０ｋｅＶでイオン注入す
ることにより、接合の深さが約180 ナノ・メータのｎ型
のエミッタ領域（第２の半導体領域）116 を形成する。
さらに連続して、シリコン薄膜124 を介して、ドーズ量
１〜３×１０¹³ｃｍ^-2のボロンを加速エネルギー４０〜
５０ｋｅＶでイオン注入することにより、深さ約400 ナ
ノ・メータのｐ型活性ベース領域（第３の半導体領域）
114 を形成する。

【００６２】次に、図２３に示すように、シリコン薄膜
124 の上に、第２の半導体薄膜となる膜厚約300 ナノ・
メータのポリシリコン薄膜126 を堆積させた後、このポ
リシリコン薄膜126 中に、１×１０¹⁶ｃｍ^-2のヒ素を加
速エネルギー４０ｋｅＶでイオン注入する。その後、レ
ジストパターン211 を形成し、このレジストパターンを
マスクとしてシリコン薄膜124 およびポリシリコン薄膜
126 をエッチングすることによりエミッタ電極用の半導
体膜パターン８００を形成する。なお、ここで第２の半
導体薄膜となるポリシリコン薄膜126 を形成することは
必須ではないが、このポリシリコン薄膜126 を形成する
ことにより、エミッタ電極用の半導体膜パターン８００
の膜厚を厚くし、さらにポリシリコン薄膜126 中にヒ素
を注入することにより、第２の半導体領域となるエミッ
タ領域１１６からシリコン薄膜124 およびポリシリコン
薄膜126 へ移動するホールキャリアが、高濃度のヒ素を
含有したポリシリコン薄膜126 の結晶粒界で再結合する
バリア効果を高め、これにより、ベース電流を低下させ
電流増幅率を増大させることができる。

【００６３】次に、図２４に示すように、レジストパタ
ーン211 をひき続きマスクとして、後で外部ベース領域
となる部分の接合の深さが約180 ナノ・メータのｎ型の
エミッタ領域（第２の半導体領域）116 を除去し、ポリ
シリコン電極の下部にのみエミッタ領域となる残留半導
体領域116Aを残置させる。次に、図２５に示すように、
シリコン酸化膜を例えば150 ナノメータの膜厚で堆積
し、異方性エッチングにてサイドウォールとなる絶縁膜
128Cを形成する。さらにレジストパターン212 を形成
し、この絶縁膜128Cとレジストパターン212 をマスクと
して、第４の半導体領域となるｐ型の外部ベース領域１
１５ａをドーズ量１０¹⁵〜１０¹⁶ｃｍ^-2のボロンのイオ
ン注入法によって形成する。

【００６４】そして、図２６に示すように、保護膜とな
るＢＰＳＧ膜140 を全面に堆積し、熱処理により平坦化
を行い、このＢＰＳＧ膜140 に、エミッタ、コレクタ、
ベースの各コンタクト窓を形成した後、金属配線パター
ン142 を形成する。 （第４の実施例） 次に、この発明のバイポーラ半導体装置の製造方法をｎ
ｐｎ型のバイポーラトランジスタに適用した第４の実施
例を図２１〜図２４および図２７〜図２９を用いて説明
する。図２７〜図２９はこの発明の第４の実施例のバイ
ポーラ半導体装置の製造方法を適用したｎｐｎ型のバイ
ポーラトランジスタの主要部を示す工程順断面図であ
る。

【００６５】まず、図２１〜図２４を参照しながら説明
した第３の実施例の第１，第２，第３および第４の工程
と同様の工程を行う。これにより、エミッタ領域となる
残留半導体領域116A上にシリコン薄膜124 およびポリシ
リコン薄膜126 からなるエミッタ電極用の半導体膜パタ
ーン800 を形成し、このエミッタ電極用の半導体膜パタ
ーン800 の直下のエミッタ領域１１６を除いた部分、す
なわち後工程で外部ベース領域となる部分のエミッタ領
域１１６を除去することにより、ポリシリコン薄膜126
の直下にエミッタ領域となる残留半導体領域116Aを形成
する。

【００６６】その後、図２７に示すように、レジストパ
ターン212 をマスクとして、外部ベースより少ない不純
物濃度となるように第５の半導体領域となるｐ型のリン
クベース領域１１３ａをドーズ量１０¹²〜１０¹⁴ｃｍ^-2
のボロンのイオン注入法によって形成する。この時、ｎ
型の半導体領域であるコレクタウォール拡散層110 にも
ｐ型の不純物であるボロンが導入されるが、コレクタウ
ォール拡散層110 に導入されたｎ型の不純物の濃度の方
が100 倍以上大きいので、コレクタウォール拡散層110
の特性にはほとんど影響ない。

【００６７】次に、図２８に示すように、シリコン酸化
膜を例えば150 ナノメータの膜厚で堆積し、異方性エッ
チングにてサイドウォールとなる絶縁膜128Cを形成す
る。さらにレジストパターン212 を形成し、この絶縁膜
128Cおよびレジストパターン212 をマスクとして、第４
の半導体領域となるｐ型の外部ベース領域１１５ａをド
ーズ量１０¹⁵〜１０¹⁶ｃｍ^-2のボロンのイオン注入法に
よって形成する。そして、図２９に示すように、この発
明の基礎となるバイポーラ半導体装置と同様に、保護膜
となるＢＰＳＧ膜140 を全面に堆積し、熱処理により平
坦化い、このＢＰＳＧ膜140 に、エミッタ、コレクタ、
ベースの各コンタクト窓を形成した後、金属配線パター
ン142 を形成する。

【００６８】このように、サイドウォールを形成する前
に適正な不純物濃度とプロファイルを有するリンクベー
ス領域113aを、サイドウォール形成後に外部ベース領域
115aをイオン注入によって自己整合的に形成し、エミッ
タ領域116Aとリンクベース領域113 を適切に離間して高
濃度の不純物を接触させないようにすることができ、信
頼性が向上する。また活性ベース領域114 と外部ベース
領域115 をリンクベース領域113 を介して確実に連結す
ることができる。

【００６９】（第５の実施例） 次に、この発明のバイポーラ半導体装置の製造方法をｎ
ｐｎ型のバイポーラトランジスタに適用した第５の実施
例を図２１〜図２４および図３０〜図３２を用いて説明
する。図３０〜図３２はこの発明の第５の実施例のバイ
ポーラ半導体装置の製造方法を適用したｎｐｎ型のバイ
ポーラトランジスタの主要部を示す工程順断面図であ
る。

【００７０】まず、図２１〜図２４を参照しながら説明
した第３および第４の実施例の第１，第２，第３および
第４の工程と同様の工程を行う。これにより、エミッタ
領域となる残留半導体領域116A上にシリコン薄膜124 お
よびポリシリコン薄膜126 からなるエミッタ電極用の半
導体膜パターン800 を形成し、このエミッタ電極用の半
導体膜パターン800 の直下のエミッタ領域１１６を除い
た部分、すなわち後工程で外部ベース領域となる部分の
エミッタ領域１１６を除去することにより、ポリシリコ
ン薄膜126 の直下にエミッタ領域となる残留半導体領域
116Aを形成する。

【００７１】その後、図３０に示すように、シリコン酸
化膜を例えば100 ナノメータの膜厚で堆積し、異方性エ
ッチングにてエミッタ領域となる残留半導体領域116Aの
側面およびエミッタ電極用の半導体膜パターン116Aの側
面にサイドウォールとなる第１の絶縁膜128Aを形成す
る。そして、さらにレジストパターン212 を形成し、こ
のレジストパターン212 および第１の絶縁膜128Aをマス
クとして、後工程で形成する外部ベース領域より少ない
不純物濃度の第５の半導体領域となるｐ型のリンクベー
ス領域113aをドーズ量１０¹²〜１０¹⁴ｃｍ^-2のボロンの
イオン注入法によって形成する。このように第１の絶縁
膜128Aをマスクとしてリングベース領域113aをイオン注
入で形成することにより、リングベース領域113aのエミ
ッタ領域となる残留半導体領域116Aへの入り込みを抑制
することができる。これにより、高濃度領域であるリン
グベース領域113aと残留半導体領域116Aとの接触面積を
低減でき、耐圧の低下防止およびホットキャリアの発生
の抑制を実現でき、信頼性を向上させることができる。

【００７２】次に、図３１に示すように、シリコン酸化
膜を例えば50ナノメータの膜厚で堆積し、異方性エッチ
ングにて第１の絶縁膜128Aの側面にサイドウォール形状
の第２の絶縁膜128Bを形成する。さらにレジストパター
ン213 を形成し、このレジストパターン213 と第１およ
び第２の絶縁膜128A，128Bとをマスクとして、第４の半
導体領域となるｐ型の外部ベース領域115aをドーズ量１
０¹⁵〜１０¹⁶ｃｍ^-2のボロンのイオン注入法によって形
成する。ここで、第２の絶縁膜128Bを第１の絶縁膜128A
の側面に形成することにより、ボロンのイオン注入領域
をエミッタ領域となる残留半導体領域116Aから離れた領
域とし、外部ベース領域115aの形成するときにリングベ
ース領域113aが消滅するのを防止する。

【００７３】そして、図３２に示すように、保護膜とな
るＢＰＳＧ膜140 を全面に堆積して熱処理により平坦化
を行ない、このＢＰＳＧ膜140 に、エミッタ，コレクタ
およびベースの各コンタクト窓を形成した後、金属配線
パターン142 を形成する。このように、サイドウォール
形状の第１および第２の絶縁膜128A，128Bを２回にわけ
て形成し、１回目には第１の絶縁膜128Aをマスクに用い
たイオン注入により適正な不純物濃度とプロファイルを
有するリンクベース領域113aを自己整合的に形成し、２
回目には第２の絶縁膜128Bを用いたイオン注入により外
部ベース領域115aを自己整合的に形成する。したがっ
て、第１および第２の絶縁膜128A，128Bの膜厚をそれぞ
れ調節することによって、エミッタ領域となる残留半導
体領域116Aとリンクベース領域113aを適切に離間して高
濃度の不純物を接触させないようにすることができ、信
頼性が向上する。また、活性ベース領域114 と外部ベー
ス領域115aとをリンクベース領域113aを介して確実に連
結することができる。

【００７４】（第６の実施例） 次に、この発明のバイポーラ半導体装置の製造方法をｎ
ｐｎ型のバイポーラトランジスタに適用した第６の実施
例を図２１〜図２４および図３３〜図３５を用いて説明
する。図３３〜図３５はこの発明の第６の実施例のバイ
ポーラ半導体装置の製造方法を適用したｎｐｎ型のバイ
ポーラトランジスタの主要部を示す工程順断面図であ
る。

【００７５】まず、図２１〜図２４を参照しながら説明
した第３，第４および第５の実施例の第１，第２，第３
および第４の工程と同様の工程を行う。これにより、エ
ミッタ領域となる残留半導体領域116A上にシリコン薄膜
124 およびポリシリコン薄膜126 からなるエミッタ電極
用の半導体膜パターン800 を形成し、このエミッタ電極
用の半導体膜パターン800 の直下のエミッタ領域１１６
を除いた部分、すなわち後工程で外部ベース領域となる
部分のエミッタ領域１１６を除去することにより、ポリ
シリコン薄膜126 の直下にエミッタ領域となる残留半導
体領域116Aを形成する。

【００７６】その後、図３３に示すように、シリコン酸
化膜を例えば100 ナノメータの膜厚で堆積し、異方性エ
ッチングにてサイドウォールとなる第１の絶縁膜128Aを
形成する。さらにレジストパターン212 を形成し、この
レジストパターン212 をマスクとして、外部ベースより
少ない不純物濃度となるように第５の半導体領域となる
Ｐ型のリンクベース領域113aをドーズ量１０¹²〜１０¹⁴
ｃｍ^-2のボロンのイオン注入法によって形成する。

【００７７】次に、図３４に示すように、シリコン酸化
膜を例えば50ナノメータの膜厚で堆積し、異方性エッチ
ングにて第１の絶縁膜128Aの側面にサイドウォールとな
る第２の絶縁膜128Bを形成する。さらに、金属薄膜（チ
タン）をたとえば50nm形成し、高温で短時間の熱処理
（たとえば1000℃の温度で10秒間のRapid Thermal Anea
ling法）によってチタン／シリコン間の合金反応をおこ
させて、チタンと、ポリシリコン薄膜126 および外部ベ
ース領域115aおよびコレクタウォール拡散層110との接
触界面を自己整合的にシリサイド化し、さらにウェット
エッチングにてシリコン酸化膜上のシリサイド化してい
ないチタンを除去し、金属−半導体合金膜となるシリサ
イド膜600 を形成する。さらにレジストパターン213 を
形成し、このレジストパターン213 をマスクにして、第
４の半導体領域となるｐ型の外部ベース領域115aをドー
ズ量１０¹⁵〜１０¹⁶ｃｍ^-2のボロンのイオン注入法によ
って形成する。このようなシリサイド膜600 を形成する
ことにより、ベース，コレクタおよびエミッタの各電極
のコンタクト抵抗を低減することができる。これによ
り、コンタクト領域の面積を縮小でき、これに伴い高集
積化および寄生容量の低減を実現できバイポーラ半導体
装置の高速化に寄与できる。

【００７８】そして、図３５に示すように、保護膜とな
るＢＰＳＧ膜140 を全面に堆積して熱処理により平坦化
を行ない、このＢＰＳＧ膜140 に、エミッタ、コレク
タ、ベースの各コンタクト窓を形成した後、金属配線14
2 を形成する。このように、第３，第４，第５および第
６の実施例では、エミッタ領域116 および活性ベース領
域114 をシリコン薄膜124 を介してイオン注入法により
形成する際、このシリコン薄膜124 の下地となる領域は
コレクタとなる第１の半導体領域104だけで段差がない
ことが特徴である。この発明の基礎となるバイポーラ半
導体装置、第１および第２の実施例のバイポーラ半導体
装置の場合、シリコン薄膜124堆積の時点で、表面部分
はエミッタ寸法を規定する絶縁膜等が存在してシリコン
薄膜124 は平坦に形成されず、特にエミッタ領域116 の
周辺部で基板に対して垂直方向からみたシリコン薄膜12
4 の実行膜厚は、エミッタ領域116 の中央部と比べて見
かけ上増加することになる。このことは、イオン注入に
よって形成されるエミッタ領域116 および活性ベース領
域114 の接合深さに影響を与えて電気特性のばらつきの
要因となる可能性があり、この可能性は、エミッタ領域
の幅の寸法が小さくなるとこの影響がより大きくなる。
そこで、第３，第４，第５および第６の実施例のよう
に、段差のない状態でシリコン薄膜124を形成して、エ
ミッタ領域114 および活性ベース領域116 を先にイオン
注入によって形成してから、後でエミッタ領域の幅を規
定するパターンニングを行なうことによって、どれだけ
エミッタ領域の幅が小さくなっても、エミッタ領域116
および活性ベース領域114 を形成するイオン注入時のシ
リコン薄膜124 は、段差がなく平坦なのでエミッタ領域
の周辺部の接合の深さは中央部と変わりなく形成でき
る。これにより、エミッタ領域の幅を微細化しても電気
特性が変化しないｎｐｎトランジスタが形成できる。

【００７９】なお、第３，第４，第５および第６の実施
例ではエミッタ電極となるシリコン薄膜124 を例えば30
nm形成し、このシリコン薄膜124 を介したイオン注入に
よりエミッタ領域116 および活性ベース領域114 を形成
し、さらに、エミッタ電極の一部となるポリシリコン薄
膜126 を例えば300nm 形成したが、このポリシリコン薄
膜の代わりに金属珪素膜（タングステンシリサイド、モ
リブデンシリサイド）等の導電体膜を採用すれば、さら
にコンタクト抵抗を小さくすることができる。

【００８０】また、第６の実施例に示すシリサイド形成
のプロセスは、ＣＭＯＳのゲート・ソース・ドレインの
シリサイド化プロセスと共用でき、ＢｉＣＭＯＳプロセ
スへの適用が容易であり、この第６の実施例に示すシリ
サイド形成のプロセスは、第３および第４の実施例に適
用することができる。

【００８１】

【発明の効果】この発明のバイポーラ半導体装置の製造
方法によれば、同一のポリシリコン等の第１の半導体薄
膜を介して、第１導電型および第２導電型の不純物を注
入し、エミッタおよびベースとなる第２および第３の半
導体領域を形成することによって、自然酸化膜の影響を
なくしながら、比較的低い拡散温度と短い時間で従来よ
りもベース幅を薄くでき、第１の半導体薄膜の膜厚のば
らつきによるベース幅のばらつきを防ぐことができる。
したがって、バイポーラ型集積回路のトランジスタなど
に用いられる引出し電極となる非単結晶性の第２の半導
体薄膜と、エミッタとなる高濃度の不純物を含んだ第２
の半導体領域またはこの第２の半導体領域をパターンニ
ングした残留半導体領域との接続における電気的特性を
改良することができ、高速化および高集積化に優れ、か
つ、第１の半導体薄膜の膜厚のばらつきが電気的特性に
与える影響を抑えることができる。

【００８２】さらに、請求項１または請求項２記載のバ
イポーラ半導体装置の製造方法によれば、第１の半導体
薄膜を介して第１導電型および第２導電型の不純物をイ
オン注入し、エミッタおよびベースとなる第１導電型の
第２の半導体領域および第２導電型の第３の半導体領域
を形成する前に第１の半導体領域に形成した開口を介し
て第２の絶縁膜直下に第２導電型の不純物を自己整合的
に導入し、リンクベース領域を形成することにより、ベ
ースとなる第３の半導体領域と外部ベース領域とを確実
に連結することができる。また、請求項３，請求項４，
請求項５または請求項６記載のバイポーラ半導体装置の
製造方法によれば、エミッタとなる第２の半導体領域お
よびベースとなる第３の半導体領域を形成するイオン注
入時の第１の半導体薄膜は、段差がなく平坦であり、第
２の半導体領域および第３の半導体領域を形成した後に
第２の半導体領域をパターンニングして実質的なエミッ
タとなる残留半導体領域を形成する。したがって、エミ
ッタとなる残留半導体領域およびベースとなる第３の半
導体領域の周辺部の接合の深さは、中央部と変わりなく
形成でき、特にエミッタの寸法幅が狭くなったときに生
じる電気特性の変化を低減することができる。また、請
求項５記載のバイポーラ半導体装置の製造方法によれ
ば、サイドウォールを第１の絶縁膜および第２の絶縁膜
の２回に分けて形成し、１回目には第１の絶縁膜をマス
クに用いたイオン注入により適正な不純物濃度とプロフ
ァイルを有するリンクベースとなる第５の半導体領域を
自己整合的に形成し、２回目には第２の絶縁膜をマスク
に用いたイオン注入により外部ベース領域となる第４の
半導体領域を自己整合的に形成する。したがって、サイ
ドウォール形状の第１および第２の絶縁膜の膜厚を調整
することによって、バイポーラ半導体装置の信頼性を維
持しながら、ベースとなる第３の半導体領域および外部
ベースとなる第４の半導体領域をリンクベースとなる第
５の半導体領域を介して確実に連結することができる。
また、請求項６記載のバイポーラ半導体装置の製造方法
によれば、請求項３，４または５記載のバイポーラ半導
体装置の製造方法において、外部ベースとなる第４の半
導体領域の表面に金属−半導体合金膜を形成することに
より、電極に対するコンタクト抵抗を低減することがで
きる。これにより、コンタクト領域の面積を縮小でき、
これに伴い高集積化および寄生容量の低減を実現できバ
イポーラ半導体装置の高速化に寄与できる。

【図面の簡単な説明】

【図１】この発明の基礎となるバイポーラ半導体装置の
製造方法の第１工程を示す断面図である。

【図２】同バイポーラ半導体装置の製造方法の第２工程
を示す断面図である。

【図３】同バイポーラ半導体装置の製造方法の第３工程
を示す断面図である。

【図４】同バイポーラ半導体装置の製造方法の第４工程
を示す断面図である。

【図５】同バイポーラ半導体装置の製造方法の第５工程
を示す断面図である。

【図６】同バイポーラ半導体装置の製造方法の最終工程
を示す断面図である。

【図７】この発明の第１の実施例のバイポーラ半導体装
置の製造方法の第１工程を示す断面図である。

【図８】同バイポーラ半導体装置の製造方法の第２工程
を示す断面図である。

【図９】同バイポーラ半導体装置の製造方法の第３工程
を示す断面図である。

【図１０】同バイポーラ半導体装置の製造方法の第４工
程を示す断面図である。

【図１１】同バイポーラ半導体装置の製造方法の第５工
程を示す断面図である。

【図１２】同バイポーラ半導体装置の製造方法の第６工
程を示す断面図である。

【図１３】同バイポーラ半導体装置の製造方法の最終工
程を示す断面図である。

【図１４】この発明の第２の実施例のバイポーラ半導体
装置の製造方法の第１工程を示す断面図である。

【図１５】同バイポーラ半導体装置の製造方法の第２工
程を示す断面図である。

【図１６】同バイポーラ半導体装置の製造方法の第３工
程を示す断面図である。

【図１７】同バイポーラ半導体装置の製造方法の第４工
程を示す断面図である。

【図１８】同バイポーラ半導体装置の製造方法の第５工
程を示す断面図である。

【図１９】同バイポーラ半導体装置の製造方法の第６工
程を示す断面図である。

【図２０】同バイポーラ半導体装置の製造方法の最終工
程を示す断面図である。

【図２１】この発明の第３，第４，第５および第６の実
施例のバイポーラ半導体装置の製造方法の第１工程を示
す断面図である。

【図２２】同バイポーラ半導体装置の製造方法の第２工
程を示す断面図である。

【図２３】同バイポーラ半導体装置の製造方法の第３工
程を示す断面図である。

【図２４】同バイポーラ半導体装置の製造方法の最終工
程を示す断面図である。

【図２５】この発明の第３の実施例のバイポーラ半導体
装置の製造方法の第５工程を示す断面図である。

【図２６】同バイポーラ半導体装置の製造方法の最終工
程を示す断面図である。

【図２７】この発明の第４の実施例のバイポーラ半導体
装置の製造方法の第５工程を示す断面図である。

【図２８】同バイポーラ半導体装置の製造方法の第６工
程を示す断面図である。

【図２９】同バイポーラ半導体装置の製造方法の最終工
程を示す断面図である。

【図３０】この発明の第５の実施例のバイポーラ半導体
装置の製造方法の第５工程を示す断面図である。

【図３１】同バイポーラ半導体装置の製造方法の第６工
程を示す断面図である。

【図３２】同バイポーラ半導体装置の製造方法の最終工
程を示す断面図である。

【図３３】この発明の第６の実施例のバイポーラ半導体
装置の製造方法の第５工程を示す断面図である。

【図３４】同バイポーラ半導体装置の製造方法の第６工
程を示す断面図である。

【図３５】同バイポーラ半導体装置の製造方法の最終工
程を示す断面図である。

【図３６】この発明の基礎となるバイポーラ半導体装置
の製造方法を適用したｎｐｎ型トランジスタと従来の製
造方法を適用したｎｐｎ型トランジスタとのエミッタ領
域および活性ベース領域の不純物プロファイルを示す図
である。

【図３７】 この発明の第２の実施例のバイポーラ半導
体装置の製造方法を適用したｎｐｎ型トランジスタのガ
ンメル特性を示す図である。

【図３８】この発明の第２の実施例のバイポーラ半導体
装置の製造方法を適用したｎｐｎ型トランジスタの電流
増幅率ｈ_FEのコレクタ電流Ｉｃに対する特性を示す図で
ある。

【図３９】この発明の第２の実施例のバイポーラ半導体
装置の製造方法を適用したｎｐｎ型トランジスタと、従
来例（１）の製造方法を適用したｎｐｎ型トランジスタ
と、従来例（３）の製造方法を適用したｎｐｎ型トラン
ジスタとのエミッタ抵抗のエミッタ窓面積依存性を示す
図である。

【図４０】この発明の第２の実施例のバイポーラ半導体
装置の製造方法において、ヒ素（Ａｓ）およびボロン
（Ｂ）のイオン注入の順序を変えた場合の不純物プロフ
ァイルを示す図である。

【符号の説明】

104 エピタキシャル半導体層（第１の半導体領域） 124 シリコン薄膜（第１の半導体薄膜） 116 エミッタ領域（第２の半導体領域） 114 活性ベース領域（第３の半導体領域） 126 ポリシリコン薄膜（第２の半導体薄膜） 123 ポリシリコン薄膜（ベース引き出し電極用薄膜） 127 ポリシリコン間シリコン酸化膜（第１の絶縁膜） 500 開口 115 外部ベース領域 129 サイドウォール・シリコン酸化膜（第２の絶縁
膜） 113 リングベース領域 400 開口 130 サイドウォール熱酸化膜（第２の絶縁膜） 131 注入保護酸化膜（第３の絶縁膜） 116A 残留半導体領域 128C 絶縁膜 115a 外部ベース領域（第４の半導体領域） 113a リングベース領域（第５の半導体領域） 128A 第１の絶縁膜 128B 第２の絶縁膜 600 シリサイド膜（金属−半導体合金膜） 800 エミッタ電極用の半導体膜パターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀 敦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平２−3916（ＪＰ，Ａ) 特開 昭61−131546（ＪＰ，Ａ) 特開 昭58−77253（ＪＰ，Ａ) 特開 昭57−96548（ＪＰ，Ａ) 特開 昭62−188370（ＪＰ，Ａ) 特開 昭61−14757（ＪＰ，Ａ) 特開 平３−19328（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/73 - 29/732 H01L 21/331

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 コレクタとなる第１導電型の単結晶性の
   第１の半導体領域上に、第２導電型の半導体薄膜からな
   るベース引出し電極用薄膜を形成する工程と、 このベース引出し電極用薄膜上に第１の絶縁膜を形成す
   る工程と、 前記ベース引出し電極用薄膜および前記第１の絶縁膜を
   選択的に順次エッチングすることにより、前記第１の半
   導体領域上に少なくとも１つ以上の開口を形成する工程
   と、 前記ベース引出し電極用薄膜直下の前記第１の半導体領
   域中に、第２導電型の半導体領域からなる外部ベース領
   域を形成する工程と、 前記ベース引出し電極用薄膜の側壁に第２の絶縁膜を形
   成する工程と、 この第２の絶縁膜をマスクとして前記開口内に、第２導
   電型の不純物を斜め方向から注入することにより、前記
   第１の半導体領域中に、前記外部ベース領域を連結する
   ための第２導電型の半導体領域からなるリンクベース領
   域を形成する工程と、 全面に非単結晶性の第１の半導体薄膜を形成する工程
   と、 この第１の半導体薄膜を介して第１導電型の不純物を注
   入することにより、前記第１の半導体領域中にエミッタ
   となる第１導電型の第２の半導体領域を形成する工程
   と、 前記第１の半導体薄膜を介して第２導電型の不純物を注
   入することにより、ベースとなる第２導電型の第３の半
   導体領域を形成する工程と、 前記第１の半導体薄膜上に第２の半導体薄膜を形成する
   工程と、 前記開口上に形成した第１の半導体薄膜および第２の半
   導体薄膜をエミッタ電極となるようにパターンニング
   し、かつ前記第２の半導体薄膜中に第１導電型の不純物
   を含ませる工程とを含む バイポーラ半導体装置の製造方
   法。
2. 【請求項２】 コレクタとなる第１導電型の単結晶性の
   第１の半導体領域上に、第２導電型の半導体薄膜からな
   るベース引出し電極用薄膜を形成する工程と、 このベース引出し電極用薄膜上に第１の絶縁膜を形成す
   る工程と、 前記ベース引出し電極用薄膜および前記第１の絶縁膜を
   選択的に順次エッチングすることにより、前記第１の半
   導体領域上に少なくとも１つ以上の開口を形成する工程
   と、 前記ベース引出し電極用薄膜直下の前記第１の半導体領
   域中に、第２導電型の半導体領域からなる外部ベース領
   域を形成する工程と、 前記ベース引出し電極用薄膜の側壁に第２の絶縁膜を形
   成し、前記開口上に第３の絶縁膜を形成する工程と、 前記開口上の第３の絶縁膜を介して第２導電型の不純物
   を注入することにより、前記第１の半導体領域中に前記
   外部ベース領域を連結するための第２導電型の半導体領
   域からなるリンクベース領域を形成する工程と、 前記ベース引き出し電極用薄膜の側壁に第４の絶縁膜を
   残置させる工程と、 全面に非単結晶性の第１の半導体薄膜を形成する工程
   と、 この第１の半導体薄膜を介して第１導電型の不純物を注
   入することにより、前記第１の半導体領域中にエミッタ
   となる第１導電型の第２の半導体領域を形成する工程
   と、 前記第１の半導体薄膜を介して第２導電型の不純物を注
   入することにより、ベースとなる第２導電型の第３の半
   導体領域を形成する工程と、 前記第１の半導体薄膜上に第２の半導体薄膜を形成する
   工程と、 前記開口上に形成した第１の半導体薄膜および第２の半
   導体薄膜をエミッタ電極となるようにパターンニング
   し、かつ前記第２の半導体薄膜中に第１導電型の不純物
   を含ませる工程とを含む バイポーラ半導体装置の製造方
   法。
3. 【請求項３】 コレクタとなる第１導電型の単結晶性の
   第１の半導体領域上に、第１の半導体薄膜を形成する工
   程と、 この第１の半導体薄膜を介して第１導電型の不純物を注
   入することによりエミッタとなる第１導電型の第２の半
   導体領域を形成する工程と、 前記第１の半導体薄膜を介して第２導電型の不純物を注
   入することによりベースとなる第２導電型の第３の半導
   体領域を形成する工程と、 前記第１の半導体薄膜上に第２の半導体薄膜を形成する
   工程と、 前記第１の半導体薄膜と前記第２の半導体薄膜とをパタ
   ーニングすることによ りエミッタ電極用の半導体膜パタ
   ーンを形成する工程と、 このエミッタ電極用の半導体膜パターンを形成した部分
   を除く前記第１導電型の第２の半導体領域を選択的に除
   去して、前記エミッタ電極用の半導体膜パターンの直下
   に前記エミッタとなる第２の半導体領域の残留半導体領
   域を形成する工程と、 この残留半導体領域の側面にサイドウォール形状の絶縁
   膜を残置させる工程と、 この絶縁膜と前記エミッタ電極用の半導体膜パターンと
   をマスクとして第２導電型の不純物を前記第３の半導体
   領域中に注入することにより外部ベースとなる第２導電
   型の第４の半導体領域を形成し、この第４の半導体領域
   と前記第３の半導体領域とを接続させる工程とを含む バ
   イポーラ半導体装置の製造方法。
4. 【請求項４】 コレクタとなる第１導電型の単結晶性の
   第１の半導体領域上に、第１の半導体薄膜を形成する工
   程と、 この第１の半導体薄膜を介して第１導電型の不純物を注
   入することによりエミッタとなる第１導電型の第２の半
   導体領域を形成する工程と、 前記第１の半導体薄膜を介して第２導電型の不純物を注
   入することによりベースとなる第２導電型の第３の半導
   体領域を形成する工程と、 前記第１の半導体薄膜上に第２の半導体薄膜を形成する
   工程と、 前記第１の半導体薄膜と前記第２の半導体薄膜とをパタ
   ーニングすることによりエミッタ電極引出し用の半導体
   膜パターンを形成する工程と、 このエミッタ電極用の半導体膜パターンを形成した部分
   を除く前記第１導電型の第２の半導体領域を選択的に除
   去して、前記エミッタ電極用の半導体膜パターンの直下
   に前記エミッタとなる第２の半導体領域の残留半導体領
   域を形成する工程と、 前記エミッタ電極用の半導体膜パターンをマスクとして
   第２導電型の不純物を前記第２の半導体領域中に注入し
   てリンクベースとなる第２導電型の第５の半導体領域を
   形成する工程と、 前記残留半導体領域の側面にサイドウォール形状の絶縁
   膜を残置させる工程と、 この絶縁膜と前記エミッタ電極用の半導体膜パターンと
   をマスクとして第２導電型の不純物を前記第１の半導体
   領域中に注入することにより外部ベースとなる第２導電
   型の第４の半導体領域を形成し、この第４の半導体領域
   と前記残留半導体領域とを前記第５の半導体領域を介し
   て接続させる工程とを含む バイポーラ半導体装置の製造
   方法。
5. 【請求項５】 コレクタとなる第１導電型の単結晶性の
   第１の半導体領域上に、第１の半導体薄膜を形成する工
   程と、 この第１の半導体薄膜を介して第１導電型の不純物を注
   入することによりエミッタとなる第１導電型の第２の半
   導体領域を形成する工程と、 前記第１の半導体薄膜を介して第２導電型の不純物を注
   入することによりベースとなる第２導電型の第３の半導
   体領域を形成する工程と、 前記第１の半導体薄膜上に第２の半導体薄膜を形成する
   工程と、 前記第１の半導体薄膜と前記第２の半導体薄膜とをパタ
   ーニングすることによりエミッタ電極用の半導体膜パタ
   ーンを形成する工程と、 このエミッタ電極用の半導体膜パターンを形成した部分
   を除く前記第１導電型の第２の半導体領域を選択的に除
   去して、前記エミッタ電極引出し用の半導体膜パターン
   の直下に前記エミッタとなる第２の半導体領域の残留半
   導体領域を形成する工程と、 前記残留半導体領域の側面にサイドウォール形状の第１
   の絶縁膜を残置させる工程と、 この第１の絶縁膜と前記エミッタ電極用の半導体パター
   ンとをマスクとして第２導電型の不純物を前記第１の半
   導体領域中に注入することによりリンクベースとなる第
   ２導電型の第５の半導体領域を形成し、この第５の半導
   体領域と前記残留半導体領域とを接続させる工程と、 前記第１の絶縁膜の側面にサイドウォール形状の第２の
   絶縁膜を残置させる工程と、 前記エミッタ電極用の半導体パターンと前記第１および
   第２の絶縁膜とをマスクとして第２導電型の不純物を前
   記第１の半導体領域中に注入することにより外部ベース
   となる第２導電型の第４の半導体領域を形成し、この第
   ４の半導体領域 を前記第５の半導体領域に接続させる工
   程とを含む バイポーラ半導体装置の製造方法。
6. 【請求項６】 前記第４の半導体領域の表面に選択的に
   金属−半導体合金膜を形成する工程を付加したことを特
   徴とする請求項３，４または５記載のバイポーラ半導体
   装置の製造方法。