JP3214191B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は大容量の表面ゲートタイ
プのノーマリーオン型の半導体素子の製造方法に関し、
特に静電誘導トランジスタおよびサイリスタの製造方法
に関する。
プのノーマリーオン型の半導体素子の製造方法に関し、
特に静電誘導トランジスタおよびサイリスタの製造方法
に関する。
【０００２】
【従来の技術】トランジスタやサイリスタは大電流や高
電圧を扱うことのできる半導体素子であり、パワーエレ
クトロニクスの分野で重要な役割を担っている。トラン
ジスタやサイリスタには多くの種類があるが、本発明
は、表面ゲートタイプのノーマリーオン型静電誘導トラ
ンジスター(static induction transistor：SIT）と表
面ゲートタイプのノーマリーオン型静電誘導サイリスタ
ー(static induction thyristor、：SITh)の大容量化の
ための製造方法に関する。ＳＩＴおよびＳＩＴｈの代表
的なユニットセルを図３と図４とに基づいて説明する。
電圧を扱うことのできる半導体素子であり、パワーエレ
クトロニクスの分野で重要な役割を担っている。トラン
ジスタやサイリスタには多くの種類があるが、本発明
は、表面ゲートタイプのノーマリーオン型静電誘導トラ
ンジスター(static induction transistor：SIT）と表
面ゲートタイプのノーマリーオン型静電誘導サイリスタ
ー(static induction thyristor、：SITh)の大容量化の
ための製造方法に関する。ＳＩＴおよびＳＩＴｈの代表
的なユニットセルを図３と図４とに基づいて説明する。
【０００３】図３は表面ゲート型ＳＩＴで、（ｎ+ｎ-）
ｐ+ｎ+接合からなり、ｎ型のシリコン基板１の表面に、
拡散法やイオン注入（打込み）法により、ｎ+ソース層
２とｐ+ゲート層３を交互に、幅１〜５μｍ程度の櫛形
状の微細パターンで、配列させる。
ｐ+ｎ+接合からなり、ｎ型のシリコン基板１の表面に、
拡散法やイオン注入（打込み）法により、ｎ+ソース層
２とｐ+ゲート層３を交互に、幅１〜５μｍ程度の櫛形
状の微細パターンで、配列させる。
【０００４】ドレイン４、ソース５とゲート６の３端子
は、それぞれ、シリコン基板１の裏面のｎ+層上、シリ
コン基板の表面のｎ+ソース層２上およびｐ+ゲート層３
上に、蒸着またはスパッタリングでアルミニウムを堆積
させて形成する。
は、それぞれ、シリコン基板１の裏面のｎ+層上、シリ
コン基板の表面のｎ+ソース層２上およびｐ+ゲート層３
上に、蒸着またはスパッタリングでアルミニウムを堆積
させて形成する。
【０００５】ＳＩＴではゲート電圧によってソース−ゲ
ート間の電位分布をかえると、ソースからドレインに向
かって流れるキャリヤーに対する障壁の高さが変わるの
で、ドレイン電流が制御される。
ート間の電位分布をかえると、ソースからドレインに向
かって流れるキャリヤーに対する障壁の高さが変わるの
で、ドレイン電流が制御される。
【０００６】ＳＩＴでは、ある一定のゲート電圧に対し
てドレイン電圧を増していくとき、ピンチオフが起こら
ないからドレイン電流は緩和しない。また、ＳＩＴのソ
ース電極付近の電界はゲート電圧とドレイン電圧の両方
によってきまるから、ドレイン電流はゲート電圧によっ
て制御できる。
てドレイン電圧を増していくとき、ピンチオフが起こら
ないからドレイン電流は緩和しない。また、ＳＩＴのソ
ース電極付近の電界はゲート電圧とドレイン電圧の両方
によってきまるから、ドレイン電流はゲート電圧によっ
て制御できる。
【０００７】図４は表面ゲート型ＳＩＴｈで、ｐ+（ｎ+
ｎ-）ｐ+ｎ+接合からなり、ｎ型のシリコン基板１の表
面に、拡散法やイオン注入（打込み）法により、ｎ+カ
ソード層９とｐ+ゲート層３を、交互に、幅１〜５μｍ
程度の櫛形状の微細パターンで、配列させる。
ｎ-）ｐ+ｎ+接合からなり、ｎ型のシリコン基板１の表
面に、拡散法やイオン注入（打込み）法により、ｎ+カ
ソード層９とｐ+ゲート層３を、交互に、幅１〜５μｍ
程度の櫛形状の微細パターンで、配列させる。
【０００８】アノード１０、ゲート６とカソード１１の
３端子は、それぞれ、シリコン基板１の裏面のｐ+アノ
ード層１２上、シリコン基板の表面のｐ+ゲート層３上
およびｎ+カソード層９上に、蒸着またはスパッタリン
グでアルミニウムを堆積させて形成する。
３端子は、それぞれ、シリコン基板１の裏面のｐ+アノ
ード層１２上、シリコン基板の表面のｐ+ゲート層３上
およびｎ+カソード層９上に、蒸着またはスパッタリン
グでアルミニウムを堆積させて形成する。
【０００９】ＳＩＴｈはシリコンダイオードに制御電極
（ゲート）を付加して、アノード−カソード間の順方向
の電流をターンオンおよびオフさせるスイッチング作用
を有する。高耐電圧で電流容量の大きなＳＩＴｈが実現
できればエネルギー応用分野、例えば、直流送電などで
画期的な進歩が期待できる。
（ゲート）を付加して、アノード−カソード間の順方向
の電流をターンオンおよびオフさせるスイッチング作用
を有する。高耐電圧で電流容量の大きなＳＩＴｈが実現
できればエネルギー応用分野、例えば、直流送電などで
画期的な進歩が期待できる。
【００１０】ところが、従来のＳＩＴｈは高耐電圧化と
すると電流容量が減少するという欠点があり、これがＳ
ＩＴｈの高圧大容量化を阻んでいる。
すると電流容量が減少するという欠点があり、これがＳ
ＩＴｈの高圧大容量化を阻んでいる。
【００１１】これまでに、ＳＩＴやＳＩＴｈのユニット
セルに大電流を流すために、接合面積を大きくしたり、
冷却効果を増す構造に、また高電圧に耐えるように不純
物濃度、厚さ、形状をかえるという改良がなされてき
た。
セルに大電流を流すために、接合面積を大きくしたり、
冷却効果を増す構造に、また高電圧に耐えるように不純
物濃度、厚さ、形状をかえるという改良がなされてき
た。
【００１２】ＳＩＴｈにおいて、ターンオフする際に生
ずる高抵抗部分での電流集中による素子の破壊をなくす
ために自己消孤作用を賦与させて遮断電流容量の大きな
ユニットセルも開発されている。
ずる高抵抗部分での電流集中による素子の破壊をなくす
ために自己消孤作用を賦与させて遮断電流容量の大きな
ユニットセルも開発されている。
【００１３】しかしながら、ＳＩＴやＳＩＴｈのそれぞ
れのユニットセルの大容量化はなされてきたが、チップ
全体の電流容量や耐電圧を上げることができない。
れのユニットセルの大容量化はなされてきたが、チップ
全体の電流容量や耐電圧を上げることができない。
【００１４】
【発明が解決しようとする課題】これらの素子を大容量
化するために、上記のユニットセルを複数、並列動作さ
せている。
化するために、上記のユニットセルを複数、並列動作さ
せている。
【００１５】しかし、素子を大面積化すると、ウェハー
の欠陥やパターン形成時におけるウェハー上の塵、マス
ク酸化膜のピンホール等の影響を受け、素子の一部のソ
ース−ゲート間電圧やカソード−ゲート間電圧が小さく
なり、したがって、素子全体のソース−ゲート間電圧や
カソード−ゲート間電圧も小さくなってしまうという問
題がある。
の欠陥やパターン形成時におけるウェハー上の塵、マス
ク酸化膜のピンホール等の影響を受け、素子の一部のソ
ース−ゲート間電圧やカソード−ゲート間電圧が小さく
なり、したがって、素子全体のソース−ゲート間電圧や
カソード−ゲート間電圧も小さくなってしまうという問
題がある。
【００１６】耐電圧の大きさが小さいと素子をターンオ
フさせる時、ソース−ゲート間に大きな電圧が印加でき
なくなり、スイッチングスピードが遅くなったり、サイ
リスタの場合では、ターンオフ出来なくなる。また、ス
イッチング時に素子内部の抵抗のバラツキから、一部に
電流が集中し、最悪の場合素子が破壊してしまうという
問題がある。
フさせる時、ソース−ゲート間に大きな電圧が印加でき
なくなり、スイッチングスピードが遅くなったり、サイ
リスタの場合では、ターンオフ出来なくなる。また、ス
イッチング時に素子内部の抵抗のバラツキから、一部に
電流が集中し、最悪の場合素子が破壊してしまうという
問題がある。
【００１７】本発明は、上述した背景のもとになされた
ものであり、ＳＩＴやＳＩＴｈの各ユニットセルを複
数、並列動作させた素子の大容量化をはかることを目的
とする。
ものであり、ＳＩＴやＳＩＴｈの各ユニットセルを複
数、並列動作させた素子の大容量化をはかることを目的
とする。
【００１８】
【課題を解決するための手段及び作用】上記課題を解決
するため、本発明はｎ型基板にｎ + ソース層とｐ + ゲート
層とを交互に配列して形成し、それらｎ + ソース層表
面，ｐ + ゲート層表面にそれぞれソース電極，ゲート電
極を形成した表面ゲートタイプのノーマリーオン型静電
誘導トランジスタの各ユニットセルを複数、並列に連結
させた半導体素子の製造方法において、前記の各ユニッ
トセルのソース−ゲート部のうち、不良のないソース−
ゲート部と比較して耐電圧の低いソース−ゲート部のソ
ース電極を除去した後、前記耐電圧の低いソース−ゲー
ト部に、アクセプターとなるイオンを前記除去されたソ
ース電極に対応するｎ+ソース層よりも深く注入し、そ
のｎ + ソース層の周囲にｐ層を形成することにより、前
記ｎ + ソース層の両側に配列したｐ + ゲート 層を連結した
ことを特徴とする半導体素子の製造方法を提供する。
するため、本発明はｎ型基板にｎ + ソース層とｐ + ゲート
層とを交互に配列して形成し、それらｎ + ソース層表
面，ｐ + ゲート層表面にそれぞれソース電極，ゲート電
極を形成した表面ゲートタイプのノーマリーオン型静電
誘導トランジスタの各ユニットセルを複数、並列に連結
させた半導体素子の製造方法において、前記の各ユニッ
トセルのソース−ゲート部のうち、不良のないソース−
ゲート部と比較して耐電圧の低いソース−ゲート部のソ
ース電極を除去した後、前記耐電圧の低いソース−ゲー
ト部に、アクセプターとなるイオンを前記除去されたソ
ース電極に対応するｎ+ソース層よりも深く注入し、そ
のｎ + ソース層の周囲にｐ層を形成することにより、前
記ｎ + ソース層の両側に配列したｐ + ゲート 層を連結した
ことを特徴とする半導体素子の製造方法を提供する。
【００１９】また、ｎ型基板にｎ + カソード層とｐ + ゲー
ト層とを交互に配列して形成し、それらｎ + ソース層表
面，ｐ + ゲート層表面にそれぞれソース電極，ゲート電
極を形成した表面ゲートタイプのノーマリーオン型静電
誘導サイリスタの各ユニットセルを複数、並列に連結さ
せた半導体素子の製造方法において、前記の各ユニット
セルのカソード−ゲート部のうち、不良のないカソード
−ゲート部と比較して耐電圧の低いカソード−ゲート部
のカソード電極を除去した後、前記耐電圧の低いカソー
ド−ゲート部に、アクセプターとなるイオンを前記除去
されたカソード電極に対応するｎ+カソード層よりも深
くイオン注入し、そのｎ + カソード層の周囲にｐ層を形
成することにより、前記ｎ + カソード層の両側に配列し
たｐ + ゲート層を連結したことを特徴とする半導体素子
の製造方法も提供される。
ト層とを交互に配列して形成し、それらｎ + ソース層表
面，ｐ + ゲート層表面にそれぞれソース電極，ゲート電
極を形成した表面ゲートタイプのノーマリーオン型静電
誘導サイリスタの各ユニットセルを複数、並列に連結さ
せた半導体素子の製造方法において、前記の各ユニット
セルのカソード−ゲート部のうち、不良のないカソード
−ゲート部と比較して耐電圧の低いカソード−ゲート部
のカソード電極を除去した後、前記耐電圧の低いカソー
ド−ゲート部に、アクセプターとなるイオンを前記除去
されたカソード電極に対応するｎ+カソード層よりも深
くイオン注入し、そのｎ + カソード層の周囲にｐ層を形
成することにより、前記ｎ + カソード層の両側に配列し
たｐ + ゲート層を連結したことを特徴とする半導体素子
の製造方法も提供される。
【００２０】ＳＩＴの各ユニットセルを複数、並列に連
結したチップには、ウェハーの欠陥やパターン形成時に
おけるウェハー上の塵、マスク酸化膜のピンホール等の
影響を受けた耐電圧の低いユニットセルが存在する。素
子全体の耐電圧は、この不良なユニットセルの低い耐電
圧となる。
結したチップには、ウェハーの欠陥やパターン形成時に
おけるウェハー上の塵、マスク酸化膜のピンホール等の
影響を受けた耐電圧の低いユニットセルが存在する。素
子全体の耐電圧は、この不良なユニットセルの低い耐電
圧となる。
【００２１】そこで、この不良なユニットセルの機能を
なくすことによって、素子全体の耐電圧を上げることが
できる。
なくすことによって、素子全体の耐電圧を上げることが
できる。
【００２２】不良なユニットセルのソース電極を写真食
刻法により除去し、その後、チップ（ウェハー）に、１
ｋｅＶ〜１０ＭｅＶの加速電圧で１×１０14〜１×１０
21ｃｍ-3の濃度のボロンやガリウム等を、ソース電極を
貫通しないでかつｎ+ソース層よりも深くイオン注入す
ることによって、写真食刻法により除去したソース電極
部に対応するｎ+ソース層周辺のｎ-層がボロンやガリウ
ム等の正孔を与えるアクセプターによってｐ層となる。
刻法により除去し、その後、チップ（ウェハー）に、１
ｋｅＶ〜１０ＭｅＶの加速電圧で１×１０14〜１×１０
21ｃｍ-3の濃度のボロンやガリウム等を、ソース電極を
貫通しないでかつｎ+ソース層よりも深くイオン注入す
ることによって、写真食刻法により除去したソース電極
部に対応するｎ+ソース層周辺のｎ-層がボロンやガリウ
ム等の正孔を与えるアクセプターによってｐ層となる。
【００２３】このイオン注入により、不良なユニットセ
ルのｎ+ソース層の両側に配列しているｐ+ゲート層が連
結する。
ルのｎ+ソース層の両側に配列しているｐ+ゲート層が連
結する。
【００２４】したがって、不良なユニットセルの元のｎ
+ソース層上にはソース電極はなく、かつ不良なユニッ
トセルのｎ+ソース層が両側のｐ+ゲート層で囲まれてい
るので、残存する不良なユニットセルのｎ+ソース層に
電流の集中はおこらず、素子全体を高耐電圧で、正常に
作動させることができる。
+ソース層上にはソース電極はなく、かつ不良なユニッ
トセルのｎ+ソース層が両側のｐ+ゲート層で囲まれてい
るので、残存する不良なユニットセルのｎ+ソース層に
電流の集中はおこらず、素子全体を高耐電圧で、正常に
作動させることができる。
【００２５】同様に、ｎ+ソース層をｎ+カソード層に、
ソース電極をカソード電極に置き換えることによってＳ
ＩＴｈにも適用できる。
ソース電極をカソード電極に置き換えることによってＳ
ＩＴｈにも適用できる。
【００２６】
【実施例】以下、本発明の実施例を詳細に説明するが、
本発明は以下の実施例に限定されるものではない。
本発明は以下の実施例に限定されるものではない。
【００２７】ＳＩＴ（ＳＩＴｈ）の各ユニットセルを複
数、並列に連結させた素子の大容量化をはかるために、
本発明では以下の製造プロセスを実施した。ここ
で、(）内はＳＩＴｈに対応する。
数、並列に連結させた素子の大容量化をはかるために、
本発明では以下の製造プロセスを実施した。ここ
で、(）内はＳＩＴｈに対応する。
【００２８】１．素子作成後、各ソース−ゲート間（各
カソード−ゲート間）の電圧をチェックする。
カソード−ゲート間）の電圧をチェックする。
【００２９】２．不良なソース−ゲート部（カソード−
ゲート部）のソース電極（カソード電極）を写真食刻法
(photoetching lithography)技術等を用いて取り除く。
ゲート部）のソース電極（カソード電極）を写真食刻法
(photoetching lithography)技術等を用いて取り除く。
【００３０】３．図１に示すように、チップ（ウェハ
ー）にソース電極（カソード電極）５を貫通しないでか
つｎ + ソース層（ｎ + カソード層）２よりも深く侵入する
程度の加速電圧で、ボロンやガリウム等を１×１０14〜
１×１０21ｃｍ-3程度の濃度になるまでイオン注入す
る。
ー）にソース電極（カソード電極）５を貫通しないでか
つｎ + ソース層（ｎ + カソード層）２よりも深く侵入する
程度の加速電圧で、ボロンやガリウム等を１×１０14〜
１×１０21ｃｍ-3程度の濃度になるまでイオン注入す
る。
【００３１】４．アニールを行う。
【００３２】以上のような工程を行うことによって図３
に示したようになり、ソース−ゲート間（カソード−ゲ
ート間）に逆バイアスを印加しなくてもイオン注入され
た部分だけオフ状態となる。また不良なｎ+ソース層は
電気的に絶縁されているので動作しなくなる。
に示したようになり、ソース−ゲート間（カソード−ゲ
ート間）に逆バイアスを印加しなくてもイオン注入され
た部分だけオフ状態となる。また不良なｎ+ソース層は
電気的に絶縁されているので動作しなくなる。
【００３３】このようにイオン注入を用いて、素子中の
不良部分を修正すれば、１チップで大面積化でき、素子
の歩留まりを向上させることができる。
不良部分を修正すれば、１チップで大面積化でき、素子
の歩留まりを向上させることができる。
【００３４】実際には、ソース（カソード）１スリット
づつチェックすることは困難であり、さらに写真食刻技
術の精度等に問題があるので、図２のチップ全体図に示
すように、数スリットをまとめて修正する。
づつチェックすることは困難であり、さらに写真食刻技
術の精度等に問題があるので、図２のチップ全体図に示
すように、数スリットをまとめて修正する。
【００３５】
【発明の効果】以上の如く本発明によれば、以下に述べ
るような種々の効果を奏する。
るような種々の効果を奏する。
【００３６】（１）ＳＩＴおよびＳＩＴｈのユニットセ
ルを複数、並列に連結させた素子中に存在する不良なユ
ニットセルを修正することによって、素子の大容量化が
できる。
ルを複数、並列に連結させた素子中に存在する不良なユ
ニットセルを修正することによって、素子の大容量化が
できる。
【００３７】（２）ＳＩＴおよびＳＩＴｈの歩留まりを
向上できる。
向上できる。
【図１】不良なユニットセルを修正したＳＩＴの縦断面
図である。
図である。
【図２】修正部を示したチップ全体図である。
【図３】表面ゲート型ＳＩＴの縦断面図である。
【図４】表面ゲート型ＳＩＴｈの縦断面図である。
１…シリコン基板 ２…ｎ+ソース層 ３…ｐ+ゲート層 ４…ドレイン ５…ソース ６…ゲート ７…ｎ+層 ８…ｎ-層 ９…ｎ+カソード層 １０…アノード １１…カソード １２…ｐ+アノード層 １３…ｐイオン注入層 １４…絶縁層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/80 H01L 29/74
Claims (2)
- 【請求項１】 ｎ型基板にｎ + ソース層とｐ + ゲート層と
を交互に配列して形成し、それらｎ + ソース層表面，ｐ +
ゲート層表面にそれぞれソース電極，ゲート電極を形成
した表面ゲートタイプのノーマリーオン型静電誘導トラ
ンジスタの各ユニットセルを複数、並列に連結させた半
導体素子の製造方法において、前記の各ユニットセルの
ソース−ゲート部のうち、不良のないソース−ゲート部
と比較して耐電圧の低いソース−ゲート部のソース電極
を除去した後、前記耐電圧の低いソース−ゲート部に、
アクセプターとなるイオンを前記除去されたソース電極
に対応するｎ+ソース層よりも深く注入し、そのｎ + ソー
ス層の周囲にｐ層を形成することにより、前記ｎ + ソー
ス層の両側に配列したｐ + ゲート層を連結したことを特
徴とする半導体素子の製造方法。 - 【請求項２】 ｎ型基板にｎ + カソード層とｐ + ゲート層
とを交互に配列して形成し、それらｎ + ソース層表面，
ｐ + ゲート層表面にそれぞれソース電極，ゲート電極を
形成した表面ゲートタイプのノーマリーオン型静電誘導
サイリスタの各ユニットセルを複数、並列に連結させた
半導体素子の製造方法において、前記の各ユニットセル
のカソード−ゲート部のうち、不良のないカソード−ゲ
ート部と比較して耐電圧の低いカソード−ゲート部のカ
ソード電極を除去した後、前記耐電圧の低いカソード−
ゲート部に、アクセプターとなるイオンを前記除去され
たカソード電極に対応するｎ+カソード層よりも深くイ
オン注入し、そのｎ + カソード層の周囲にｐ層を形成す
ることにより、前記ｎ + カソード層の両側に配列したｐ +
ゲート層を連結したことを特徴とする半導体素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26446093A JP3214191B2 (ja) | 1993-10-22 | 1993-10-22 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26446093A JP3214191B2 (ja) | 1993-10-22 | 1993-10-22 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122758A JPH07122758A (ja) | 1995-05-12 |
| JP3214191B2 true JP3214191B2 (ja) | 2001-10-02 |
Family
ID=17403525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26446093A Expired - Fee Related JP3214191B2 (ja) | 1993-10-22 | 1993-10-22 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214191B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7784986B2 (en) | 2000-08-31 | 2010-08-31 | Hitachi, Ltd. | Plane-like lighting units and display equipment provided therewith |
| US8177407B2 (en) | 2000-08-31 | 2012-05-15 | Hitachi Displays, Ltd. | Plane-like lighting units and display equipment provided therewith |
-
1993
- 1993-10-22 JP JP26446093A patent/JP3214191B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7784986B2 (en) | 2000-08-31 | 2010-08-31 | Hitachi, Ltd. | Plane-like lighting units and display equipment provided therewith |
| US8070344B2 (en) | 2000-08-31 | 2011-12-06 | Hitachi, Ltd. | Plane-like lighting units and display equipment provided therewith |
| US8177407B2 (en) | 2000-08-31 | 2012-05-15 | Hitachi Displays, Ltd. | Plane-like lighting units and display equipment provided therewith |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07122758A (ja) | 1995-05-12 |
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