JP3219964B2 - パワーダウンメモリ制御ユニット - Google Patents
パワーダウンメモリ制御ユニットInfo
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- JP3219964B2 JP3219964B2 JP07194095A JP7194095A JP3219964B2 JP 3219964 B2 JP3219964 B2 JP 3219964B2 JP 07194095 A JP07194095 A JP 07194095A JP 7194095 A JP7194095 A JP 7194095A JP 3219964 B2 JP3219964 B2 JP 3219964B2
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- 230000015654 memory Effects 0.000 title claims description 24
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Dram (AREA)
- Memory System (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一定周期で強制リフレ
ッシュを実施するダイナミックランダムアクセスメモリ
を有するメモリモジュールで構成されるパワーダウンメ
モリ制御ユニットに関し、特にアクセスされないランダ
ムアクセスメモリの電力消費を低下させるようにしたパ
ワーダウンメモリ制御ユニットに関する。
ッシュを実施するダイナミックランダムアクセスメモリ
を有するメモリモジュールで構成されるパワーダウンメ
モリ制御ユニットに関し、特にアクセスされないランダ
ムアクセスメモリの電力消費を低下させるようにしたパ
ワーダウンメモリ制御ユニットに関する。
【０００２】
【従来の技術】従来のパワーダウン制御ユニットにおい
ては、たとえば、特公昭６０−２６３３９６号公報に記
述されているように、使用不可と設定されたダイナミッ
クランダムアクセスメモリに対しては完全に電源の供給
を停止することにより、消費電力を低減する方法を採っ
ている。
ては、たとえば、特公昭６０−２６３３９６号公報に記
述されているように、使用不可と設定されたダイナミッ
クランダムアクセスメモリに対しては完全に電源の供給
を停止することにより、消費電力を低減する方法を採っ
ている。
【０００３】
【発明が解決しようとする課題】上述した従来のパワー
ダウン制御ユニットでは、一度使用不可と設定されたダ
イナミックランダムアクセスメモリを使用可能にするに
は、電源を再供給することになるので、電源の安定まで
に要する時間およびダイナミックランダムアクセスメモ
リを使用可能にするためのダミーのライト（書き込み）
に要する時間がかかりオーバーヘッドが生じるという欠
点がある。
ダウン制御ユニットでは、一度使用不可と設定されたダ
イナミックランダムアクセスメモリを使用可能にするに
は、電源を再供給することになるので、電源の安定まで
に要する時間およびダイナミックランダムアクセスメモ
リを使用可能にするためのダミーのライト（書き込み）
に要する時間がかかりオーバーヘッドが生じるという欠
点がある。
【０００４】さらに電源供給の停止により、ダイナミッ
クランダムアクセスメモリ内のデータの消去が生じてし
まうという欠点がある。
クランダムアクセスメモリ内のデータの消去が生じてし
まうという欠点がある。
【０００５】
【課題を解決するための手段】本発明のパワーダウン制
御ユニットは、（ａ）各々が制御タイミング信号により
データの書き込みおよび読み出しを行い外部クロック信
号から分周クロックを作成しクロック選択信号により前
記外部クロック信号と前記分周クロック信号とのいずれ
かを選択しこの選択されたクロック信号に同期して動作
し前記分周クロックが選択されていると動作を停止し一
定周期で強制リフレッシュを実行する複数のダイナミッ
クランダムアクセスメモリを有する複数のメモリモジュ
ールと、（ｂ）前記各メモリモジュールの各々に前記制
御タイミング信号を供給する制御タイミング信号発生回
路と、（ｃ）前記各メモリモジュールの各々に前記クロ
ック選択信号を供給するクロック選択信号回路と、を備
えている。
御ユニットは、（ａ）各々が制御タイミング信号により
データの書き込みおよび読み出しを行い外部クロック信
号から分周クロックを作成しクロック選択信号により前
記外部クロック信号と前記分周クロック信号とのいずれ
かを選択しこの選択されたクロック信号に同期して動作
し前記分周クロックが選択されていると動作を停止し一
定周期で強制リフレッシュを実行する複数のダイナミッ
クランダムアクセスメモリを有する複数のメモリモジュ
ールと、（ｂ）前記各メモリモジュールの各々に前記制
御タイミング信号を供給する制御タイミング信号発生回
路と、（ｃ）前記各メモリモジュールの各々に前記クロ
ック選択信号を供給するクロック選択信号回路と、を備
えている。
【０００６】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【０００７】図１は本発明の実施例を示すブロック図で
ある。図１を参照すると、本発明の実施例は、制御タイ
ミング発生回路１と、クロック選択信号回路１７と、外
部から入力される外部クロック信号から分周クロックを
作成し、外部から入力されるクロック選択信号により前
記外部クロック信号と前記分周クロック信号とのどちら
かを選択して、このクロック信号に同期して動作するシ
ンクロナスダイナミックランダムアクセスメモリからな
るメモリモジュール１８から２１とから構成されてい
る。
ある。図１を参照すると、本発明の実施例は、制御タイ
ミング発生回路１と、クロック選択信号回路１７と、外
部から入力される外部クロック信号から分周クロックを
作成し、外部から入力されるクロック選択信号により前
記外部クロック信号と前記分周クロック信号とのどちら
かを選択して、このクロック信号に同期して動作するシ
ンクロナスダイナミックランダムアクセスメモリからな
るメモリモジュール１８から２１とから構成されてい
る。
【０００８】次に動作について図１および図２を参照し
て詳細に説明する。
て詳細に説明する。
【０００９】メモリモジュール２０がアクセスされ、メ
モリモジュール１８から１９、２１がアクセスされてい
ない場合について説明する。
モリモジュール１８から１９、２１がアクセスされてい
ない場合について説明する。
【００１０】この場合、制御タイミング発生回路１から
信号線１Ｃに制御タイミング信号が発生し、信号線１Ａ
から１Ｂ、１Ｄには制御タイミングは発生しない。
信号線１Ｃに制御タイミング信号が発生し、信号線１Ａ
から１Ｂ、１Ｄには制御タイミングは発生しない。
【００１１】また、制御タイミング発生回路１からの選
択信号１Ｅによってクロック選択信号回路１７が制御さ
れ、ここからの出力であるクロック選択信号１７Ａ、１
７Ｂ、１７Ｃ、１７Ｄは、それぞれ‘０’、‘０’、
‘１’、‘０’となる。
択信号１Ｅによってクロック選択信号回路１７が制御さ
れ、ここからの出力であるクロック選択信号１７Ａ、１
７Ｂ、１７Ｃ、１７Ｄは、それぞれ‘０’、‘０’、
‘１’、‘０’となる。
【００１２】したがって、メモリモジュール２０内のす
べてのシンクロナスダイナミックランダムアクセスメモ
リでは、通常クロックが選択され通常動作を行うが、メ
モリモジュール１８から１９、２１内のシンクロナスダ
イナミックランダムアクセスメモリでは、分周クロック
が選択され、これらの全てのシンクロナスダイナミック
ランダムアクセスメモリは動作を停止する。動作が停止
したことにより電力の消費が抑えられる。また、動作を
停止したシンクロナスダイナミックランダムアクセスメ
モリでは、一定周期で強制リフレッシュが実行されデー
タの保全がなされる。
べてのシンクロナスダイナミックランダムアクセスメモ
リでは、通常クロックが選択され通常動作を行うが、メ
モリモジュール１８から１９、２１内のシンクロナスダ
イナミックランダムアクセスメモリでは、分周クロック
が選択され、これらの全てのシンクロナスダイナミック
ランダムアクセスメモリは動作を停止する。動作が停止
したことにより電力の消費が抑えられる。また、動作を
停止したシンクロナスダイナミックランダムアクセスメ
モリでは、一定周期で強制リフレッシュが実行されデー
タの保全がなされる。
【００１３】シンクロナスダイナミックランダムアクセ
スメモリ内では図２に示すように、外部クロック信号が
クロック供給線４５から供給され、クロック分周回路４
２で分周される。クロック信号線４５からの外部クロッ
クとクロック分周回路４６からクロック信号４６のいず
れかをクロック選択信号４４にしたがってセレクタ４１
で選択し内部で使用する。
スメモリ内では図２に示すように、外部クロック信号が
クロック供給線４５から供給され、クロック分周回路４
２で分周される。クロック信号線４５からの外部クロッ
クとクロック分周回路４６からクロック信号４６のいず
れかをクロック選択信号４４にしたがってセレクタ４１
で選択し内部で使用する。
【００１４】上述の実施例では、メモリモジュール２０
のみがアクセスされている場合を説明したが、その他の
モジュールがアクセスされている場合でも同様にアクセ
スされているモジュールのみが動作し、他のモジュール
は動作を停止し、電力の消費が抑えられる。
のみがアクセスされている場合を説明したが、その他の
モジュールがアクセスされている場合でも同様にアクセ
スされているモジュールのみが動作し、他のモジュール
は動作を停止し、電力の消費が抑えられる。
【００１５】
【発明の効果】以上説明したように、本発明のパワーダ
ウンメモリ制御ユニットは使用不可と設定されるメモリ
モジュールのダイナミックランダムアクセスメモリのク
ロック供給抑止とクロックの分周とにより電力消費の抑
止を達成できるという効果がある。さらに、電源を供給
し続け、かつ強制リフレッシュを実行することにより、
モジュールを再び使用可に設定した時に、電源の安定ま
でに要する時間およびダイナミックランダムアクセスメ
モリを使用可能にするためのダミーのライトに要する時
間が除去されオーバーヘッドが生じないという効果があ
る。また、ダイナミックランダムアクセスメモリ内のデ
ータが消去されず保全されるという効果がある。
ウンメモリ制御ユニットは使用不可と設定されるメモリ
モジュールのダイナミックランダムアクセスメモリのク
ロック供給抑止とクロックの分周とにより電力消費の抑
止を達成できるという効果がある。さらに、電源を供給
し続け、かつ強制リフレッシュを実行することにより、
モジュールを再び使用可に設定した時に、電源の安定ま
でに要する時間およびダイナミックランダムアクセスメ
モリを使用可能にするためのダミーのライトに要する時
間が除去されオーバーヘッドが生じないという効果があ
る。また、ダイナミックランダムアクセスメモリ内のデ
ータが消去されず保全されるという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例に用いるシンクロナスダイナミ
ックランダムアクセスメモリのブロック図である。
ックランダムアクセスメモリのブロック図である。
１ 制御タイミング発生回路１８、１９、２０、２１ メモリモジュール １１、４５ クロック信号 １７ クロック選択信号回路４１ セレクタ ４０ シンクロナスダイナミックランダムアクセスメ
モリ ４２ クロック分周回路 １Ａ、１Ｂ、１Ｃ、１Ｄ 制御タイミング信号 １Ｅ 選択信号 １７Ａ、１７Ｂ、１７Ｃ、１７Ｄ クロック選択信号４３ 制御タイミング発生回路 ４７ 分周クロック信号
モリ ４２ クロック分周回路 １Ａ、１Ｂ、１Ｃ、１Ｄ 制御タイミング信号 １Ｅ 選択信号 １７Ａ、１７Ｂ、１７Ｃ、１７Ｄ クロック選択信号４３ 制御タイミング発生回路 ４７ 分周クロック信号
Claims (1)
- 【請求項１】 （ａ）各々が制御タイミング信号により
データの書き込みおよび読み出しを行い外部クロック信
号から分周クロックを作成しクロック選択信号により前
記外部クロック信号と前記分周クロック信号とのいずれ
かを選択しこの選択されたクロック信号に同期して動作
し前記分周クロックが選択されていると動作を停止し一
定周期で強制リフレッシュを実行する複数のダイナミッ
クランダムアクセスメモリを有する複数のメモリモジュ
ールと、 （ｂ）前記各メモリモジュールの各々に前記制御タイミ
ング信号を供給する制御タイミング信号発生回路と、 （ｃ）前記制御タイミング信号発生回路からの選択信号
を基に前記各メモリモジュールの各々に前記クロック選
択信号を供給するクロック選択信号回路と、を備えたこ
とを特徴とするパワーダウンメモリ制御ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07194095A JP3219964B2 (ja) | 1995-03-29 | 1995-03-29 | パワーダウンメモリ制御ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07194095A JP3219964B2 (ja) | 1995-03-29 | 1995-03-29 | パワーダウンメモリ制御ユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08273355A JPH08273355A (ja) | 1996-10-18 |
| JP3219964B2 true JP3219964B2 (ja) | 2001-10-15 |
Family
ID=13475018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07194095A Expired - Fee Related JP3219964B2 (ja) | 1995-03-29 | 1995-03-29 | パワーダウンメモリ制御ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3219964B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3420120B2 (ja) | 1999-06-29 | 2003-06-23 | 日本電気株式会社 | 同期型半導体メモリシステム |
| JP4561783B2 (ja) | 2007-06-21 | 2010-10-13 | ソニー株式会社 | 半導体メモリ装置、半導体メモリ装置の動作方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128294A (ja) * | 1987-11-12 | 1989-05-19 | Sharp Corp | フィールドメモリのセルフリフレッシュ装置 |
| JPH05314767A (ja) * | 1992-05-14 | 1993-11-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05347093A (ja) * | 1992-06-16 | 1993-12-27 | Seiko Instr Inc | Ｄｒａｍのリフレッシュ回路およびリフレッシュ方法 |
| JP3110883B2 (ja) * | 1992-08-07 | 2000-11-20 | 富士通株式会社 | 半導体記憶装置 |
-
1995
- 1995-03-29 JP JP07194095A patent/JP3219964B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08273355A (ja) | 1996-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |