JPS6376196A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6376196A JPS6376196A JP61221309A JP22130986A JPS6376196A JP S6376196 A JPS6376196 A JP S6376196A JP 61221309 A JP61221309 A JP 61221309A JP 22130986 A JP22130986 A JP 22130986A JP S6376196 A JPS6376196 A JP S6376196A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- block
- refresh
- counter
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 130
- 238000010586 diagram Methods 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000004069 differentiation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（＆集土の利用分野）
本発明は、半導体メモリを用いたメモリ装置に関する。
（従来の技術）
半導体メモリのうち、ダイナミックランダムアクセスメ
モリーは、書込んだデータを定期的に再書込みをするた
めのリフレッシュ回路が必要となる。
モリーは、書込んだデータを定期的に再書込みをするた
めのリフレッシュ回路が必要となる。
従来メモリ装置のリフレッシュ回路は、第７図に示すよ
うな構成をとっていた。メモリ部分は、複数のメモリブ
ロックに分割されている。各メモリブロックには、それ
ぞれボード番号が設定されていて、第７図においてメモ
リブロック３１、メモリブロック３２、・・・、メモリ
ブロック３９はそれぞれブロック番号０，１．・・・、
ｎが設定されている。メモリブロック内は、メモリ２１
、メモリ制御回路２３、比較器２４ｃがら成っている。
うな構成をとっていた。メモリ部分は、複数のメモリブ
ロックに分割されている。各メモリブロックには、それ
ぞれボード番号が設定されていて、第７図においてメモ
リブロック３１、メモリブロック３２、・・・、メモリ
ブロック３９はそれぞれブロック番号０，１．・・・、
ｎが設定されている。メモリブロック内は、メモリ２１
、メモリ制御回路２３、比較器２４ｃがら成っている。
また、カウンタ１ｄは０，１．・・・、ｎ、０．・・・
とカウントするカウンタである。アドレス発生回路は、
メモリ２１のアドレスを発生させる回路であり、各メモ
リブロックヘアドレス信号５３を供給する。メモリブロ
ック内の比較器２４ｃは、カウンタ１ｄからの出力信号
ＲＤ／ＲＥＦ ５５と、既に設定されているブロック番
号を比較し、一致したか否かをメモリ制御回路２３へ出
力する。メモリ制御回路２３は、比較器２４ｃからの信
号が「一致」を表す信号であればメモリ２１に、リード
ライトのための制御信号を供給し、［一致Ｊを表す信号
でなければ、メモリ２１にリフレッシュのための制御信
号を供給する。第８図に、カウンタ１ｄからの出力信号
ＲＤ／ＲＥＦ ５５が１であった場合の例を示す。この
とき、各メモリブロックの動作としては、ブロック番号
が１に設定されているメモリブロックのみリードライト
状態となり、他のメモリブロックは、すべてリフレッシ
ュ状態になる。カウンタ１ｄからの出力信号ＲＤ／ＲＥ
Ｆ ５５が２に変われば、ブロック番号が２に設定され
ているメモリブロックのみがリードライト状態となる。
とカウントするカウンタである。アドレス発生回路は、
メモリ２１のアドレスを発生させる回路であり、各メモ
リブロックヘアドレス信号５３を供給する。メモリブロ
ック内の比較器２４ｃは、カウンタ１ｄからの出力信号
ＲＤ／ＲＥＦ ５５と、既に設定されているブロック番
号を比較し、一致したか否かをメモリ制御回路２３へ出
力する。メモリ制御回路２３は、比較器２４ｃからの信
号が「一致」を表す信号であればメモリ２１に、リード
ライトのための制御信号を供給し、［一致Ｊを表す信号
でなければ、メモリ２１にリフレッシュのための制御信
号を供給する。第８図に、カウンタ１ｄからの出力信号
ＲＤ／ＲＥＦ ５５が１であった場合の例を示す。この
とき、各メモリブロックの動作としては、ブロック番号
が１に設定されているメモリブロックのみリードライト
状態となり、他のメモリブロックは、すべてリフレッシ
ュ状態になる。カウンタ１ｄからの出力信号ＲＤ／ＲＥ
Ｆ ５５が２に変われば、ブロック番号が２に設定され
ているメモリブロックのみがリードライト状態となる。
このように、カウンタ１ｄからの出力信号ＲＤ／ＲＥＦ
５５によってリードライト状態となるメモリブロック
を変えることができる。
５５によってリードライト状態となるメモリブロック
を変えることができる。
（発明が解決しようとする問題点）
しかしながら、上述の技術では、第８図に示すように、
全てのメモリブロックがリードライト状態及びリフレッ
シュ状態であり、消費電力が大きくなるという欠点があ
った。また、リードライトのアドレス信号と、リフレッ
シュのアドレス信号を共用しているため、リフレッシュ
サイクルをも考慮したリードライトを行なわねばならず
、自由にアクセスすることが困難であるという欠点もあ
った。本発明は、低消費電力で、リフレッシュサイクル
にとられれない自由なアクセス可能なメモリ装置を実現
することを目的とする。
全てのメモリブロックがリードライト状態及びリフレッ
シュ状態であり、消費電力が大きくなるという欠点があ
った。また、リードライトのアドレス信号と、リフレッ
シュのアドレス信号を共用しているため、リフレッシュ
サイクルをも考慮したリードライトを行なわねばならず
、自由にアクセスすることが困難であるという欠点もあ
った。本発明は、低消費電力で、リフレッシュサイクル
にとられれない自由なアクセス可能なメモリ装置を実現
することを目的とする。
（問題点を解決するための手段）
第１の発明のメモリ装置は、複数のメモリブロックを持
ち、順次カウントされるアドレス信号で動作するメモリ
装置において、個別のブロック番号が設定され、メモリ
とメモリ制御回路と選択器と比較器からなる複数のメモ
リブロックと、リードライト用アドレス信号及びリフレ
ッシ＾用アドレス信号を発生するためのアドレス発生回
路と、リードライトを行うメモリブロックを示すための
カウンタと、リフレッシュを行うメモリブロックを示す
ためのカウンタがら構成され、リードライト状態のメモ
リブロックとリフレッシュ状態のメモリブロックと、そ
れ以外のメモリブロックがすべてスタンバイ状態である
ことを特徴とするメモリ装置である。
ち、順次カウントされるアドレス信号で動作するメモリ
装置において、個別のブロック番号が設定され、メモリ
とメモリ制御回路と選択器と比較器からなる複数のメモ
リブロックと、リードライト用アドレス信号及びリフレ
ッシ＾用アドレス信号を発生するためのアドレス発生回
路と、リードライトを行うメモリブロックを示すための
カウンタと、リフレッシュを行うメモリブロックを示す
ためのカウンタがら構成され、リードライト状態のメモ
リブロックとリフレッシュ状態のメモリブロックと、そ
れ以外のメモリブロックがすべてスタンバイ状態である
ことを特徴とするメモリ装置である。
第２の発明のメモリ装置は、複数のメモリブロックを持
ち、順次カウントされるアドレス信号で動作するメモリ
装置において、個別のブロック番号が設定され、メモリ
とメモリ制御回路と選択器と比較器からなる複数のメモ
リブロックと、リードライト用アドレス信号及びリフレ
ッシュ用アドレス信号を発生するためのアドレス発生回
路と、リードライトを行うメモリブロックを示すための
カウンタと、加算器及び減算器により、前記リードライ
トを行うメモリブロックを示すカウンタの出力と一致し
ないように制御されたリフレッシュを行うメモリブロッ
クを示すカウンタがら構成されることにより、リードラ
イト状態のメモリブロックとリフレッシュ状態のメモリ
ブロックとそれ以外のメモリブロックがすべてスタンバ
イ状態であることを特徴とするメモリ装置である。
ち、順次カウントされるアドレス信号で動作するメモリ
装置において、個別のブロック番号が設定され、メモリ
とメモリ制御回路と選択器と比較器からなる複数のメモ
リブロックと、リードライト用アドレス信号及びリフレ
ッシュ用アドレス信号を発生するためのアドレス発生回
路と、リードライトを行うメモリブロックを示すための
カウンタと、加算器及び減算器により、前記リードライ
トを行うメモリブロックを示すカウンタの出力と一致し
ないように制御されたリフレッシュを行うメモリブロッ
クを示すカウンタがら構成されることにより、リードラ
イト状態のメモリブロックとリフレッシュ状態のメモリ
ブロックとそれ以外のメモリブロックがすべてスタンバ
イ状態であることを特徴とするメモリ装置である。
（作用）
本発明の構成を第１図に示す。メモリブロック１１、メ
モリブロック１２、・・・、メモリブロック１９はそれ
ぞれブロック番号が０，１．・・・、ｎに設定されてい
る。
モリブロック１２、・・・、メモリブロック１９はそれ
ぞれブロック番号が０，１．・・・、ｎに設定されてい
る。
カウンタ１ａ及びカウンタ１ｂは０，１．・・・ｌｎ＋
０１１１・・・とカウントするカウンタで、それぞれブ
ロックセレクト信号ＢＳＥＬ５１及びリフレッシュブロ
ックセレクト信号ＲＥＦＢ５２を出力する。アドレス発
生回路５ａはリードライトのためのアドレス信号５３と
リフレッシュのためのアドレス信号５４を発生し、出力
する回路である。比較器２４ａは、カウンタ１ａからの
ブロックセレクト信号ＢＳＥＬ５１と、既に設定されて
いるブロック番号とを比較し、一致したか否かをメモリ
制御回路２３及び選択器２２へ出力する。比較器２４ｂ
も同様にして、カウンタ１ｂからのリフレッシュブロッ
クセレクト信号ＲＥＦＢ５２とブロック番号、を比較し
、一致したか否かをメモリ制御回路２３へ出力する。選
択器２２は、比較器２４ａの出力信号により、リードラ
イトのためのアドレス信号５３か、リフレッシュのため
のアドレス信号５４かのどちらかを選択する。具体的に
は、比較器２４ａの出力が［一致］を表わしていれば、
そのメモリブロックはリードライトに使用されるので、
リードライトのためのアドレス信号５３を選択し、そう
でなければリフレッシュのためのアドレス信号５４を選
択する。選択器２２の出力は、メモリ２１に供給される
。
０１１１・・・とカウントするカウンタで、それぞれブ
ロックセレクト信号ＢＳＥＬ５１及びリフレッシュブロ
ックセレクト信号ＲＥＦＢ５２を出力する。アドレス発
生回路５ａはリードライトのためのアドレス信号５３と
リフレッシュのためのアドレス信号５４を発生し、出力
する回路である。比較器２４ａは、カウンタ１ａからの
ブロックセレクト信号ＢＳＥＬ５１と、既に設定されて
いるブロック番号とを比較し、一致したか否かをメモリ
制御回路２３及び選択器２２へ出力する。比較器２４ｂ
も同様にして、カウンタ１ｂからのリフレッシュブロッ
クセレクト信号ＲＥＦＢ５２とブロック番号、を比較し
、一致したか否かをメモリ制御回路２３へ出力する。選
択器２２は、比較器２４ａの出力信号により、リードラ
イトのためのアドレス信号５３か、リフレッシュのため
のアドレス信号５４かのどちらかを選択する。具体的に
は、比較器２４ａの出力が［一致］を表わしていれば、
そのメモリブロックはリードライトに使用されるので、
リードライトのためのアドレス信号５３を選択し、そう
でなければリフレッシュのためのアドレス信号５４を選
択する。選択器２２の出力は、メモリ２１に供給される
。
メモリ制御回路２３は、比較器２４ａの出力が「一致」
を表しているときは、比較器２４ｂの出力に関係なく、
リードライトを行うための制御信号をメモリ２１に供給
する。比較器２４ａの出力が「一致］を表していなくて
、かつ、比較器２４ｂの出力が「一致」を表していると
きは、リフレッシュを行うための制御信号をメモリ２１
に供給する。また、比較器２４ａ、比較器２４ｂの出力
信号が両方とも［一致］を表していない場合は、リード
ライト、リフレッシュのいずれでもないので、何もせず
消費電力の少ないスタンバイ状態になるようにメモリ２
１を制御する。
を表しているときは、比較器２４ｂの出力に関係なく、
リードライトを行うための制御信号をメモリ２１に供給
する。比較器２４ａの出力が「一致］を表していなくて
、かつ、比較器２４ｂの出力が「一致」を表していると
きは、リフレッシュを行うための制御信号をメモリ２１
に供給する。また、比較器２４ａ、比較器２４ｂの出力
信号が両方とも［一致］を表していない場合は、リード
ライト、リフレッシュのいずれでもないので、何もせず
消費電力の少ないスタンバイ状態になるようにメモリ２
１を制御する。
第２図に、ブロックセレクト信号ＢＳＥＬ５１が１、リ
フレッシュブロックセレクト信号ＲＥＦＢ５２が３であ
った場合の、各メモリブロックの動作状態を示す。この
図かられかるように、その場合にはブロック番号が１に
設定されているメモリブロックはリードライト状態にな
り、ブロック番号が３に設定されているメモリブロック
はリフレッシュ状態になり１．他のメモリブロックはス
タンバイ状態になる。また、第３図は、ブロックセレク
ト信号ＢＳＥＬ５１が１、リフレッシュブロックセレク
ト信号ＲＥＦＢ５２も１であった場合の各メモリブロッ
クの動作状態を示したものである。この場合には、ブロ
ック番号が１に設定されているメモリブロックはリード
ライト状態となり、他のメモリブロックはスタンバイ状
態となる。従って、すべてのメモリブロックをリフレッ
シュする時間、すなわち、第１図におけるカウンタ１ｂ
がＯからｎまでカウントする時間が、メモリ２１のリフ
レッシュサイクルより小さければ、従来例のようにリー
ドライト状態となっていないメモリブロック全てをリフ
レッシュ状態にしなくても、低消費電力で全メモリブロ
ックのリフレッシュが可能となる。また、アドレス信号
は独立となっていてリードライト状態時にはリードライ
ト用のアドレス信号５３が、リフレッシュ状耶時にはリ
フレッシュ用のアドレス信号５４が選択されるため、メ
モリ２１のリフレッシュサイクルに関係なく、自由なア
クセスが可能である。
フレッシュブロックセレクト信号ＲＥＦＢ５２が３であ
った場合の、各メモリブロックの動作状態を示す。この
図かられかるように、その場合にはブロック番号が１に
設定されているメモリブロックはリードライト状態にな
り、ブロック番号が３に設定されているメモリブロック
はリフレッシュ状態になり１．他のメモリブロックはス
タンバイ状態になる。また、第３図は、ブロックセレク
ト信号ＢＳＥＬ５１が１、リフレッシュブロックセレク
ト信号ＲＥＦＢ５２も１であった場合の各メモリブロッ
クの動作状態を示したものである。この場合には、ブロ
ック番号が１に設定されているメモリブロックはリード
ライト状態となり、他のメモリブロックはスタンバイ状
態となる。従って、すべてのメモリブロックをリフレッ
シュする時間、すなわち、第１図におけるカウンタ１ｂ
がＯからｎまでカウントする時間が、メモリ２１のリフ
レッシュサイクルより小さければ、従来例のようにリー
ドライト状態となっていないメモリブロック全てをリフ
レッシュ状態にしなくても、低消費電力で全メモリブロ
ックのリフレッシュが可能となる。また、アドレス信号
は独立となっていてリードライト状態時にはリードライ
ト用のアドレス信号５３が、リフレッシュ状耶時にはリ
フレッシュ用のアドレス信号５４が選択されるため、メ
モリ２１のリフレッシュサイクルに関係なく、自由なア
クセスが可能である。
（実施例）
本発明の一例として、ｎ＝４（メモリブロック５ケ）の
場合について第４図を用いて説明する。
場合について第４図を用いて説明する。
メモリブロック１１、メモリブロック１２、メモリブロ
ック１３、メモリブロック１４、メモリブロック１５は
、第１図に示したメモリブロック１１と同じ構成になっ
ており、ブロック番号はそれぞれ、０，１，２，３゜４
に設定されている。各メモリブロックのデータ入出力は
、データバス２５を介して行われる。タロツクジェネレ
ータ４ａは、カウンタ２ａ、カウンタ２ｂ、アドレス発
生回路５ａなどのためのクロックを発生させる。アドレ
ス発生回路５ａは、リードライト用のアドレス信号５３
及びリフレッシュ用のアドレス信号５４を発生させる。
ック１３、メモリブロック１４、メモリブロック１５は
、第１図に示したメモリブロック１１と同じ構成になっ
ており、ブロック番号はそれぞれ、０，１，２，３゜４
に設定されている。各メモリブロックのデータ入出力は
、データバス２５を介して行われる。タロツクジェネレ
ータ４ａは、カウンタ２ａ、カウンタ２ｂ、アドレス発
生回路５ａなどのためのクロックを発生させる。アドレ
ス発生回路５ａは、リードライト用のアドレス信号５３
及びリフレッシュ用のアドレス信号５４を発生させる。
カウンタ２ａ及びカウンタ２ｂは、ＩＣカウンタであり
、ＬＯＡＤ信号によって０が設定される。比較器６ａ及
び比較器６ｂは、それぞれ、カウンタ２ａ及びカウンタ
２ｂの出力と、４を比較し、「一致」ならばＬＯＡＤ信
号をカウンタ２ａ及びカウンタ２ｂへ供給する。従って
、カウンタ２ａ及びカウンタ２ｂの出力は両方とも、０
，１，２，３，４，０，１，２．・・・となる。カウン
タ２ａの出力は、ブロックセレクト信号ＢＳＥＬ５１と
して各メモリブロックへ供給される。また、カウンタ２
ｂの出力は、リフレッシュブロックセレクト信号ＲＥＦ
Ｂ５２として各メモリブロックへ供給される。リフレッ
シュブロックセレクト信号ＲＥＦＢ５２の周期は、各メ
モリブロック内のメモリのリフレッシュサイクル期間よ
り小さく設定されている。また、各メモリブロック内は
第１図に示したような構成になっているため、１つのメ
モリブロックで、リードライトとリフレッシュが重複す
ることはない。従って、リードライト系とリフレッシュ
系は独立になっておりリフレッシュを考慮しないリード
ライトが可能である。また、第２図、第３図に示したよ
うに、各メモリブロックの動作は、リードライト１ブロ
ツク、リフレッシュ１ブロツク、スタンバイ３ブロツク
あるいは、リードライト１ブロツク、スタンバイ４ブロ
ツクとなる。また、説明では、ブロックセレクト信号Ｂ
ＳＥＬ５１を発生させるのにカウンタ１ａを用いてたが
、これはカウンタである必要はなく、メモリブロックに
設定されたブロック番号を表す信号を発生する回路であ
れば何でも良い。
、ＬＯＡＤ信号によって０が設定される。比較器６ａ及
び比較器６ｂは、それぞれ、カウンタ２ａ及びカウンタ
２ｂの出力と、４を比較し、「一致」ならばＬＯＡＤ信
号をカウンタ２ａ及びカウンタ２ｂへ供給する。従って
、カウンタ２ａ及びカウンタ２ｂの出力は両方とも、０
，１，２，３，４，０，１，２．・・・となる。カウン
タ２ａの出力は、ブロックセレクト信号ＢＳＥＬ５１と
して各メモリブロックへ供給される。また、カウンタ２
ｂの出力は、リフレッシュブロックセレクト信号ＲＥＦ
Ｂ５２として各メモリブロックへ供給される。リフレッ
シュブロックセレクト信号ＲＥＦＢ５２の周期は、各メ
モリブロック内のメモリのリフレッシュサイクル期間よ
り小さく設定されている。また、各メモリブロック内は
第１図に示したような構成になっているため、１つのメ
モリブロックで、リードライトとリフレッシュが重複す
ることはない。従って、リードライト系とリフレッシュ
系は独立になっておりリフレッシュを考慮しないリード
ライトが可能である。また、第２図、第３図に示したよ
うに、各メモリブロックの動作は、リードライト１ブロ
ツク、リフレッシュ１ブロツク、スタンバイ３ブロツク
あるいは、リードライト１ブロツク、スタンバイ４ブロ
ツクとなる。また、説明では、ブロックセレクト信号Ｂ
ＳＥＬ５１を発生させるのにカウンタ１ａを用いてたが
、これはカウンタである必要はなく、メモリブロックに
設定されたブロック番号を表す信号を発生する回路であ
れば何でも良い。
以上述べてきたように、本発明によれば、リードライト
系とリフレッシュ系が独立になっているため、自由なリ
ードライトが可能である。また、本発明では、リフレッ
シュを行うメモリブロックは常に１ブロツク以下である
ため、消費電力が少なくて済むメモリ装置を提供できる
。
系とリフレッシュ系が独立になっているため、自由なリ
ードライトが可能である。また、本発明では、リフレッ
シュを行うメモリブロックは常に１ブロツク以下である
ため、消費電力が少なくて済むメモリ装置を提供できる
。
この第１の発明では、第３図に示したように、ブロック
セレクト信号ＢＳＥＬ５１とリフレッシュブロックセレ
クト信号ＲＥＦＢ５２が一致した場合には、リフレッシ
ュを行うメモリブロックがなくなり、その分リフレッシ
ュ効率が悪くなる。そのため、第１図におけるカウンタ
１ｂに供給されるタロツクの周波数を高くしなければな
らなく、ハードウェア構成上で困難な点がある。そこで
ハードウェア構成が容易になるような第２の発明につい
て以下で説明する。
セレクト信号ＢＳＥＬ５１とリフレッシュブロックセレ
クト信号ＲＥＦＢ５２が一致した場合には、リフレッシ
ュを行うメモリブロックがなくなり、その分リフレッシ
ュ効率が悪くなる。そのため、第１図におけるカウンタ
１ｂに供給されるタロツクの周波数を高くしなければな
らなく、ハードウェア構成上で困難な点がある。そこで
ハードウェア構成が容易になるような第２の発明につい
て以下で説明する。
第５図は、第２の発明のリフレッシュ回路のブロック図
である。メモリ部分は複数のブロックに分割されていて
、メモリブロック１１、メモリブロック１２、・・・、
メモリブロック１９は、それぞれブロック番号が０，１
．・・・、ｎに設定されている。アドレス発生回路５ｂ
はリードライト用のアドレス信号５３とリフレッシュ用
のアドレス信号５４を発生する回路である。カウンタ１
ｃは０，１．・・・ｌｎ＋０１・・・とカウントする回
路で、ブロックセレクト信号ＢＳＥＬ５１を各メモリブ
ロックに供給する。７は減数器、８は加数器であり、そ
れぞれブロックセレクト信号ＢＳＥＬ５１を入力し、Ｂ
ＳＥＬ−１，ＢＳＥＬ＋１を出力する回路である。カウ
ンタ３は、ＢＳＥＬ＋ １．ＢＳＥＬ＋２．・、ｎ、Ｏ
，・、ＢＳＥＬ−１゜ＢＳＥＬ＋１．・・・とカウント
し、リフレッシュブロックセレクト信号ＲＥＦＢ５２を
各メモリブロックに供給する回路である。従って、ブロ
ックセレクト信号ＢＳＥＬ５１とリフレッシュブロック
セレクト信号ＲＥＦＢ５２が一致することはない。
である。メモリ部分は複数のブロックに分割されていて
、メモリブロック１１、メモリブロック１２、・・・、
メモリブロック１９は、それぞれブロック番号が０，１
．・・・、ｎに設定されている。アドレス発生回路５ｂ
はリードライト用のアドレス信号５３とリフレッシュ用
のアドレス信号５４を発生する回路である。カウンタ１
ｃは０，１．・・・ｌｎ＋０１・・・とカウントする回
路で、ブロックセレクト信号ＢＳＥＬ５１を各メモリブ
ロックに供給する。７は減数器、８は加数器であり、そ
れぞれブロックセレクト信号ＢＳＥＬ５１を入力し、Ｂ
ＳＥＬ−１，ＢＳＥＬ＋１を出力する回路である。カウ
ンタ３は、ＢＳＥＬ＋ １．ＢＳＥＬ＋２．・、ｎ、Ｏ
，・、ＢＳＥＬ−１゜ＢＳＥＬ＋１．・・・とカウント
し、リフレッシュブロックセレクト信号ＲＥＦＢ５２を
各メモリブロックに供給する回路である。従って、ブロ
ックセレクト信号ＢＳＥＬ５１とリフレッシュブロック
セレクト信号ＲＥＦＢ５２が一致することはない。
また、具体的な例として、ｎ＝４（メモリブロック数５
ｈ）の場合について、第６図を用いて詳しく説明する。
ｈ）の場合について、第６図を用いて詳しく説明する。
メモリブロック１１、メモリブロック１２、メモリブロ
ック１３、メモリブロック１４、メモリブロック１５は
、第１図に示したメモリブロック１１と同じ構成をして
いて、ブロック番号がそれぞれ０，１，２，３．４に設
定されている。各メモリブロックのデータの入出力は、
データバス２５を介して行われる。クロックジェネレー
タ４ｂは、アドレス発生回路５ｂ、カウンタ２ｃ、カウ
ンタ２ｄ、微分回路９ａにそれぞれ必要なりロックを供
給する。アドレス発生回路５ｂは、リードライト用のア
ドレス信号５３と、リフレッシュ用のアドレス信号５４
を発生させ、各メモリブロックへ供給する回路である。
ック１３、メモリブロック１４、メモリブロック１５は
、第１図に示したメモリブロック１１と同じ構成をして
いて、ブロック番号がそれぞれ０，１，２，３．４に設
定されている。各メモリブロックのデータの入出力は、
データバス２５を介して行われる。クロックジェネレー
タ４ｂは、アドレス発生回路５ｂ、カウンタ２ｃ、カウ
ンタ２ｄ、微分回路９ａにそれぞれ必要なりロックを供
給する。アドレス発生回路５ｂは、リードライト用のア
ドレス信号５３と、リフレッシュ用のアドレス信号５４
を発生させ、各メモリブロックへ供給する回路である。
カウンタ２ＣはＩＣカウンタでＬＯＡＤ信号により０が
設定される。比較器６ｃは、カウンタ２ｃの出力と４を
比較し、「一致」ならばＬＯＡＤ信号をカウンタ２ｃに
供給する。従って、カウンタ２ｃの出力、すなわち、ブ
ロックセレクト信号ＢＳＥＬ５１は、０，１，２，３，
４，０，１．・・・となる。７は減数器、８は加数器で
、それぞれブロックセレクト信号ＢＳＥＬ５１を入力し
、ＢＳＥＬ −１，ＢＳＥＬ＋ １を出力するゲート１
０は、加数器８の出力、すなわちＢＳＥＬ＋１を入力し
、もしＢＳＥＬ＋１が５ならば０を出力し、５でなけれ
ばＢＳＥＬ＋１をそのまま出力する回路である。
設定される。比較器６ｃは、カウンタ２ｃの出力と４を
比較し、「一致」ならばＬＯＡＤ信号をカウンタ２ｃに
供給する。従って、カウンタ２ｃの出力、すなわち、ブ
ロックセレクト信号ＢＳＥＬ５１は、０，１，２，３，
４，０，１．・・・となる。７は減数器、８は加数器で
、それぞれブロックセレクト信号ＢＳＥＬ５１を入力し
、ＢＳＥＬ −１，ＢＳＥＬ＋ １を出力するゲート１
０は、加数器８の出力、すなわちＢＳＥＬ＋１を入力し
、もしＢＳＥＬ＋１が５ならば０を出力し、５でなけれ
ばＢＳＥＬ＋１をそのまま出力する回路である。
カウンタ２ｄはＩＣカウンタで、ＬＯＡＤ信号によりゲ
ート１０の出力が設定され、ＣＬＥＡＲ信号により０が
設定される。比較器６ｄは、カウンタ２ｄの出力、すな
わちリフレッシュブロックセレクト信号ＲＥＦＢ５２と
、減数器７の出力、すなわちＢＳＥＬ−１とを比較して
、［一致］ならばＬＯＡＤ信号をカウンタ２ｄに供給す
る。比較器６ｅは、リフレッシュブロックセレクト信号
ＲＥＦＢ５２と４を比較して、「一致ｊであればＣＬＥ
ＡＲ信号を微分回路９ｂに供給する。微分回路９ｂは、
比較器６ｅからのＣＬＥＡＲ信号の変化点を充分短いパ
ルスにしてカウンタ２ｄに供給する。
ート１０の出力が設定され、ＣＬＥＡＲ信号により０が
設定される。比較器６ｄは、カウンタ２ｄの出力、すな
わちリフレッシュブロックセレクト信号ＲＥＦＢ５２と
、減数器７の出力、すなわちＢＳＥＬ−１とを比較して
、［一致］ならばＬＯＡＤ信号をカウンタ２ｄに供給す
る。比較器６ｅは、リフレッシュブロックセレクト信号
ＲＥＦＢ５２と４を比較して、「一致ｊであればＣＬＥ
ＡＲ信号を微分回路９ｂに供給する。微分回路９ｂは、
比較器６ｅからのＣＬＥＡＲ信号の変化点を充分短いパ
ルスにしてカウンタ２ｄに供給する。
また、ブロックセレクト信号ＢＳＥＬ５１の変化点は、
カウンタ２Ｃに入力されるクロック立上り点である。
カウンタ２Ｃに入力されるクロック立上り点である。
微分回路９ａは、カウンタ２Ｃに入力されるクロックの
立上り点を抽出して、カウンタ２ｄにＬＯＡＤ信号を供
給する。以上の構成を採用したことにより、いま、ブロ
ックセレクト信号ＢＳＥＬ５１が１であったとすると、
リフレッシュブロックセレクト信号ＲＥＦＢ５２は、２
，３，４，０，２，３．・・・となり、ブロックセレク
ト信号５１が２に変わると、リフレッシュブロックセレ
クト信号ＲＥＦＢ５２は、３，４，０，１，３，４．・
・・となる。すなわち、必ずリードライトが１ブロツク
、リフレッシュ状態が１ブロツク、スタンバイ状態が３
ブロツクとなる。また、リフレッシュセレクト信号ＲＥ
ＦＢ５２は、ブロックセレクト信号ＢＳＥＬ５１の内容
を見て、決めているので、リフレッシュを考慮しないリ
ードライトが可能である。また、第５図、第６図におい
てブロックセレクト信号ＢＳＥＬ５１を発生させる回路
にカウンタを用いて説明したが、カウンタである必要は
なく、各メモリブロックに設定されたブロック番号を表
す信号を発生させる回路であれば何でも良い。
立上り点を抽出して、カウンタ２ｄにＬＯＡＤ信号を供
給する。以上の構成を採用したことにより、いま、ブロ
ックセレクト信号ＢＳＥＬ５１が１であったとすると、
リフレッシュブロックセレクト信号ＲＥＦＢ５２は、２
，３，４，０，２，３．・・・となり、ブロックセレク
ト信号５１が２に変わると、リフレッシュブロックセレ
クト信号ＲＥＦＢ５２は、３，４，０，１，３，４．・
・・となる。すなわち、必ずリードライトが１ブロツク
、リフレッシュ状態が１ブロツク、スタンバイ状態が３
ブロツクとなる。また、リフレッシュセレクト信号ＲＥ
ＦＢ５２は、ブロックセレクト信号ＢＳＥＬ５１の内容
を見て、決めているので、リフレッシュを考慮しないリ
ードライトが可能である。また、第５図、第６図におい
てブロックセレクト信号ＢＳＥＬ５１を発生させる回路
にカウンタを用いて説明したが、カウンタである必要は
なく、各メモリブロックに設定されたブロック番号を表
す信号を発生させる回路であれば何でも良い。
（発明の効果）
以上述べてきたように、本発明では、リフレッシュは独
立に行われるため、リードライトは自由にブロックを選
択して行うことができる。
立に行われるため、リードライトは自由にブロックを選
択して行うことができる。
また、本発明においては、リフレッシュ状態のメモリブ
ロックは常に１ブロツクであるので、消費電力は少なく
、またその変動も少ない。さらに、リードライトを行っ
ているメモリブロックはリフレッシュを行う必要がない
ため、リフレッシュブロックセレクト信号を発生するカ
ウンタのタロツクは、第１の発明より周波数を低くでき
、動作を安定にすることがある。以上の事から、本発明
は、動画メモリ装置などの大容量メモリに極めて実用的
である。
ロックは常に１ブロツクであるので、消費電力は少なく
、またその変動も少ない。さらに、リードライトを行っ
ているメモリブロックはリフレッシュを行う必要がない
ため、リフレッシュブロックセレクト信号を発生するカ
ウンタのタロツクは、第１の発明より周波数を低くでき
、動作を安定にすることがある。以上の事から、本発明
は、動画メモリ装置などの大容量メモリに極めて実用的
である。
第１図は、本発明のうち第１の発明のリフレッシュ回路
のブロック図、第２図は、ブロックセレクト信号ＢＳＥ
Ｌ５１が１、リフレッシュブロックセレクト信号ＲＥＦ
Ｂ５２が３のときの各メモリブロックの動作説明図、第
３図は、ＢＳＥＬ５１．ＲＥＦＢ５２が−ともに１であ
るときの各メモリブロックの動作説明図、第４図は、第
１の発明の実施例のブロック図、第５図は、第２の発明
のリフレッシュ回路のブロック図、第６図はその実施例
のブロック図、第７図は従来のリフレッシュ回路のブロ
ック図、第８図は、従来のリフレッシュ回路において、
ＲＤＲＥＦ信号５５が１であったときの各メモリブロッ
クの動作説明図である。 図中で、ｌａ、ｌｂ、ｌｃ、ｌｄは０からｎまで繰り返
しカウントするカウンタ、２ａ、２ｂ、２ｃ、２ｄはＩ
Ｃカウンタ、３はＢＳＥＬ ＋ １からＢＳＥＬ−１ま
で繰り返しカウントするカウンタ、４ａ、４ｂはタロツ
クジェネレータ、５ａ、５ｂ。 ５ｃはアドレス発生回路、６ａ、６ｂ、６ｃ、６ｄ、６
ｅ、２４ａ、２４ｂ。 ２４ｃは比較器、７は減数器、８は加数器、９ａ、９ｂ
は微分へへ （）う′ロツ
フ善な
のブロック図、第２図は、ブロックセレクト信号ＢＳＥ
Ｌ５１が１、リフレッシュブロックセレクト信号ＲＥＦ
Ｂ５２が３のときの各メモリブロックの動作説明図、第
３図は、ＢＳＥＬ５１．ＲＥＦＢ５２が−ともに１であ
るときの各メモリブロックの動作説明図、第４図は、第
１の発明の実施例のブロック図、第５図は、第２の発明
のリフレッシュ回路のブロック図、第６図はその実施例
のブロック図、第７図は従来のリフレッシュ回路のブロ
ック図、第８図は、従来のリフレッシュ回路において、
ＲＤＲＥＦ信号５５が１であったときの各メモリブロッ
クの動作説明図である。 図中で、ｌａ、ｌｂ、ｌｃ、ｌｄは０からｎまで繰り返
しカウントするカウンタ、２ａ、２ｂ、２ｃ、２ｄはＩ
Ｃカウンタ、３はＢＳＥＬ ＋ １からＢＳＥＬ−１ま
で繰り返しカウントするカウンタ、４ａ、４ｂはタロツ
クジェネレータ、５ａ、５ｂ。 ５ｃはアドレス発生回路、６ａ、６ｂ、６ｃ、６ｄ、６
ｅ、２４ａ、２４ｂ。 ２４ｃは比較器、７は減数器、８は加数器、９ａ、９ｂ
は微分へへ （）う′ロツ
フ善な
Claims (2)
- （１）、複数のメモリブロックを持ち、順次カウントさ
れるアドレス信号で動作するメモリ装置において、個別
のブロック番号が設定され、メモリとメモリ制御回路と
選択器と比較器からなる複数のメモリブロックと、リー
ドライト用アドレス信号及びリフレッシュ用アドレス信
号を発生するためのアドレス発生回路と、リードライト
を行うメモリブロックを示すためのカウンタと、リフレ
ッシュを行うメモリブロックを示すためのカウンタから
構成さ れ、リードライト状態のメモリブロックとリフレッシュ
状態のメモリブロックと、それ以外のメモリブロックが
すべてスタンバイ状態であることを特徴とするメモリ装
置。 - （２）、複数のメモリブロックを持ち、順次カウントさ
れるアドレス信号で動作するメモリ装置において、個別
のブロック番号が設定され、メモリとメモリ制御回路と
選択器と比較器からなる複数のメモリブロックと、リー
ドライト用アドレス信号及びリフレッシュ用アドレス信
号を発生するためのアドレス発生回路と、リードライト
を行うメモリブロックを示すためのカウンタと、加算器
及び減算器により、前記リードライトを行うメモリブロ
ックを示すカウンタの出力と一致しないように制御され
たリフレッシュを行うメモリブロックを示すカウンタか
ら構成されることにより、リードライト状態のメモリブ
ロックとリフレッ シュ状態のメモリブロックとそれ以外のメモリブロック
がすべてスタンバイ状態であることを特徴とするメモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221309A JPS6376196A (ja) | 1986-09-18 | 1986-09-18 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221309A JPS6376196A (ja) | 1986-09-18 | 1986-09-18 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376196A true JPS6376196A (ja) | 1988-04-06 |
Family
ID=16764777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221309A Pending JPS6376196A (ja) | 1986-09-18 | 1986-09-18 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376196A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008262616A (ja) * | 2007-04-10 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置、内部リフレッシュ停止方法、外部アクセスと内部リフレッシュとの競合処理方法、カウンタ初期化手法、外部リフレッシュのリフレッシュアドレス検出方法、及び外部リフレッシュ実行選択方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120294A (ja) * | 1984-07-06 | 1986-01-29 | Oki Electric Ind Co Ltd | リフレツシユ制御方式 |
| JPS6196597A (ja) * | 1984-10-18 | 1986-05-15 | Mitsubishi Electric Corp | 計算機の主記憶装置 |
-
1986
- 1986-09-18 JP JP61221309A patent/JPS6376196A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120294A (ja) * | 1984-07-06 | 1986-01-29 | Oki Electric Ind Co Ltd | リフレツシユ制御方式 |
| JPS6196597A (ja) * | 1984-10-18 | 1986-05-15 | Mitsubishi Electric Corp | 計算機の主記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008262616A (ja) * | 2007-04-10 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置、内部リフレッシュ停止方法、外部アクセスと内部リフレッシュとの競合処理方法、カウンタ初期化手法、外部リフレッシュのリフレッシュアドレス検出方法、及び外部リフレッシュ実行選択方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100647170B1 (ko) | 동적 메모리를 위한 리프레시 포트 | |
| JP3579461B2 (ja) | データ処理システム及びデータ処理装置 | |
| US5075886A (en) | Refresh control circuit of pseudo static random access memory and pseudo static random access memory apparatus | |
| KR100455393B1 (ko) | 리프레시 플래그를 발생시키는 반도체 메모리 장치 및반도체 메모리 시스템. | |
| KR102889964B1 (ko) | 반도체 메모리 장치를 포함하는 메모리 시스템 | |
| JP3715716B2 (ja) | 半導体メモリ装置のクロック発生回路 | |
| KR20080030470A (ko) | 반도체 기억 장치 및 메모리 시스템 | |
| KR0142795B1 (ko) | 디램 리프레쉬 회로 | |
| JPH06103757A (ja) | リフレッシュアドレステスト回路を備えた半導体メモリ装置 | |
| KR20000004872A (ko) | 셀프 리프레시 제어 회로를 구비한 dram 및 시스템 lsi | |
| US6310813B1 (en) | Methods and apparatus for bypassing refreshing of selected portions of DRAM devices | |
| JPS6376196A (ja) | メモリ装置 | |
| JPH02105685A (ja) | ビデオメモリ回路 | |
| JPH1083669A (ja) | 半導体メモリ素子のリフレッシュ制御回路 | |
| US5253213A (en) | Semiconductor memory used for changing sequence of data | |
| JP2004171678A (ja) | 情報記憶装置、情報記憶方法、及び情報記憶プログラム | |
| JPH0489687A (ja) | 同期式バーストアクセスメモリ | |
| JP2000331498A (ja) | 半導体記憶装置 | |
| JP3610029B2 (ja) | データ処理システム | |
| JP3219964B2 (ja) | パワーダウンメモリ制御ユニット | |
| CN100547679C (zh) | 用于控制半导体存储器装置工作周期的装置和方法 | |
| KR20040018850A (ko) | 디램 셀을 사용하며, 칩 디스에이블 구간 중에 발생하는신호에 의하여 리프레쉬가 수행되도록 제어되는 동기식에스램 호한 메모리 | |
| JP3610031B2 (ja) | データ処理システム | |
| JPS60107796A (ja) | ダイナミツクメモリの制御回路 | |
| JP3610030B2 (ja) | データ処理システム |