JP3228103B2

JP3228103B2 - 半導体装置の微細パターン形成方法

Info

Publication number: JP3228103B2
Application number: JP31279295A
Authority: JP
Inventors: 良樹山西; 究藤本; 健一加川
Original assignee: Sumitomo Metal Industries Ltd
Current assignee: Nippon Steel Corp
Priority date: 1995-11-30
Filing date: 1995-11-30
Publication date: 2001-11-12
Anticipated expiration: 2015-11-30
Also published as: JPH09153482A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特に微細パターンを形成する
方法に関する。

【０００２】

【従来の技術】半導体装置の製造工程において、微細パ
ターンを形成する工程は中核を成す技術であり、特に半
導体装置の集積度および動作速度を向上させるために、
より微細なパターンを形成することが望まれている。

【０００３】この微細パターンの形成は、通常フォトリ
ソグラフィ工程とエッチング工程とにより行われる。し
かし、この通常の微細パターン形成方法では、最終的に
形成される薄膜の微細パターンの最小加工寸法はフォト
リソグラフィ工程で形成されるレジストパターンの加工
寸法の下限で決定される。

【０００４】通常の紫外線光を用いた露光装置によるフ
ォトリソグラフィでは、光の干渉や回折等の現象がある
ため、露光装置の光学的特性を向上させても紫外線の波
長に近くなる０．４μｍ幅以下のレジストパターンを安
定して形成することは難しい。これ以下の微細パターン
では形状の崩れが発生する。すなわち、露光し現像して
もレジスト下部までパターンが抜けない現象が生じる。
このため、このレジストパターンをマスクにしてエッチ
ングにより形成される薄膜の微細パターンの最小加工寸
法も０．４μｍ程度にとどまることになる。

【０００５】このフォトリソグラフィ工程における最小
加工寸法をより小さくするものとして、Ｘ線露光法や電
子線描画法が現在開発されている。Ｘ線露光法は、Ｘ線
（波長数ｎｍ）を光源とし、光の波長を短くすることで
加工寸法を小さくするものである。電子線描画法は数１
０ｎｍ程度のビーム径の電子線でレジスト上に直接描画
するものである。これらの方法によると０．１μｍ幅以
下の微細パターンを形成することが可能となる。

【０００６】しかし、Ｘ線露光法の場合は、光学レンズ
等による縮小投影が不可能であり、１対１対応のマスク
が必要である。Ｘ線の透過率が大きいため、そのマスク
材料にはＸ線の吸収係数の大きい材料が必要である。ま
た、そのマスク材料に微細なパターンを形成する技術も
必要である。

【０００７】電子線描画法の場合は、絞った電子線をレ
ジスト上で走査させるレジスト上への直接描画である。
そのため、十分な電流密度を得ようとする場合には電子
線の散乱等によるビームぼけによる解像度の低下の問題
が生じ、それを避けるため電流密度を下げるとスループ
ットの低下の問題が生じる。

【０００８】特に、スループットの低さは高集積化の進
む半導体装置の製造においては致命的なものである。こ
のため、現状では電子線描画技術はフォトリソグラフィ
用のフォトマスク製造工程に用いられる以外には、研究
段階の半導体装置の試作に応用されるのみである。ま
た、電子線は荷電粒子であり、帯電現象（チャージアッ
プ）により下地半導体素子に与える損傷も考慮する必要
がある。

【０００９】上述のように、Ｘ線露光法や電子線描画法
の実用化には多くの検討課題が残っている。したがっ
て、実際の半導体装置の製造におけるフォトリソグラフ
ィ工程おいては、今だに紫外線が用いられている。

【００１０】

【発明が解決しようとする課題】前述のように、半導体
装置の製造工程において現在実用化されている微細パタ
ーン形成技術は、紫外線を光源とするフォトリソグラフ
ィ工程とエッチング工程の通常の組み合わせである。そ
のため、その微細化の限界はフォトリソグラフィ工程の
解像度で決定され、安定に微細パターンを形成しようと
すると、０．４μｍ幅程度が限界であった。

【００１１】本発明はこのような課題に鑑みてなされた
ものであり、０．４μｍ幅以下の微細なパターンを形成
できる半導体装置の微細パターン形成方法を提供するこ
とを目的としている。

【００１２】

【課題を解決するための手段】ドライエッチング工程に
おいては、エッチング条件によりエッチングによる生成
物がエッチング孔の側壁に堆積することが知られてい
る。この堆積物は多すぎるとエッチング孔を埋め込んで
しまい、エッチング後のパターン断面形状を劣化させて
しまう。しかし、この堆積物の発生量をうまく制御する
とエッチング時の横方向へのエッチングを抑えて、良好
な矩形断面形状を持つ微細パターンを形成することが出
来るため、異方性エッチングによく利用される。

【００１３】しかし、エッチング工程の終了後にこの堆
積物がエッチングマスクとなり被エッチング膜が残渣と
して残ってしまう場合がある。図４は、半導体装置の製
造方法を示す模式的断面図であり、このエッチング残渣
の発生を示すものである。

【００１４】基板２１上には段差２２が形成されてお
り、その上に薄膜２３が成膜されている。この薄膜２３
を所定の形状にエッチングするため、段差２２の近傍に
レジストパターン２４が形成されている（図４
（ａ））。

【００１５】このレジストパターン２４をマスクにして
エッチングを施す。垂直段差部であるレジストパターン
２４の側壁と段差部２２の側壁に堆積物２５が形成され
る（図４（ｂ））。

【００１６】さらに、エッチングを進めると、段差２２
の側壁の堆積物がマスクとなって薄膜２３の一部がエッ
チングされずに段差２２の近くに残り、エッチング残渣
２７となる。

【００１７】このエッチング残渣は、半導体装置の微細
化を妨げるとともに、配線の短絡に結びつく。このた
め、このエッチング残渣を発生させない方法が検討され
ている（例えば、特開平４−５６２２４号公報）。

【００１８】本発明者は、この垂直段差部にエッチング
中に堆積する堆積物の発生量を多めに制御することによ
り、横方向のエッチングに対する保護膜として利用する
のではなく、その堆積物をエッチングのマスクとして積
極的に利用することに着目して、本発明を完成させた。

【００１９】すなわち、本発明の半導体装置の微細パタ
ーンの形成方法は、第１の薄膜を形成する工程と、
前記第１の薄膜をエッチングして、垂直段差を有する第
１薄膜パターンを形成する工程と、前記第１の薄膜パ
ターン上に第２の薄膜を形成する工程と、側壁に堆積
物が形成される条件で、前記堆積物の直下にある前記第
２の薄膜を除く第２の薄膜を完全に除去するまで、エッ
チングする工程とを有する。また、本発明の半導体装置
の微細パターンの形成方法は、第１の薄膜を形成する
工程と、前記第１の薄膜をエッチングして、垂直段差
を有する第１の薄膜パターンを形成する工程と、前記
第１の薄膜パターン上に第２の薄膜を形成する工程と、
前記第２の薄膜にできた側壁に所定の幅の堆積物を形
成する工程と、前記堆積物の直下にある第２の薄膜の
みを残して、前記第２の薄膜をエッチングする工程とを
有する。以上の工程を有することにより、第１の薄膜の
パターンの横に第２の薄膜の微細パターンを自己整合的
に形成することを特徴としている。

【００２０】またはの第２の薄膜のエッチング時に
発生する側壁堆積物の幅方向の寸法を制御することによ
り、この堆積物をマスクとしてエッチング後に残る第２
の薄膜の微細パターンを形成できる。この堆積物の幅は
エッチング条件を制御することにより、０．１μｍ以下
でも制御可能であるので、第２の薄膜のパターンも０．
１μｍ以下の幅で形成できる。

【００２１】

【発明の実施の形態】本発明の半導体装置の微細パター
ン形成方法の１例について説明する。

【００２２】図１は、本発明の半導体装置の微細パター
ン形成方法を示す模式的断面図である。工程は次のとお
りである。

【００２３】基板１上に第１の薄膜２を成膜する（図
１（ａ））。

【００２４】この第１の薄膜２の上に、レジストを塗
布しフォトリソグラフィ工程によりパターニングして、
第１のレジストパターン３を形成する。この第１のレジ
ストパターン３は、その外周が後に成膜される第２の薄
膜の微細パターンに対応するように設計される（図１
（ｂ））。

【００２５】この第１のレジストパターン３をマスクに
して、エッチング工程によりエッチングして、段差（第
１の薄膜パターン）４を形成する（図１（ｃ））。

【００２６】この段差４が形成された基板１上に第２
の薄膜５を成膜する（図１（ｄ））。

【００２７】第２の薄膜５をエッチングする。このエ
ッチングには、例えばＲＩＥ（反応性イオンエッチン
グ）を用いれば良い。このとき、エッチング条件は段差
４の側壁に堆積物６が形成される条件とする。このエッ
チング条件により側壁堆積物６の幅を制御する（図１
（ｅ））。

【００２８】さらにエッチングを行い、側壁堆積物６
の直下にある第２の薄膜５を除く第２の薄膜５を除去す
る。すなわち、側壁堆積物６をマスクにして第２の薄膜
５をエッチングして、第２の薄膜の微細パターン７を形
成する。このとき、エッチング条件は段差４の側壁に堆
積物６が形成されにくい条件とするのが好ましい。この
エッチング条件の切り換えにより、側壁の堆積物の幅の
制御性を高めることができる（図１（ｆ））。

【００２９】側壁の堆積物６を除去して、第２の薄膜
の微細パターン７を得る（図１（ｇ））。

【００３０】第１の薄膜の段差４を除去することで、
第２の薄膜による微細パターン７の孤立パターンを得る
（図１（ｈ））。

【００３１】このようにして、第１の薄膜の段差４の近
くに第２の薄膜の微細パターン７を自己整合的に形成す
ることができる。なお、第２の薄膜の微細パターン７の
平面パターンをさらに整える必要が有る場合、必要に応
じて微細パターン７の平面パターンの一部をさらにエッ
チングすれば良い。

【００３２】この第１の薄膜は１層でも複数の膜から成
る多層膜でも良い。例えば、第１の薄膜を下層膜と上層
膜からなる２層膜としても良い。

【００３３】上述の工程からわかるように、この微細パ
ターン７の高さは第２の薄膜５の厚さで、幅は堆積物６
の幅で制御されている。また、段差（第１の薄膜パター
ン）４と微細パターン７との間隔は第２の薄膜５の厚さ
と堆積物６の幅で決まる。

【００３４】したがって、第２の薄膜の微細パターン７
の寸法は以下のように制御すれば良い。その高さは第２
の薄膜５の厚さで制御する。その幅は、第２の薄膜５の
エッチングの際、段差の側壁に堆積物が形成されるエッ
チング条件で制御する。また、段差の側壁に堆積物が形
成されるエッチング条件と、段差の側壁に堆積物が形成
されないエッチング条件と、そのエッチング条件の切り
換えで制御しても良い。その平面パターンは、第２の薄
膜の微細パターン７と段差（第１の薄膜パターン）４と
の間隔を考慮に入れて、目的とする第２の薄膜の微細パ
ターン７に沿うように段差（第１の薄膜パターン）４を
形成することにより制御する。

【００３５】段差の側壁に堆積物が形成されるエッチン
グ条件と段差の側壁に堆積物が形成されないエッチング
条件は、例えばガス種、高周波電力等で制御することが
できる。

【００３６】図３は、本発明の半導体装置の微細パター
ン形成方法の１例を示す模式的平面図である。図３
（ｄ）が、目的とした（最終的に得られる）第２の薄膜
の微細パターン７の１例を示すものであり、図３（ａ）
が、それに対応する第１の薄膜の段差４（第１の薄膜パ
ターン）を示すものである。

【００３７】図３（ｂ）は、図３（ａ）の第１の薄膜の
段差４（第１の薄膜パターン）の周囲に第２の薄膜の微
細パターン７が形成された状態を示すものである。図３
（ｃ）は、第１の薄膜の段差４（第１の薄膜パターン）
が除去された状態を示すものである。図３（ｄ）は、目
的とした第２の薄膜の微細パターン７であり、例えば図
３（ｃ）の微細パターン７のうち必要部分をレジストで
被覆し、これをエッチングして微細パターン７の不要部
分を除去し、最後にレジストを除去することにより得る
ことができる。

【００３８】このように、目的とする第２の薄膜の微細
パターンに対して第１の薄膜の段差（第１の薄膜パター
ン）を設計すれば、目的とする第２の薄膜の微細パター
ンを得ることができる。

【００３９】また、第１の薄膜の周囲の１部を垂直段差
とし、残りの部分を緩やかに厚みが減少するテーパ形状
とすることにより、第１の薄膜の周囲のうち垂直段差と
なっている部分のみに沿って、第２の薄膜の微細パター
ンを形成することもできる。

【００４０】これを利用すれば、目的とする第２の薄膜
の微細パターンに対する第１の薄膜の段差（第１の薄膜
パターン）の設計はさらに容易になる。

【００４１】

【実施例】

（実施例１）以下、本発明の半導体装置の微細パターン
形成方法の実施例について図１に基づき具体的に説明す
る。本実施例では、基板は、シリコンウエハ上に予めシ
リコン窒化膜を１００ｎｍ成膜したものである。第１の
薄膜はシリコン酸化膜である。第２の薄膜は多結晶シリ
コン膜である。

【００４２】シリコン窒化膜が成膜されたシリコンウ
エハの基板１上にシリコン酸化膜からなる第１の薄膜２
を１５０ｎｍ成膜した（図１（ａ））。

【００４３】シリコン酸化膜からなる第１の薄膜２の
上にレジストを塗布し、フォトリソグラフィ工程により
パターニングして、第１のレジストパターン３を形成し
た（図１（ｂ））。

【００４４】この第１のレジストパターン３をマスクに
してシリコン酸化膜からなる第１の薄膜２の１部をエッ
チングして段差４を形成した（図１（ｃ））。

【００４５】多結晶シリコン膜からなる第２の薄膜５
を１５０ｎｍ成膜した（図１（ｄ））。

【００４６】多結晶シリコン膜からなる第２の薄膜５
をＲＩＥにより１０ｓｅｃ（１００ｎｍ）エッチングし
た。このとき、段差４の側壁に堆積物６が形成されるエ
ッチング条件とした。すなわち、ＥＣＲプラズマエッチ
ング装置を用い、Ｃｌ₂／Ｏ₂：６０／１２ｓｃｃｍ、
圧力：５ｍＴｏｒｒ、試料台ＲＦパワー１００Ｗ：マイ
クロ波パワー：１．４ｋＷとした。ＲＦの周波数は１
３．５６ＭＨｚ、マイクロ波の周波数は２．４５ＧＨｚ
であった（図１（ｅ））。

【００４７】この場合、側壁堆積物６の幅をエッチング
条件（ＲＦパワー、酸素分圧）で制御することが可能で
ある。例えば、ＲＦパワーが１００Ｗの場合、側壁堆積
物６の幅は８０ｎｍであり、ＲＦパワーを８０Ｗにすれ
ば５０ｎｍになる。また、ＲＦパワーが１００Ｗで、Ｃ
ｌ₂／Ｏ₂：６０／１５ｓｃｃｍと酸素流量を増加させ
た場合、側壁堆積物６の幅は１００ｎｍとなる。すなわ
ち、ＲＦパワーの増加あるいは酸素分圧の増加により、
側壁堆積物６の幅を大きくできる。

【００４８】多結晶シリコン膜からなる第２の薄膜５
をＲＩＥにより更にエッチングし、側壁堆積物６の直下
にある第２の薄膜５のみを残して、第２の薄膜の微細パ
ターン７を形成した。このとき、段差４の側壁に堆積物
６が形成されないエッチング条件とした。すなわち、Ｒ
Ｆパワーを３０Ｗまで下げた（図１（ｆ））。

【００４９】側壁堆積物６を除去し、幅８０ｎｍ、高
さ１５０ｎｍの多結晶シリコン膜からなる第２の薄膜の
微細パターン７を得た。第１の薄膜の段差４と微細パタ
ーン７との間隔は１００ｎｍであった。この間隔は第２
の薄膜５の厚さと堆積物６の幅から決まる。

【００５０】このときの側壁堆積物６の除去は、側壁堆
積物６はシリコン酸化物系であるので、ＨＦ系のウェッ
ト処理で除去した。

【００５１】シリコン酸化膜からなる第１の薄膜の段
差４をＨＦ系のウェット処理で除去し、第２の薄膜によ
る微細パターン７を孤立パターンで得た。なお、先の側
壁堆積物６の除去とこの第１の薄膜の段差４の除去は同
一の処理で連続して行った（図１（ｈ））。

【００５２】このようにして、従来の紫外線を光源とす
るフォトリソグラフィ工程およびエッチング工程では得
ることが出来なかった高さ１５０ｎｍ、幅８０ｎｍの微
細パターンを形成することができた。

【００５３】なお、第１の薄膜は段差構造を形成できれ
ば特に１層構造である必要はなく、多層構造、例えばＳ
ｉ₃Ｎ₄／ＳｉＯ₂の２層構造等、であっても良い。

【００５４】（実施例２）本発明の半導体装置の微細パ
ターン形成方法の別の実施例について図面に基づき具体
的に説明する。本実施例は第２の薄膜が２層膜の場合で
ある。本実施例では、基板はシリコンウエハである。第
１の薄膜はシリコン窒化膜である。第２の薄膜の下層膜
はシリコン酸化膜であり、第２の薄膜の上層膜は多結晶
シリコン膜である。

【００５５】図２は、本発明の半導体装置の微細パター
ン形成方法を示す模式的断面図である。

【００５６】シリコンウエハの基板１上にシリコン窒
化膜からなる第１の薄膜２を１５０ｎｍ成膜した（図２
（ａ））。

【００５７】シリコン窒化膜からなる第１の薄膜２の
上にレジストを塗布し、フォトリソグラフィ工程により
パターニングして、第１のレジストパターン３を形成し
た（図２（ｂ））。

【００５８】この第１のレジストパターン３をマスクに
してシリコン窒化膜からなる第１の薄膜２の１部をエッ
チングして段差４を形成した（図２（ｃ））。

【００５９】シリコン酸化膜からなる第２の薄膜の下
層膜５ａを１２ｎｍ成膜した（図２（ｄ））。

【００６０】さらに、多結晶シリコン膜からなる第２の
薄膜の上層膜５ｂを１５０ｎｍ成膜した（図２
（ｅ））。

【００６１】多結晶シリコン膜からなる第２の薄膜の
上層膜５ｂをＲＩＥにより１０ｓｅｃ（１００ｎｍ）エ
ッチングした。このとき、段差４の側壁に堆積物６が形
成されるエッチング条件とした。すなわち、ＥＣＲプラ
ズマエッチング装置を用い、Ｃｌ₂／Ｏ₂：６０／１２
ｓｃｃｍ、圧力：５ｍＴｏｒｒ、試料台ＲＦパワー１０
０Ｗ：マイクロ波パワー：１．４ｋＷとした。ＲＦの周
波数は１３．５６ＭＨｚ、マイクロ波の周波数は２．４
５ＧＨｚであった。側壁堆積物６の幅は８０ｎｍであっ
た（図２（ｆ））。

【００６２】多結晶シリコン膜からなる第２の薄膜の
上層膜５ｂをＲＩＥにより更にエッチングし、側壁堆積
物６の直下にある第２の薄膜の上層膜５ｂのみ残し、第
２の薄膜の上層膜の微細パターン７ｂを得た。このと
き、段差４の側壁に堆積物６が形成されないエッチング
条件とした。すなわち、ＲＦパワーを３０Ｗまで下げた
（図２（ｇ））。

【００６３】側壁堆積物６をＣＦ₄系のＲＩＥでエッ
チング除去した。このとき、シリコン酸化膜からなる第
２の薄膜の下層膜５ａもエッチングされる。その結果、
幅８０ｎｍ、高さ１５０ｎｍの多結晶シリコン膜からな
る第２の薄膜の上層膜の微細パターン７ｂおよび幅８０
ｎｍ、高さ１２ｎｍシリコン酸化膜からなる第２の薄膜
の下層膜の微細パターン７ａを得た。第１の薄膜の段差
４と微細パターン７ａ、７ｂとの間隔は１１２ｎｍであ
った（図２（ｈ））。

【００６４】シリコン窒化膜からなる第１の薄膜の段
差４をＨ₃ＰＯ₄（ＨＰＯ₃−Ｈ₂Ｏ）系のウェット処
理で除去し、第２の薄膜の上層膜および下層膜の微細パ
ターン７ａ、７ｂを孤立パターンで得た（図２
（ｉ））。

【００６５】このようにして、従来の紫外線を光源とす
るフォトリソグラフィ工程およびエッチング工程では得
ることが出来なかった厚さ１２ｎｍ、幅８０ｎｍのシリ
コン酸化膜上に厚さ１５０ｎｍ、幅８０ｎｍの多結晶シ
リコン膜を有する微細なＭＯＳ構造の孤立パターンを形
成することができた。

【００６６】この第２の薄膜の下層膜５ａは、第２の薄
膜の上層膜５ｂのエッチング時に基板１ないし第１の薄
膜２の表面が損傷を受けないようにするための保護膜あ
るいはエッチングのストッパー膜として用いることもで
きる。

【００６７】

【発明の効果】以上の様に本発明の半導体装置の微細パ
ターンの形成法は、垂直段差部への堆積物を制御して、
０．４μｍ幅以下の微細なパターンを形成できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の微細パターン形成方法の
１例を示す模式的断面図である。

【図２】本発明の半導体装置の微細パターン形成方法の
別の例を示す模式的断面図である。

【図３】本発明の半導体装置の微細パターン形成方法の
１例を示す模式的平面図である。

【図４】従来の半導体装置の製造方法を示す模式的断面
図であり、エッチング残渣の発生を示すものである。

【符号の説明】

１基板２第１の薄膜３第１のレジストパターン４段差（第１の薄膜パターン）５第２の薄膜５ａ第２の薄膜の下層膜５ｂ第２の薄膜の上層膜６堆積物７第２の薄膜の微細パターン７ａ第２の薄膜の下層膜の微細パターン７ｂ第２の薄膜の上層膜の微細パターン２１基板２２段差２３薄膜２４レジストパターン２５堆積物２６薄膜パターン２７エッチング残渣

フロントページの続き (56)参考文献特開平４−137738（ＪＰ，Ａ) 特開平７−307333（ＪＰ，Ａ) 特開平５−90293（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3065

Claims

(57)【特許請求の範囲】

【請求項１】以下の工程を有し、第１の薄膜パターンの
横に第２の薄膜の微細パターンを形成することを特徴と
する半導体装置の微細パターン形成方法。第１の薄膜
を形成する工程と、前記第１の薄膜をエッチングして、垂直段差を有する
第１薄膜パターンを形成する工程と、前記第１の薄膜パターン上に第２の薄膜を形成する工
程と、側壁に堆積物が形成される条件で、前記堆積物の直下
にある前記第２の薄膜を除く第２の薄膜を完全に除去す
るまで、エッチングする工程。
【請求項２】以下の工程を有し、第１の薄膜パターンの
横に第２の薄膜の微細パターンを形成することを特徴と
する半導体装置の微細パターン形成方法。第１の薄膜
を形成する工程と、前記第１の薄膜をエッチングして、垂直段差を有する
第１の薄膜パターンを形成する工程と、前記第１の薄膜パターン上に第２の薄膜を形成する工
程と、前記第２の薄膜にできた側壁に所定の幅の堆積物を形
成する工程と、前記堆積物の直下にある第２の薄膜のみを残して、前
記第２の薄膜をエッチングする工程。