JPH03257825A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03257825A JPH03257825A JP2053761A JP5376190A JPH03257825A JP H03257825 A JPH03257825 A JP H03257825A JP 2053761 A JP2053761 A JP 2053761A JP 5376190 A JP5376190 A JP 5376190A JP H03257825 A JPH03257825 A JP H03257825A
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- JP
- Japan
- Prior art keywords
- pattern
- layer
- patterned
- silicon film
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置の微細加工を向上させた半導体
装置の製造方法に関する。
装置の製造方法に関する。
（従来の技術）
従来、半導体装置の製造において、所望の回路パターン
を得るために、各種の露光、現像技術とエツチング技術
とを組合せたフォトリソグラフィが用いられている。
を得るために、各種の露光、現像技術とエツチング技術
とを組合せたフォトリソグラフィが用いられている。
フォトリソグラフィ技術は、−射的に第２図の工程断面
図に示すようにして所望のパターンを得ている。具体的
には、半導体基板１上にシリコンの酸化膜２を介して形
成された多結晶シリコン層３をパターニングする場合に
は、まず、多結晶シリコン層３上にフォトレジスト４を
全面に塗布する。その後、塗布されたフォトレジスト４
にマスクパターンを介して紫外線、電子線あるいはイオ
ン等を照射して露光を行なう。続いて、フォトレジスト
４を現像して、形成しようとする回路パターンに応じて
フォトレジスト４をパターニングする（第２図（ａ））
。
図に示すようにして所望のパターンを得ている。具体的
には、半導体基板１上にシリコンの酸化膜２を介して形
成された多結晶シリコン層３をパターニングする場合に
は、まず、多結晶シリコン層３上にフォトレジスト４を
全面に塗布する。その後、塗布されたフォトレジスト４
にマスクパターンを介して紫外線、電子線あるいはイオ
ン等を照射して露光を行なう。続いて、フォトレジスト
４を現像して、形成しようとする回路パターンに応じて
フォトレジスト４をパターニングする（第２図（ａ））
。
次に、パターニングされたフォトレジスト４をマスクと
して、多結晶シリコン層３の一部を例えば反応性イオン
エツチング（ＲＩ Ｅ）法によりエツチング除去する。
して、多結晶シリコン層３の一部を例えば反応性イオン
エツチング（ＲＩ Ｅ）法によりエツチング除去する。
その後、残存するフォトレジスト４を除去して、多結晶
シリコン層３を所望のパターンに加工する。
シリコン層３を所望のパターンに加工する。
このような製造工程において、被パターン形成層の一部
をエツチングする方法としては、上記したように、高い
異方性を有するＲＩＥ法が多用されている。このＲＩＥ
法は、マスクパターンをほぼ正確に被パターン形成層に
転写することが可能であり、マスクパターンの忠実度に
優れている。
をエツチングする方法としては、上記したように、高い
異方性を有するＲＩＥ法が多用されている。このＲＩＥ
法は、マスクパターンをほぼ正確に被パターン形成層に
転写することが可能であり、マスクパターンの忠実度に
優れている。
このため、回路パターンの極微細化を図るためには、マ
スクパターンを微細化してマスクパターンの解像度を向
上させる必要がある。
スクパターンを微細化してマスクパターンの解像度を向
上させる必要がある。
一方、半導体装置における回路パターンの形成において
、第２図（ａ）に示すフォトレジスト４のパターンは、
その線幅しか被パターン形成層における信号伝送損失等
の観点から、さほど短く設定することができない。しか
しながら、フォトレジスト４のパターンにおけるスペー
ス幅Ｓは、被パターン形成層において短絡が生じない程
度にまで短かく設定することが可能である。これらのこ
とから、極微細な回路パータンを形成するために、微細
なマスクパターンを実現するためには、スペース幅Ｓの
短かいマスクパターンの形成か要求される。
、第２図（ａ）に示すフォトレジスト４のパターンは、
その線幅しか被パターン形成層における信号伝送損失等
の観点から、さほど短く設定することができない。しか
しながら、フォトレジスト４のパターンにおけるスペー
ス幅Ｓは、被パターン形成層において短絡が生じない程
度にまで短かく設定することが可能である。これらのこ
とから、極微細な回路パータンを形成するために、微細
なマスクパターンを実現するためには、スペース幅Ｓの
短かいマスクパターンの形成か要求される。
しかしながら、従来から用いられているフォトリソグラ
フィ技術では、フォトレジストパターン４のスペース幅
Ｓは、線幅りと同等程度あるいはそれ以上の幅でしか形
成することができなかった。
フィ技術では、フォトレジストパターン４のスペース幅
Ｓは、線幅りと同等程度あるいはそれ以上の幅でしか形
成することができなかった。
このことは、照射線がフォトレジスト４内で散乱や回折
といった干渉現象を引き起こすことによるものである。
といった干渉現象を引き起こすことによるものである。
また、微細な回路パターンを得るために、フォトレジス
トか一般的にネガ型よりも解像度の高いポジ型が使用さ
れることにも起因している。
トか一般的にネガ型よりも解像度の高いポジ型が使用さ
れることにも起因している。
（発明か解決しようとする課題）
上記したように、従来のフォトリソグラフィ技術にあっ
ては、照射線の干渉現象といった基本的な現象によりマ
スクパターンの微細化は極めて困難であった。また、こ
のことは、将来、露光技術やレジスト材料か改善されて
も、これによって解消され得ないものである。
ては、照射線の干渉現象といった基本的な現象によりマ
スクパターンの微細化は極めて困難であった。また、こ
のことは、将来、露光技術やレジスト材料か改善されて
も、これによって解消され得ないものである。
したがって、従来のレジスト材をマスクとして回路パタ
ーンを形成する方法にあっては、パターン間隔の減少に
限界が生し、半導体装置における極微細化、高集積化が
極めて困難になる。
ーンを形成する方法にあっては、パターン間隔の減少に
限界が生し、半導体装置における極微細化、高集積化が
極めて困難になる。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、マスクパターンにおけるパ
ターン間隔の縮少化を達成して、被パターン形成層の極
微細パターン化を実現し、半導体装置の極微細化、高集
積化に寄与し得る半導体装置の製造方法を提供すること
にある。
、その目的とするところは、マスクパターンにおけるパ
ターン間隔の縮少化を達成して、被パターン形成層の極
微細パターン化を実現し、半導体装置の極微細化、高集
積化に寄与し得る半導体装置の製造方法を提供すること
にある。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、この発明は、被パターン形
成層上に、この被パターン形成層とは異なる物質により
第１のパターンを形成する工程と、前記第１のパターン
の側面に前記被パターン形成層と同一の物質により側壁
を形成する工程と、前記第１のパターンを選択的に除去
する工程と、前記側壁間の前記被パターン形成層上に、
第２のパターンを形成する工程と、前記第２のパターン
をマスクとして、前記側壁及びこの側壁下の被パターン
形成層を選択的に除去し、前記第２のパターン下の前記
被パターン形成層のみを残存させる工程とを有すること
を要旨とする。
成層上に、この被パターン形成層とは異なる物質により
第１のパターンを形成する工程と、前記第１のパターン
の側面に前記被パターン形成層と同一の物質により側壁
を形成する工程と、前記第１のパターンを選択的に除去
する工程と、前記側壁間の前記被パターン形成層上に、
第２のパターンを形成する工程と、前記第２のパターン
をマスクとして、前記側壁及びこの側壁下の被パターン
形成層を選択的に除去し、前記第２のパターン下の前記
被パターン形成層のみを残存させる工程とを有すること
を要旨とする。
（作用）
上記方法において、この発明は、被パターン形成層とは
異なる物質の側面に形成された被パターン形成層と同一
の物質からなる側壁下の被パタン形成層を除去すること
によって、被パターン形成層をパターニングするように
している。
異なる物質の側面に形成された被パターン形成層と同一
の物質からなる側壁下の被パタン形成層を除去すること
によって、被パターン形成層をパターニングするように
している。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る半導体装置の製造方
法を示す工程断面である。第１図に示す実施例は、側壁
残し技術によって形成される側壁（サイドウオール）を
利用して、線幅りに対してスペース幅Ｓが短かい多結晶
シリコンのパターンを半導体基板に形成するようにした
ものである。
法を示す工程断面である。第１図に示す実施例は、側壁
残し技術によって形成される側壁（サイドウオール）を
利用して、線幅りに対してスペース幅Ｓが短かい多結晶
シリコンのパターンを半導体基板に形成するようにした
ものである。
まず、シリコンの半導体基板１１上に、熱酸化法により
第１のシリコン酸化膜１２を２００人程人程厚さに堆積
形成する。続いて、シリコン酸化膜１２上に、被パター
ン形成層となる第１の多結晶シリコン膜１３をＣＶＤ法
により５０００Ａ程度の厚さに堆積形成する。その後、
第１の多結晶シリコン膜１３上に、第２のシリコン酸化
膜１４をＣＶＤ法により４０００人程度０厚さに堆積形
成する（第１図（ａ））。
第１のシリコン酸化膜１２を２００人程人程厚さに堆積
形成する。続いて、シリコン酸化膜１２上に、被パター
ン形成層となる第１の多結晶シリコン膜１３をＣＶＤ法
により５０００Ａ程度の厚さに堆積形成する。その後、
第１の多結晶シリコン膜１３上に、第２のシリコン酸化
膜１４をＣＶＤ法により４０００人程度０厚さに堆積形
成する（第１図（ａ））。
次に、全面にフォトレジスト材を塗布した後、このフォ
トレジスト材をＲＩＥ法によりパターニングして、線幅
りを０．８μ■程度、スペース幅Ｓを１．４μ■程度と
するフォトレジストバタン１５を第２のシリコン酸化膜
１４上に形成する（第１図（ｂ））。
トレジスト材をＲＩＥ法によりパターニングして、線幅
りを０．８μ■程度、スペース幅Ｓを１．４μ■程度と
するフォトレジストバタン１５を第２のシリコン酸化膜
１４上に形成する（第１図（ｂ））。
次に、フォトレジストパターン１５をマスクとして、第
２のシリコン酸化膜１４の一部を選択的にＲＩＥ法によ
りエツチング除去する。その後、フォトレジストパター
ン１５をすべて除去する。
２のシリコン酸化膜１４の一部を選択的にＲＩＥ法によ
りエツチング除去する。その後、フォトレジストパター
ン１５をすべて除去する。
これにより、フォトレジストパターン１５下の第２のシ
リコン酸化膜１４のみを選択的に残存させる。続いて、
全面に第２の多結晶シリコン膜１６をＣＶＤ法により、
選択的に残存された第２のシリコン酸化膜１４よりも厚
く堆積形成する。ひき続いて、堆積形成された第２の多
結晶シリコン膜１６をＲＩＥ法による異方性エツチング
によりエツチングする。これにより、第２のシリコン酸
化膜１４の側面に第２の多結晶シリコン膜１６を付けて
、第２の多結晶シリコン膜１４による側壁（サイドウオ
ール）１７を形成する。ここで、第２のシリコン酸化膜
１４の側面に形成される側壁１７は、その幅が ０．３
μｍ程度に極めて短かく形成される（第１図（Ｃ））。
リコン酸化膜１４のみを選択的に残存させる。続いて、
全面に第２の多結晶シリコン膜１６をＣＶＤ法により、
選択的に残存された第２のシリコン酸化膜１４よりも厚
く堆積形成する。ひき続いて、堆積形成された第２の多
結晶シリコン膜１６をＲＩＥ法による異方性エツチング
によりエツチングする。これにより、第２のシリコン酸
化膜１４の側面に第２の多結晶シリコン膜１６を付けて
、第２の多結晶シリコン膜１４による側壁（サイドウオ
ール）１７を形成する。ここで、第２のシリコン酸化膜
１４の側面に形成される側壁１７は、その幅が ０．３
μｍ程度に極めて短かく形成される（第１図（Ｃ））。
次に、側壁１７が側面に形成された第２のシリコン酸化
膜１４をすべて除去し、第１の多結晶シリコン膜１３上
に側壁１７のみを残存させる（第１図（ｄ））。
膜１４をすべて除去し、第１の多結晶シリコン膜１３上
に側壁１７のみを残存させる（第１図（ｄ））。
次に、第１の多結晶シリコン膜１３上に形成された側壁
１７間にシリコン窒化膜（ＳＩ Ｎ）１８をプラズマＣ
ＤＶ法により、側壁１７の高さよりも低くなるように堆
積形成する（第１図（ｅ））。
１７間にシリコン窒化膜（ＳＩ Ｎ）１８をプラズマＣ
ＤＶ法により、側壁１７の高さよりも低くなるように堆
積形成する（第１図（ｅ））。
次に、シリコン窒化膜１８をマスクとして、ＲＩＥ法に
より側壁１７を形成する第２の多結晶シリコンＨ１６及
び側壁１７下の第１の多結晶シリコン膜１３をエツチン
グ除去する。その後、シリコン窒化膜１８を除去する。
より側壁１７を形成する第２の多結晶シリコンＨ１６及
び側壁１７下の第１の多結晶シリコン膜１３をエツチン
グ除去する。その後、シリコン窒化膜１８を除去する。
これにより、側壁１７下に形成された第１の多結晶シリ
コン膜１３を選択的に除去して、側壁１７の幅の間隔で
第１の多結晶シリコン膜１３を残存させ、第１の多結晶
シリコン膜１３をパターニングする（第１図（ｆ））。
コン膜１３を選択的に除去して、側壁１７の幅の間隔で
第１の多結晶シリコン膜１３を残存させ、第１の多結晶
シリコン膜１３をパターニングする（第１図（ｆ））。
このように、上記した実施例で述べた製造方法にあって
は、被パターン形成層の第１の多結晶シリコン膜１３を
、その線幅Ｌ（パターン幅）が０．８μｍ程度、スペー
ス幅Ｓ（パターン間隔）が０．３μｍ程度にパターニン
グすることが可能となる。したがって、従来に比べてス
ペース幅Ｓが極めて短かいパターンを得ることができる
ようになり、集積回路の微細加工に極めて有用な加工技
術を提供することができるようになる。
は、被パターン形成層の第１の多結晶シリコン膜１３を
、その線幅Ｌ（パターン幅）が０．８μｍ程度、スペー
ス幅Ｓ（パターン間隔）が０．３μｍ程度にパターニン
グすることが可能となる。したがって、従来に比べてス
ペース幅Ｓが極めて短かいパターンを得ることができる
ようになり、集積回路の微細加工に極めて有用な加工技
術を提供することができるようになる。
なお、この発明は、上記実施例に限定されることはなく
、被パターン形成層は例えばＡｉ等の金属であっても良
く、被パターン形成層やエツチング時のマスクとなる材
質に制約されることな〈実施可能である。
、被パターン形成層は例えばＡｉ等の金属であっても良
く、被パターン形成層やエツチング時のマスクとなる材
質に制約されることな〈実施可能である。
［発明の効果］
以上説明したように、この発明によれば、被パターン形
成層上に形成される側壁を利用して、被パターン形成層
をパターニングするようにしたので、被パターン形成層
をパターニングする際のマスパターンの間隔を側壁の幅
程度に縮少化することができる。この結果、被パターン
形成層の極微細パターン化が可能となり、半導体装置の
極微細化、高集積化に寄与し得る半導体装置の製造方法
を提供することができるようになる。
成層上に形成される側壁を利用して、被パターン形成層
をパターニングするようにしたので、被パターン形成層
をパターニングする際のマスパターンの間隔を側壁の幅
程度に縮少化することができる。この結果、被パターン
形成層の極微細パターン化が可能となり、半導体装置の
極微細化、高集積化に寄与し得る半導体装置の製造方法
を提供することができるようになる。
第１図はこの発明の一実施例に係わる半導体装置の製造
方法を示す工程断面図、第２図は従来の半導体装置の一
製造方法を示す工程断面図である。 １１・・・半導体基板 １３・・・第１の多結晶シリコン膜 １４・・・第２のシリコン酸化膜 １６・・・第２の多結晶シリコン膜 １７・・・側壁 １８・・・シリコン窒化膜
方法を示す工程断面図、第２図は従来の半導体装置の一
製造方法を示す工程断面図である。 １１・・・半導体基板 １３・・・第１の多結晶シリコン膜 １４・・・第２のシリコン酸化膜 １６・・・第２の多結晶シリコン膜 １７・・・側壁 １８・・・シリコン窒化膜
Claims (1)
- 【特許請求の範囲】 被パターン形成層上に、この被パターン形成層とは異な
る物質により第１のパターンを形成する工程と、 前記第１のパターンの側面に前記被パターン形成層と同
一の物質により側壁を形成する工程と、前記第１のパタ
ーンを選択的に除去する工程と、前記側壁間の前記被パ
ターン形成層上に、第２のパターンを形成する工程と、 前記第２のパターンをマスクとして、前記側壁及びこの
側壁下の被パターン形成層を選択的に除去し、前記第２
のパターン下の前記被パターン形成層のみを残存させる
工程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053761A JPH03257825A (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053761A JPH03257825A (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257825A true JPH03257825A (ja) | 1991-11-18 |
Family
ID=12951804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2053761A Pending JPH03257825A (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257825A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254503A (en) * | 1992-06-02 | 1993-10-19 | International Business Machines Corporation | Process of making and using micro mask |
| JP2009004769A (ja) * | 2007-06-01 | 2009-01-08 | Applied Materials Inc | スペーサマスクを用いた頻度の２倍化 |
| JP2010503995A (ja) * | 2006-09-14 | 2010-02-04 | マイクロン テクノロジー， インク． | 効率的なピッチマルチプリケーションプロセス |
| JP2011514655A (ja) * | 2008-01-16 | 2011-05-06 | ケイデンス デザイン システムズ インコーポレイテッド | リソグラフィ作業のためのスペーサ二重パターン形成 |
-
1990
- 1990-03-07 JP JP2053761A patent/JPH03257825A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254503A (en) * | 1992-06-02 | 1993-10-19 | International Business Machines Corporation | Process of making and using micro mask |
| JP2010503995A (ja) * | 2006-09-14 | 2010-02-04 | マイクロン テクノロジー， インク． | 効率的なピッチマルチプリケーションプロセス |
| US9035416B2 (en) | 2006-09-14 | 2015-05-19 | Micron Technology, Inc. | Efficient pitch multiplication process |
| JP2009004769A (ja) * | 2007-06-01 | 2009-01-08 | Applied Materials Inc | スペーサマスクを用いた頻度の２倍化 |
| JP2011514655A (ja) * | 2008-01-16 | 2011-05-06 | ケイデンス デザイン システムズ インコーポレイテッド | リソグラフィ作業のためのスペーサ二重パターン形成 |
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