JP3246443B2 - 同期式バッファ回路及びこれを用いたデータ伝送回路 - Google Patents
同期式バッファ回路及びこれを用いたデータ伝送回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、同期式バッファ回
路及びこれを用いたデータ伝送回路に関し、特に終端抵
抗にて終端される伝送路から又は伝送路へのデータの授
受に使用する同期式の双方向バッファ回路及びこれらを
用いたデータ伝送回路に関する。
路及びこれを用いたデータ伝送回路に関し、特に終端抵
抗にて終端される伝送路から又は伝送路へのデータの授
受に使用する同期式の双方向バッファ回路及びこれらを
用いたデータ伝送回路に関する。
【０００２】
【従来の技術】伝送路上にデータを高速に伝送させる手
法として、低振幅のレベルを用いる事が多い。低振幅に
すれば、信号の反射を小さくすることができる為、高速
伝送が可能となる。低振幅レベルによるデータ伝送回路
の例として、従来、図６に示すデータ伝送回路６０が知
られている。
法として、低振幅のレベルを用いる事が多い。低振幅に
すれば、信号の反射を小さくすることができる為、高速
伝送が可能となる。低振幅レベルによるデータ伝送回路
の例として、従来、図６に示すデータ伝送回路６０が知
られている。
【０００３】図６に示すデータ伝送回路６０は、伝送路
６２に接続された双方向バッファ回路８０、８２及び８
４を有し、また伝送路６２の両終端は、終端抵抗６４を
介して終端電圧６６に接続されている。
６２に接続された双方向バッファ回路８０、８２及び８
４を有し、また伝送路６２の両終端は、終端抵抗６４を
介して終端電圧６６に接続されている。
【０００４】これら、双方向バッファ回路８０、８２及
び８４は、Ｎチャンネルオープンドレインバッファ７０
及び入力バッファ回路７２を備えている。Ｎチャンネル
オープンドレインバッファ７０のゲートにはラッチ回路
６８からの出力信号が供給されており、このラッチ回路
６８の出力信号がハイレベルとなると、Ｎチャンネルオ
ープンドレインバッファ７０により伝送路６２が接地さ
れ、これによりローレベルの信号が伝送路６２を介して
伝送される。尚、これら双方向バッファ回路８０、８２
及び８４はそれぞれラッチ回路６８を備えているが、図
６では簡単のため、双方向バッファ回路８０にのみラッ
チ回路を示してある。
び８４は、Ｎチャンネルオープンドレインバッファ７０
及び入力バッファ回路７２を備えている。Ｎチャンネル
オープンドレインバッファ７０のゲートにはラッチ回路
６８からの出力信号が供給されており、このラッチ回路
６８の出力信号がハイレベルとなると、Ｎチャンネルオ
ープンドレインバッファ７０により伝送路６２が接地さ
れ、これによりローレベルの信号が伝送路６２を介して
伝送される。尚、これら双方向バッファ回路８０、８２
及び８４はそれぞれラッチ回路６８を備えているが、図
６では簡単のため、双方向バッファ回路８０にのみラッ
チ回路を示してある。
【０００５】伝送路６２により伝送されるデータは各双
方向バッファ回路８０、８２及び８４に備えられた入力
バッファ回路７２により内部回路へ供給される。
方向バッファ回路８０、８２及び８４に備えられた入力
バッファ回路７２により内部回路へ供給される。
【０００６】このように、図６に示すデータ伝送回路６
０では、Ｎチャンネルオープンドレインバッファ７０を
用いる事により、ハイレベルの出力電圧は、終端電圧６
６で設定され、ローレベルの出力電圧は終端抵抗６４と
Ｎチャンネルオープンドレインバッファ７０の駆動能力
で設定される為、容易に低振幅のレベルを作る事ができ
る。また、Ｎチャンネルオープンドレインバッファ７０
のオフ時、すなわち伝送路７０上の信号がハイレベルの
時には各双方向バッファ回路の入力端はＨｚ（ハイイン
ピーダンス）レベルとなる為、出力トランジスタにＰチ
ャンネル及びＮチャンネルのトランジスタを使うタイプ
のように、データ受信時に予め出力をＨｚに設定する必
要がないため、使い勝手がよいという利点もある。
０では、Ｎチャンネルオープンドレインバッファ７０を
用いる事により、ハイレベルの出力電圧は、終端電圧６
６で設定され、ローレベルの出力電圧は終端抵抗６４と
Ｎチャンネルオープンドレインバッファ７０の駆動能力
で設定される為、容易に低振幅のレベルを作る事ができ
る。また、Ｎチャンネルオープンドレインバッファ７０
のオフ時、すなわち伝送路７０上の信号がハイレベルの
時には各双方向バッファ回路の入力端はＨｚ（ハイイン
ピーダンス）レベルとなる為、出力トランジスタにＰチ
ャンネル及びＮチャンネルのトランジスタを使うタイプ
のように、データ受信時に予め出力をＨｚに設定する必
要がないため、使い勝手がよいという利点もある。
【０００７】
【発明が解決しようとする課題】一般にこのような伝送
路では、伝送路の終端部にてデータの反射が起こるた
め、かかる反射を十分に吸収することが重要となる。
路では、伝送路の終端部にてデータの反射が起こるた
め、かかる反射を十分に吸収することが重要となる。
【０００８】上述したデータ伝送回路６０では、出力レ
ベルがハイレベルからローレベルに変化する時は、Ｎチ
ャンネルオープンドレインバッファ７０が伝送路６２を
ローレベルに駆動する為、このトランジスタの出力イン
ピーダンスによって、ある程度反射波を吸収する事がで
きる。
ベルがハイレベルからローレベルに変化する時は、Ｎチ
ャンネルオープンドレインバッファ７０が伝送路６２を
ローレベルに駆動する為、このトランジスタの出力イン
ピーダンスによって、ある程度反射波を吸収する事がで
きる。
【０００９】しかし、出力レベルがローレベルからハイ
レベルに変化する時には、Ｎチャンネルオープンドレイ
ンバッファ７０はオフし、出力Ｈｚになる為、反射波を
吸収しきれず、出力波形にひずみが生じてしまう。この
とき、伝送路６２に接続されている終端抵抗６４にて反
射を完全に吸収できれば問題は起きないが、終端抵抗だ
けで反射を完全に吸収することは現実には非常に困難で
ある。
レベルに変化する時には、Ｎチャンネルオープンドレイ
ンバッファ７０はオフし、出力Ｈｚになる為、反射波を
吸収しきれず、出力波形にひずみが生じてしまう。この
とき、伝送路６２に接続されている終端抵抗６４にて反
射を完全に吸収できれば問題は起きないが、終端抵抗だ
けで反射を完全に吸収することは現実には非常に困難で
ある。
【００１０】このため、従来では、この反射を小さくす
る為に出力レベルがローレベルからハイレベルに変化す
る時間を故意に遅らせ、出力波形にスルーレートをかけ
ることによって反射波を吸収する等の工夫がなされてい
たが、このような方法ではデータ伝送速度の低下は避け
られない。
る為に出力レベルがローレベルからハイレベルに変化す
る時間を故意に遅らせ、出力波形にスルーレートをかけ
ることによって反射波を吸収する等の工夫がなされてい
たが、このような方法ではデータ伝送速度の低下は避け
られない。
【００１１】したがって、本発明の目的は、反射波を十
分に吸収することにより高速にデータ電送が可能な同期
式バッファ回路及びこれを用いたデータ伝送回路を提供
することである。
分に吸収することにより高速にデータ電送が可能な同期
式バッファ回路及びこれを用いたデータ伝送回路を提供
することである。
【００１２】
【課題を解決するための手段】本発明による同期式バッ
ファ回路は、出力すべき信号をクロック信号に同期して
出力端子に出力する同期式バッファ回路であって、前記
クロック信号の立ち上がりエッジ及び立ち下がりエッジ
の一方に応答して前記出力すべき信号を取り込む第１の
ラッチ回路と、前記クロック信号の立ち上がりエッジ及
び立ち下がりエッジの他方に応答して前記出力すべき信
号を取り込む第２のラッチ回路と、前記第１のラッチ回
路に取り込まれた前記出力すべき信号が第１の論理レベ
ルであることに応答して前記出力端子を前記第１の論理
レベルに駆動する手段と、前記第１のラッチ回路に取り
込まれた前記出力すべき信号が第２の論理レベルであり
且つ前記第２のラッチ回路に取り込まれた前記出力すべ
き信号が前記第１の論理レベルであることに応答して前
記出力端子を前記第２の論理レベルに駆動する手段とを
備える。
ファ回路は、出力すべき信号をクロック信号に同期して
出力端子に出力する同期式バッファ回路であって、前記
クロック信号の立ち上がりエッジ及び立ち下がりエッジ
の一方に応答して前記出力すべき信号を取り込む第１の
ラッチ回路と、前記クロック信号の立ち上がりエッジ及
び立ち下がりエッジの他方に応答して前記出力すべき信
号を取り込む第２のラッチ回路と、前記第１のラッチ回
路に取り込まれた前記出力すべき信号が第１の論理レベ
ルであることに応答して前記出力端子を前記第１の論理
レベルに駆動する手段と、前記第１のラッチ回路に取り
込まれた前記出力すべき信号が第２の論理レベルであり
且つ前記第２のラッチ回路に取り込まれた前記出力すべ
き信号が前記第１の論理レベルであることに応答して前
記出力端子を前記第２の論理レベルに駆動する手段とを
備える。
【００１３】また、本発明による同期式バッファ回路
は、出力すべき信号をクロック信号の一方のエッジに同
期して出力端子に出力する同期式バッファ回路であっ
て、前記クロック信号の前記一方のエッジに応答して前
記出力すべき信号をラッチするラッチ回路を備え、前記
ラッチ回路が前記クロック信号の前記一方のエッジに同
期して第１の論理レベルをラッチした場合には、少なく
とも前記クロック信号の前記一方のエッジが次に到来す
るまで前記出力端子をハイレベル及びローレベルの一方
に駆動し、前記ラッチ回路が前記クロック信号の前記一
方のエッジに同期して前記第１の論理レベルとは異なる
第２の論理レベルをラッチした場合には、少なくとも前
記クロック信号の前記一方のエッジとは異なる他方のエ
ッジが到来するまで前記出力端子をハイレベル及びロー
レベルの他方に駆動し、その後前記クロック信号の前記
一方のエッジが到来するまでは前記出力端子をハイレベ
ルにもローレベルにも駆動することなく出力ハイインピ
ーダンス状態とすることを特徴とする。
は、出力すべき信号をクロック信号の一方のエッジに同
期して出力端子に出力する同期式バッファ回路であっ
て、前記クロック信号の前記一方のエッジに応答して前
記出力すべき信号をラッチするラッチ回路を備え、前記
ラッチ回路が前記クロック信号の前記一方のエッジに同
期して第１の論理レベルをラッチした場合には、少なく
とも前記クロック信号の前記一方のエッジが次に到来す
るまで前記出力端子をハイレベル及びローレベルの一方
に駆動し、前記ラッチ回路が前記クロック信号の前記一
方のエッジに同期して前記第１の論理レベルとは異なる
第２の論理レベルをラッチした場合には、少なくとも前
記クロック信号の前記一方のエッジとは異なる他方のエ
ッジが到来するまで前記出力端子をハイレベル及びロー
レベルの他方に駆動し、その後前記クロック信号の前記
一方のエッジが到来するまでは前記出力端子をハイレベ
ルにもローレベルにも駆動することなく出力ハイインピ
ーダンス状態とすることを特徴とする。
【００１４】また、本発明によるデータ伝送回路は、両
端が終端抵抗を介して終端電圧に接続された伝送路と、
前記伝送路と電気的に接続された複数の同期式バッファ
回路とを含むデータ伝送回路であって、前記複数の同期
式バッファ回路のそれぞれは、前記終端電圧と実質的に
同じ電圧をクロック信号に同期して前記伝送路に供給す
る第１の手段及び前記終端電圧と実質的に異なる電圧を
前記クロック信号に同期して前記伝送路に供給する第２
の手段を備え、前記クロック信号に同期した所定期間に
おいて他の同期式バッファ回路に対し一方の論理レベル
の信号を伝送する場合には、前記所定期間に亘って前記
第２の手段により前記終端電圧と実質的に異なる電圧を
前記伝送路に供給し、前記所定期間において他の同期式
バッファ回路に対し他方の論理レベルの信号を伝送する
場合には、前記所定期間の一部期間のみ前記第１の手段
により前記終端電圧と実質的に同じ電圧を前記伝送路に
供給することを特徴とする。
端が終端抵抗を介して終端電圧に接続された伝送路と、
前記伝送路と電気的に接続された複数の同期式バッファ
回路とを含むデータ伝送回路であって、前記複数の同期
式バッファ回路のそれぞれは、前記終端電圧と実質的に
同じ電圧をクロック信号に同期して前記伝送路に供給す
る第１の手段及び前記終端電圧と実質的に異なる電圧を
前記クロック信号に同期して前記伝送路に供給する第２
の手段を備え、前記クロック信号に同期した所定期間に
おいて他の同期式バッファ回路に対し一方の論理レベル
の信号を伝送する場合には、前記所定期間に亘って前記
第２の手段により前記終端電圧と実質的に異なる電圧を
前記伝送路に供給し、前記所定期間において他の同期式
バッファ回路に対し他方の論理レベルの信号を伝送する
場合には、前記所定期間の一部期間のみ前記第１の手段
により前記終端電圧と実質的に同じ電圧を前記伝送路に
供給することを特徴とする。
【００１５】
【発明の実施の形態】本発明の実施の形態による同期式
バッファ回路及びこれを用いたデータ伝送回路について
説明する。
バッファ回路及びこれを用いたデータ伝送回路について
説明する。
【００１６】図１は、本実施の形態によるデータ伝送回
路１０を示す図であり、かかるデータ伝送回路１０は、
伝送路１２、伝送路１２に接続された同期式双方向バッ
ファ回路２、４及び６、伝送路１２の両終端に接続され
た終端抵抗１４並びに終端電圧１６からなる。本実施の
形態では、伝送路１２上に接続される同期式双方向バッ
ファ回路を３つ示しているが、本発明によるデータ伝送
回路は３つの同期式双方向バッファ回路を備えるものに
限定されず、接続される同期式双方向バッファ回路の個
数は制限されない。
路１０を示す図であり、かかるデータ伝送回路１０は、
伝送路１２、伝送路１２に接続された同期式双方向バッ
ファ回路２、４及び６、伝送路１２の両終端に接続され
た終端抵抗１４並びに終端電圧１６からなる。本実施の
形態では、伝送路１２上に接続される同期式双方向バッ
ファ回路を３つ示しているが、本発明によるデータ伝送
回路は３つの同期式双方向バッファ回路を備えるものに
限定されず、接続される同期式双方向バッファ回路の個
数は制限されない。
【００１７】また、特に限定されないが、本実施の形態
においては、かかるデータ伝送回路１０のうち伝送路１
２はプリント基板上に形成されるものとし、当該プリン
ト基板上に載置される各半導体装置の入出力端子を相互
に接続するものであるとする。すなわち、同期式双方向
バッファ回路２、４及び６は、それぞれ異なる半導体装
置内に形成された入出力バッファ回路であってそれぞれ
当該半導体装置の内部回路とともに半導体チップ上に集
積されており、これら同期式双方向バッファ回路２、４
及び６がプリント基板上の伝送路１２によって相互に接
続されているのである。
においては、かかるデータ伝送回路１０のうち伝送路１
２はプリント基板上に形成されるものとし、当該プリン
ト基板上に載置される各半導体装置の入出力端子を相互
に接続するものであるとする。すなわち、同期式双方向
バッファ回路２、４及び６は、それぞれ異なる半導体装
置内に形成された入出力バッファ回路であってそれぞれ
当該半導体装置の内部回路とともに半導体チップ上に集
積されており、これら同期式双方向バッファ回路２、４
及び６がプリント基板上の伝送路１２によって相互に接
続されているのである。
【００１８】これら同期式双方向バッファ回路２、４及
び６を備える半導体チップの種類は特に限定されない
が、例えば、同期式双方向バッファ回路２は、ＤＲＡＭ
等の半導体記憶装置内の入出力バッファであり、同期式
双方向バッファ回路４は、マイクロプロセッサ等の信号
処理装置内の入出力バッファであり、同期式双方向バッ
ファ回路６は、グラフィックコントローラ等の画像処理
装置内の入出力バッファである。
び６を備える半導体チップの種類は特に限定されない
が、例えば、同期式双方向バッファ回路２は、ＤＲＡＭ
等の半導体記憶装置内の入出力バッファであり、同期式
双方向バッファ回路４は、マイクロプロセッサ等の信号
処理装置内の入出力バッファであり、同期式双方向バッ
ファ回路６は、グラフィックコントローラ等の画像処理
装置内の入出力バッファである。
【００１９】各同期式双方向バッファ回路２、４及び６
は、それぞれ入出力節点Ｉ／Ｏを有し、当該入出力節点
Ｉ／Ｏにて伝送路１２と電気的に接続されている。ま
た、各同期式双方向バッファ回路２、４及び６は出力バ
ッファ回路１８及び入力バッファ回路２０を有してお
り、出力バッファ回路１８の出力及び入力バッファ回路
２０の入力は、いずれも入出力節点Ｉ／Ｏに接続されて
いる。
は、それぞれ入出力節点Ｉ／Ｏを有し、当該入出力節点
Ｉ／Ｏにて伝送路１２と電気的に接続されている。ま
た、各同期式双方向バッファ回路２、４及び６は出力バ
ッファ回路１８及び入力バッファ回路２０を有してお
り、出力バッファ回路１８の出力及び入力バッファ回路
２０の入力は、いずれも入出力節点Ｉ／Ｏに接続されて
いる。
【００２０】出力バッファ回路１８は、図１に示すとお
り、２つのラッチ回路２２及び２４、ナンドゲート２
６、ＰチャンネルＭＯＳトランジスタ２８並びにＮチャ
ンネルＭＯＳトランジスタ３０より構成され、クロック
信号ＣＬＫに同期して出力データＯ−ＤＡＴＡを入出力
節点Ｉ／Ｏに出力する。尚、同期式双方向バッファ回路
４及び６が備える出力バッファ回路１８も、同期式双方
向バッファ回路２のそれと同様の構成であるが、簡単の
ため、図では詳細を省略している。尚、ＰチャンネルＭ
ＯＳトランジスタ２８のソース電圧は、終端電圧１６の
電圧と実質的に同じ電圧であるものとする。したがっ
て、ＮチャンネルＭＯＳトランジスタ３０のソース電圧
は、終端電圧１６の電圧と実質的に異なる電圧であると
いうことになる。
り、２つのラッチ回路２２及び２４、ナンドゲート２
６、ＰチャンネルＭＯＳトランジスタ２８並びにＮチャ
ンネルＭＯＳトランジスタ３０より構成され、クロック
信号ＣＬＫに同期して出力データＯ−ＤＡＴＡを入出力
節点Ｉ／Ｏに出力する。尚、同期式双方向バッファ回路
４及び６が備える出力バッファ回路１８も、同期式双方
向バッファ回路２のそれと同様の構成であるが、簡単の
ため、図では詳細を省略している。尚、ＰチャンネルＭ
ＯＳトランジスタ２８のソース電圧は、終端電圧１６の
電圧と実質的に同じ電圧であるものとする。したがっ
て、ＮチャンネルＭＯＳトランジスタ３０のソース電圧
は、終端電圧１６の電圧と実質的に異なる電圧であると
いうことになる。
【００２１】また、入力バッファ回路２０は、入出力節
点Ｉ／Ｏ上の信号をＩ−ＤＡＴＡとして内部回路へ供給
するものであるが、本発明においては入力バッファ回路
２０の具体的構成は特に限定されない。
点Ｉ／Ｏ上の信号をＩ−ＤＡＴＡとして内部回路へ供給
するものであるが、本発明においては入力バッファ回路
２０の具体的構成は特に限定されない。
【００２２】次に、本実施例によるデータ伝送回路１０
の動作につき、出力バッファ回路１８の動作を中心に図
２及び図３をも参照しながら説明する。
の動作につき、出力バッファ回路１８の動作を中心に図
２及び図３をも参照しながら説明する。
【００２３】 図１に示すように、ラッチ回路２２及び
２４にはクロック信号ＣＬＫが共通に供給されている
が、ラッチ回路２２はクロック信号ＣＬＫの立ち上がり
エッジに応答して出力データＯ−ＤＡＴＡを取り込み、
逆にラッチ回路２４はクロック信号ＣＬＫの立ち下がり
エッジに応答してラッチ回路２２の出力を取り込む。こ
のため、入出力節点Ｉ／Ｏ上に現れるデータは図２に示
すとおりとなる。
２４にはクロック信号ＣＬＫが共通に供給されている
が、ラッチ回路２２はクロック信号ＣＬＫの立ち上がり
エッジに応答して出力データＯ−ＤＡＴＡを取り込み、
逆にラッチ回路２４はクロック信号ＣＬＫの立ち下がり
エッジに応答してラッチ回路２２の出力を取り込む。こ
のため、入出力節点Ｉ／Ｏ上に現れるデータは図２に示
すとおりとなる。
【００２４】図２は、クロック信号ＣＬＫの立ち上がり
時及び立ち下がり時において、出力データＯ−ＤＡＴＡ
がローレベル（０）である場合とハイレベル（１）であ
る場合とで、それぞれ入出力節点Ｉ／Ｏに現れる信号が
どのようなレベルとなるかを示している。図２に示す４
状態につきそれぞれ説明すると、まず、クロック信号Ｃ
ＬＫの立ち上がり時において出力データＯ−ＤＡＴＡが
ローレベル（０）であれば、ラッチ回路２２は当該ロー
レベル（０）をラッチするため信号ｄ１はハイレベル
（１）となり、その結果ＮチャンネルＭＯＳトランジス
タ３０が導通する。この時、信号ａ１はローレベル
（０）であるため、ナンドゲート２６の出力信号ｃ１は
ハイレベル（１）であり、ＰチャンネルＭＯＳトランジ
スタ２８は非導通状態である。このため、入出力節点Ｉ
／Ｏはローレベル（０）に駆動される。
時及び立ち下がり時において、出力データＯ−ＤＡＴＡ
がローレベル（０）である場合とハイレベル（１）であ
る場合とで、それぞれ入出力節点Ｉ／Ｏに現れる信号が
どのようなレベルとなるかを示している。図２に示す４
状態につきそれぞれ説明すると、まず、クロック信号Ｃ
ＬＫの立ち上がり時において出力データＯ−ＤＡＴＡが
ローレベル（０）であれば、ラッチ回路２２は当該ロー
レベル（０）をラッチするため信号ｄ１はハイレベル
（１）となり、その結果ＮチャンネルＭＯＳトランジス
タ３０が導通する。この時、信号ａ１はローレベル
（０）であるため、ナンドゲート２６の出力信号ｃ１は
ハイレベル（１）であり、ＰチャンネルＭＯＳトランジ
スタ２８は非導通状態である。このため、入出力節点Ｉ
／Ｏはローレベル（０）に駆動される。
【００２５】次に、出力データＯ−ＤＡＴＡがローレベ
ル（０）のままクロック信号ＣＬＫが立ち下がると、ラ
ッチ回路２４は当該ローレベル（０）をラッチし、信号
ｂ１はハイレベル（１）となる。しかしながら、この場
合、信号ａ１はローレベル（０）であるため、ナンドゲ
ート２６の出力信号ｃ１はハイレベル（１）を保持す
る。したがって、入出力節点Ｉ／Ｏは依然としてローレ
ベル（０）に駆動され、このため入出力節点Ｉ／Ｏ上の
データは変化しない（Ｈｏｌｄ）。
ル（０）のままクロック信号ＣＬＫが立ち下がると、ラ
ッチ回路２４は当該ローレベル（０）をラッチし、信号
ｂ１はハイレベル（１）となる。しかしながら、この場
合、信号ａ１はローレベル（０）であるため、ナンドゲ
ート２６の出力信号ｃ１はハイレベル（１）を保持す
る。したがって、入出力節点Ｉ／Ｏは依然としてローレ
ベル（０）に駆動され、このため入出力節点Ｉ／Ｏ上の
データは変化しない（Ｈｏｌｄ）。
【００２６】次に、クロック信号ＣＬＫの立ち上がり時
において出力データＯ−ＤＡＴＡがハイレベル（１）と
なれば、ラッチ回路２２は当該ハイレベル（１）をラッ
チするため信号ｄ１はローレベル（０）に変化し、その
結果ＮチャンネルＭＯＳトランジスタ３０は非導通状態
となる。この時、信号ａ１はハイレベル（１）となり、
信号ｂ１もハイレベル（１）となっているので、ナンド
ゲート２６の出力信号ｃ１はローレベル（０）となり、
ＰチャンネルＭＯＳトランジスタ２８は導通する。この
ため、入出力節点Ｉ／Ｏはハイレベル（１）に駆動され
る。
において出力データＯ−ＤＡＴＡがハイレベル（１）と
なれば、ラッチ回路２２は当該ハイレベル（１）をラッ
チするため信号ｄ１はローレベル（０）に変化し、その
結果ＮチャンネルＭＯＳトランジスタ３０は非導通状態
となる。この時、信号ａ１はハイレベル（１）となり、
信号ｂ１もハイレベル（１）となっているので、ナンド
ゲート２６の出力信号ｃ１はローレベル（０）となり、
ＰチャンネルＭＯＳトランジスタ２８は導通する。この
ため、入出力節点Ｉ／Ｏはハイレベル（１）に駆動され
る。
【００２７】そして、出力データＯ−ＤＡＴＡがハイレ
ベル（１）のままクロック信号ＣＬＫが立ち下がると、
ラッチ回路２４は当該ハイレベル（１）をラッチし、信
号ｂ１はローレベル（０）となる。このため、ナンドゲ
ート２６の出力信号ｃ１はハイレベル（１）となり、こ
の結果、ＰチャンネルＭＯＳトランジスタ２８もＮチャ
ンネルＭＯＳトランジスタ３０もともに非導通状態とな
る。したがって、入出力節点Ｉ／Ｏは出力ハイインピー
ダンス（Ｈｚ）状態となり、入出力節点Ｉ／Ｏ上のデー
タはハイレベル（１）に保持される（Ｈｚ（１））。
ベル（１）のままクロック信号ＣＬＫが立ち下がると、
ラッチ回路２４は当該ハイレベル（１）をラッチし、信
号ｂ１はローレベル（０）となる。このため、ナンドゲ
ート２６の出力信号ｃ１はハイレベル（１）となり、こ
の結果、ＰチャンネルＭＯＳトランジスタ２８もＮチャ
ンネルＭＯＳトランジスタ３０もともに非導通状態とな
る。したがって、入出力節点Ｉ／Ｏは出力ハイインピー
ダンス（Ｈｚ）状態となり、入出力節点Ｉ／Ｏ上のデー
タはハイレベル（１）に保持される（Ｈｚ（１））。
【００２８】上記説明した４状態をタイミングチャート
で示すのが図３である。図３を参照すれば分かるとお
り、出力データＯ−ＤＡＴＡの変化は、クロック信号Ｃ
ＬＫの立ち上がりエッジに応答して入出力節点Ｉ／Ｏに
伝達されているが、当該入出力節点Ｉ／Ｏをローレベル
（０）とすべき期間は常時ローレベル（０）に駆動され
る一方、入出力節点Ｉ／Ｏをハイレベル（１）とすべき
期間は常時ハイレベル（１）に駆動されるのではなく、
クロック信号ＣＬＫの半周期分だけハイレベル（１）に
駆動され、その後は出力バッファ回路１８による駆動が
全くなされていない。尚、図３において破線で示されて
いる部分は出力ハイインピーダンス状態であること、す
なわちＰチャンネルＭＯＳトランジスタ２８もＮチャン
ネルＭＯＳトランジスタ３０も非導通状態であることを
示している。
で示すのが図３である。図３を参照すれば分かるとお
り、出力データＯ−ＤＡＴＡの変化は、クロック信号Ｃ
ＬＫの立ち上がりエッジに応答して入出力節点Ｉ／Ｏに
伝達されているが、当該入出力節点Ｉ／Ｏをローレベル
（０）とすべき期間は常時ローレベル（０）に駆動され
る一方、入出力節点Ｉ／Ｏをハイレベル（１）とすべき
期間は常時ハイレベル（１）に駆動されるのではなく、
クロック信号ＣＬＫの半周期分だけハイレベル（１）に
駆動され、その後は出力バッファ回路１８による駆動が
全くなされていない。尚、図３において破線で示されて
いる部分は出力ハイインピーダンス状態であること、す
なわちＰチャンネルＭＯＳトランジスタ２８もＮチャン
ネルＭＯＳトランジスタ３０も非導通状態であることを
示している。
【００２９】つまり、ラッチ回路２２がローレベル
（０）をラッチしているときにはＮチャンネルＭＯＳト
ランジスタ３０はオンし伝送路１２はローレベルに駆動
される一方、ラッチ回路２２がハイレベル（１）をラッ
チしているときは、ラッチ回路２４がローレベル（０）
をラッチしている期間のみＰチャンネルＭＯＳトランジ
スタ２８はオンし伝送路１２はハイレベルに駆動される
のである。
（０）をラッチしているときにはＮチャンネルＭＯＳト
ランジスタ３０はオンし伝送路１２はローレベルに駆動
される一方、ラッチ回路２２がハイレベル（１）をラッ
チしているときは、ラッチ回路２４がローレベル（０）
をラッチしている期間のみＰチャンネルＭＯＳトランジ
スタ２８はオンし伝送路１２はハイレベルに駆動される
のである。
【００３０】このため、伝送路１２上の信号の反射は、
これがローレベル（０）である場合はＮチャンネルＭＯ
Ｓトランジスタ３０の出力インピーダンスにより吸収さ
れ、これがハイレベル（１）である場合は、反射が発生
する時期、すなわち信号の変化の初期段階においてＰチ
ャンネルＭＯＳトランジスタ２８の出力インピーダンス
によって吸収されるので、かかる反射の影響を効果的に
低減することができる。しかも、反射が吸収された後、
すなわち伝送路１２上のデータがローレベル（０）から
ハイレベル（１）に変化した後クロック信号ＣＬＫの半
周期が経過した後は、出力バッファ回路１８は出力ハイ
インピーダンス状態となることから、伝送路１２上のハ
イレベル電位は終端抵抗１４及び終端電圧１６によって
決まるため、高速動作に有利な低振幅が担保され、また
出力バッファ回路１８が出力ハイインピーダンスとなる
ことで、入力バッファ回路２０による入力動作が直ちに
可能となる。
これがローレベル（０）である場合はＮチャンネルＭＯ
Ｓトランジスタ３０の出力インピーダンスにより吸収さ
れ、これがハイレベル（１）である場合は、反射が発生
する時期、すなわち信号の変化の初期段階においてＰチ
ャンネルＭＯＳトランジスタ２８の出力インピーダンス
によって吸収されるので、かかる反射の影響を効果的に
低減することができる。しかも、反射が吸収された後、
すなわち伝送路１２上のデータがローレベル（０）から
ハイレベル（１）に変化した後クロック信号ＣＬＫの半
周期が経過した後は、出力バッファ回路１８は出力ハイ
インピーダンス状態となることから、伝送路１２上のハ
イレベル電位は終端抵抗１４及び終端電圧１６によって
決まるため、高速動作に有利な低振幅が担保され、また
出力バッファ回路１８が出力ハイインピーダンスとなる
ことで、入力バッファ回路２０による入力動作が直ちに
可能となる。
【００３１】このように、本実施の形態によるデータ伝
送回路１０は、上記出力バッファ回路１８を採用したこ
とにより、反射による影響を低減しつつ、低振幅による
高速伝送が実現できる。
送回路１０は、上記出力バッファ回路１８を採用したこ
とにより、反射による影響を低減しつつ、低振幅による
高速伝送が実現できる。
【００３２】尚、データ伝送回路１０にて使用した出力
バッファ回路１８は、図４に示す出力バッファ回路５０
であっても良い。図４に示すように、出力バッファ回路
５０の基本的な構成は図１に示す出力バッファ回路１８
と同様であるが、ラッチ回路３４の出力とナンドゲート
３６の入力との間に遅延回路４２が挿入されている点が
出力バッファ回路１８と異なる。つまり、出力バッファ
回路５０では、遅延回路４２によりラッチ回路３４の出
力を遅れてナンドゲート３６に伝達させることにより、
ＰチャンネルＭＯＳトランジスタ３８が導通している期
間を伸長させ、出力バッファ回路１８に比べて長時間入
出力節点Ｉ／Ｏをハイレベル（１）に駆動している。こ
の様子は、タイミングチャートである図５に示されてい
る。尚、図５においても、破線で示されている部分は出
力ハイインピーダンス状態であること、すなわちＰチャ
ンネルＭＯＳトランジスタ３８もＮチャンネルＭＯＳト
ランジスタ４０も非導通状態であることを示している。
バッファ回路１８は、図４に示す出力バッファ回路５０
であっても良い。図４に示すように、出力バッファ回路
５０の基本的な構成は図１に示す出力バッファ回路１８
と同様であるが、ラッチ回路３４の出力とナンドゲート
３６の入力との間に遅延回路４２が挿入されている点が
出力バッファ回路１８と異なる。つまり、出力バッファ
回路５０では、遅延回路４２によりラッチ回路３４の出
力を遅れてナンドゲート３６に伝達させることにより、
ＰチャンネルＭＯＳトランジスタ３８が導通している期
間を伸長させ、出力バッファ回路１８に比べて長時間入
出力節点Ｉ／Ｏをハイレベル（１）に駆動している。こ
の様子は、タイミングチャートである図５に示されてい
る。尚、図５においても、破線で示されている部分は出
力ハイインピーダンス状態であること、すなわちＰチャ
ンネルＭＯＳトランジスタ３８もＮチャンネルＭＯＳト
ランジスタ４０も非導通状態であることを示している。
【００３３】これにより、伝送路１２上のデータがロー
レベル（０）からハイレベル（１）に変化する際に生じ
る反射を吸収するのに、出力バッファ回路１８のように
ＰチャンネルＭＯＳトランジスタ２８をクロック信号Ｃ
ＬＫの半周期分駆動するだけでは不足である場合であっ
ても、出力バッファ回路５０によればクロック信号ＣＬ
Ｋの半周期プラス遅延回路４２の遅延時間に亘ってＰチ
ャンネルＭＯＳトランジスタ３８を駆動していることか
らかかる反射を十分に吸収することができる。
レベル（０）からハイレベル（１）に変化する際に生じ
る反射を吸収するのに、出力バッファ回路１８のように
ＰチャンネルＭＯＳトランジスタ２８をクロック信号Ｃ
ＬＫの半周期分駆動するだけでは不足である場合であっ
ても、出力バッファ回路５０によればクロック信号ＣＬ
Ｋの半周期プラス遅延回路４２の遅延時間に亘ってＰチ
ャンネルＭＯＳトランジスタ３８を駆動していることか
らかかる反射を十分に吸収することができる。
【００３４】尚、遅延回路４２に入力されている制御信
号ＳＥＬは、遅延回路４２の遅延量を調節するための信
号である。かかる制御信号ＳＥＬを用いることにより、
入出力節点Ｉ／Ｏをローレベル（０）からハイレベル
（１）に変化させる際に駆動すべきＰチャンネルＭＯＳ
トランジスタ３８の駆動時間を最適化することができ
る。但し、予め最適な駆動時間が明らかである場合は、
遅延量が可変な遅延回路４２を用いる必要はなく、単一
の遅延量をもつ遅延回路を使用すれば十分である。この
場合、制御信号ＳＥＬが不要であることはいうまでもな
い。
号ＳＥＬは、遅延回路４２の遅延量を調節するための信
号である。かかる制御信号ＳＥＬを用いることにより、
入出力節点Ｉ／Ｏをローレベル（０）からハイレベル
（１）に変化させる際に駆動すべきＰチャンネルＭＯＳ
トランジスタ３８の駆動時間を最適化することができ
る。但し、予め最適な駆動時間が明らかである場合は、
遅延量が可変な遅延回路４２を用いる必要はなく、単一
の遅延量をもつ遅延回路を使用すれば十分である。この
場合、制御信号ＳＥＬが不要であることはいうまでもな
い。
【００３５】
【発明の効果】以上説明したとおり、本発明によれば、
伝送路上のデータがローレベル（０）からハイレベル
（１）に変化する際、所定期間だけ伝送路をハイレベル
（１）に駆動する手段を備えることにより、反射による
影響を低減しつつ、低振幅による高速伝送が実現でき
る。
伝送路上のデータがローレベル（０）からハイレベル
（１）に変化する際、所定期間だけ伝送路をハイレベル
（１）に駆動する手段を備えることにより、反射による
影響を低減しつつ、低振幅による高速伝送が実現でき
る。
【００３６】
【図１】 本発明の一実施の形態による出力バッファ回
路１８を用いたデータ伝送回路１０を示す図である。
路１８を用いたデータ伝送回路１０を示す図である。
【図２】 出力バッファ回路１８による動作を説明する
ための真理値表である。
ための真理値表である。
【図３】 出力バッファ回路１８による動作を説明する
タイミングチャートである。
タイミングチャートである。
【図４】 本発明の他の実施の形態による出力バッファ
回路５０を示す図である。
回路５０を示す図である。
【図５】 出力バッファ回路５０による動作を説明する
タイミングチャートである。
タイミングチャートである。
【図６】 従来のデータ伝送回路６０を示す図である。
１０ データ伝送回路 １２ 伝送路 １４ 終端抵抗 １６ 終端電圧 １８，５０ 出力バッファ回路 ２０ 入力バッファ回路 ２２，２４，３２，３４ ラッチ回路 ２６，３６ ナンドゲート ２８，３８ ＰチャンネルＭＯＳトランジスタ ３０，４０ ＮチャンネルＭＯＳトランジスタ
Claims (3)
- 【請求項１】 出力すべき信号をクロック信号に同期し
て出力端子に出力する同期式バッファ回路であって、前
記クロック信号の立ち上がりエッジ及び立ち下がりエッ
ジの一方に応答して前記出力すべき信号を取り込む第１
のラッチ回路と、前記クロック信号の立ち上がりエッジ
および立ち下がりエッジの他方に応答して前記第１のラ
ッチ回路の出力信号を取り込む第２のラッチ回路と、前
記第１のラッチ回路に取り込まれた前記出力すべき信号
が第１の論理レベルであることに応答して前記出力端子
を前記第１の論理レベルに駆動する手段と、前記第１の
ラッチ回路に取り込まれた前記出力すべき信号が第２の
論理レベルであり且つ前記第２のラッチ回路に取り込ま
れた前記第１のラッチ回路の出力信号が前記第１の論理
レベルであることに応答して前記出力端子を前記第２の
論理レベルに駆動する手段とを備える同期式バッファ回
路。 - 【請求項２】 出力すべき信号をクロック信号の一方の
エッジに同期して出力端子に出力する同期式バッファ回
路であって、前記クロック信号の前記一方のエッジに応
答して前記出力すべき信号をラッチするラッチ回路を備
え、前記ラッチ回路が前記クロック信号の前記一方のエ
ッジに同期して第１の論理レベルをラッチした場合に
は、少なくとも前記クロック信号の前記一方のエッジが
次に到来するまで前記出力端子をハイレベル及びローレ
ベルの一方に駆動し、前記ラッチ回路が前記クロック信
号の前記一方のエッジに同期して前記第１の論理レベル
とは異なる第２の論理レベルをラッチした場合には、少
なくとも前記クロック信号の前記一方のエッジとは異な
る他方のエッジが到来するまで前記出力端子をハイレベ
ル及びローレベルの他方に駆動し、その後前記ラッチ回
路が前記一方のエッジに同期して前記第１の論理レベル
をラッチするまでは前記出力端子をハイレベルにもロー
レベルにも駆動することなく出力ハイインピーダンス状
態とすることを特徴とする同期式バッファ回路。 - 【請求項３】 両端が終端抵抗を介して終端電圧に接続
された伝送路と、前記伝送路と電気的に接続された複数
の同期式バッファとを含むデータ伝送回路であって、前
記複数の同期式バッファのそれぞれは、前記終端電圧と
実質的に同じ電圧をクロック信号に同期して前記伝送路
に供給する第１の手段及び前記終端電圧と実質的に異な
る電圧を前記クロック信号に同期して前記伝送路似供給
する第２の手段を備え、前記クロック信号に同期した所
定期間において他の同期式バッファ回路に対し一方の論
理レベルの信号を伝送する場合には、前記所定期間に亘
って前記第２の手段により前記終端電圧と実質的に異な
る電圧を前記伝送路に供給し、前記所定期間において他
の同期式バッファ回路に対し他方の論理レベルの信号を
伝送する場合には、前記所定期間の一部期間のみ前記第
１の手段により前記終端電圧と実質的に同じ電圧を前記
伝送路に供給することを特徴とするデータ伝送回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14696798A JP3246443B2 (ja) | 1998-05-28 | 1998-05-28 | 同期式バッファ回路及びこれを用いたデータ伝送回路 |
| US09/322,216 US6172539B1 (en) | 1998-05-28 | 1999-05-28 | Synchronous buffer circuit and data transmission circuit having the synchronous buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14696798A JP3246443B2 (ja) | 1998-05-28 | 1998-05-28 | 同期式バッファ回路及びこれを用いたデータ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11338589A JPH11338589A (ja) | 1999-12-10 |
| JP3246443B2 true JP3246443B2 (ja) | 2002-01-15 |
Family
ID=15419638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14696798A Expired - Fee Related JP3246443B2 (ja) | 1998-05-28 | 1998-05-28 | 同期式バッファ回路及びこれを用いたデータ伝送回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6172539B1 (ja) |
| JP (1) | JP3246443B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4855101B2 (ja) * | 2005-02-25 | 2012-01-18 | 三菱電機株式会社 | 信号伝送回路、ｉｃパッケージ及び実装基板 |
| US20070071547A1 (en) * | 2005-09-27 | 2007-03-29 | Graham Packaging Company, L.P. | Tube with ball socket |
| CN117393017A (zh) * | 2022-07-05 | 2024-01-12 | 长鑫存储技术有限公司 | 数据传输结构、数据传输方法及存储器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151053A (ja) * | 1985-12-25 | 1987-07-06 | Iwatsu Electric Co Ltd | ノイズ除去回路 |
| FR2607955B1 (fr) * | 1986-12-05 | 1989-02-10 | Eurotechnique Sa | Dispositif d'autosynchronisation des circuits de sortie d'une memoire |
| US5001374A (en) * | 1989-09-08 | 1991-03-19 | Amp Incorporated | Digital filter for removing short duration noise |
| US5172397A (en) * | 1991-03-05 | 1992-12-15 | National Semiconductor Corporation | Single channel serial data receiver |
| US5179295A (en) * | 1992-03-20 | 1993-01-12 | Vlsi Technology, Inc. | Dual edge-triggered digital storage element and method therefor |
| US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
| JP3487723B2 (ja) * | 1996-09-19 | 2004-01-19 | 沖電気工業株式会社 | インタフェース回路及び信号伝送方法 |
-
1998
- 1998-05-28 JP JP14696798A patent/JP3246443B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-28 US US09/322,216 patent/US6172539B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11338589A (ja) | 1999-12-10 |
| US6172539B1 (en) | 2001-01-09 |
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