JP4855101B2

JP4855101B2 - 信号伝送回路、ｉｃパッケージ及び実装基板

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Publication number: JP4855101B2
Application number: JP2006045521A
Authority: JP
Inventors: 圭太郎山岸; 成一斉藤
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Current assignee: Mitsubishi Electric Corp
Priority date: 2005-02-25
Filing date: 2006-02-22
Publication date: 2012-01-18
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Description

この発明は、高速でシリアル信号を伝送する情報処理装置などの信号伝送回路、ＩＣパッケージ及び実装基板に関するものである。

従来の信号伝送回路は、例えばイコライザを使用して、ジッタを減らしていた（例えば、特許文献１参照）。

特開平８−２９７９２４号公報

パッシブイコライザ（Ｐａｓｓｉｖｅ−Ｅｑｕａｌｉｚｅｒ）の損失の周波数依存性は、伝送路の損失とは逆の周波数依存性損失となっていて、総合通過特性の損失は、周波数によらずほぼ一定となる。このため、レシーバＩＣ（集積回路）の受信波形はどのビットもほぼ同じ振幅となり、そのアイパターンもジッタが少なくなる。ただし、全周波数成分が一様に減衰するため、アイ開口振幅は小さくなる。しかしながら、パッシブイコライザを使用してジッタを減らす従来の回路は、インダクタンス、抵抗、コンデンサなどの素子を組み合わせた回路で構成され、ＩＣ内部に形成する場合はＩＣプロセスの複雑化を招き、チップ部品で基板上に構成する場合は部品点数や実装面積の増大を招くという問題点があった。

また、アクティブイコライザ（Ａｃｔｉｖｅ−Ｅｑｕａｌｉｚｅｒ）の利得は伝送路の損失を補償する特性としているので、総合通過特性は、全周波数にわたって損失の少ない特性になる。このため、レシーバＩＣの受信波形はドライバＩＣ（集積回路）の出力波形とほとんど変わらず、そのアイパターンも、ジッタが少なく、開口振幅も大きい。しかしながら、アクティブイコライザを使用してジッタを減らす従来の回路は、専用のＩＣを使用するか、その機能を受信ＩＣに内蔵させている。専用ＩＣを使用する場合は、部品点数の増大とコスト増加を招いている。受信ＩＣに内蔵させる場合は、ＩＣの複雑化、ＩＣ面積の増大、ＩＣ製造プロセスの微細化、およびこれらに伴うＩＣコストの増大を招くだけでなく、アクティブイコライザ通過後の波形が外部から観測できない。さらに、どちらの場合でも、利得を得るために、消費電力が大幅に増えるという問題点があった。

さらに、プリエンファシス（Ｐｒｅ−Ｅｍｐｈａｓｉｓ）をかけたドライバＩＣの出力波形は、反転直後のビットのみ、通常より振幅が大きい。このため、ドライバＩＣの出力波形のアイパターンは、Ｈｉｇｈ／Ｌｏｗともにレベルが二種類ある。この出力波形が伝送路の損失で高周波成分が減衰すると、レシーバＩＣの受信波形は、どのビットも本来のレベルになり、そのアイパターンはジッタが少なく、開口振幅は小さいレベルに揃う。ディエンファシス（Ｄｅ−Ｅｍｐｈａｓｉｓ）をかけたドライバＩＣの出力波形は、反転直後のビットのみ通常の振幅で、前と同じデータの場合は振幅を小さくする。このため、ドライバＩＣの出力波形のアイパターンは、Ｈｉｇｈ／Ｌｏｗともにレベルが二種類ある。この出力波形が伝送路の損失で高周波成分が減衰すると、レシーバＩＣの受信波形は、どのビットも小さい振幅レベルになり、そのアイパターンはジッタが少なく、開口振幅は小さいレベルに揃う。しかしながら、プリエンファシスやディエンファシスを使用してジッタを減らす従来の回路は、ドライバＩＣの出力に、連続２ビットのデータの比較回路と、データが連続する場合に、１ビット目又は２ビット目の振幅を変更する制御回路、および出力トランジスタの電圧を変更する電源回路などが必要であり、ＩＣの複雑化、ＩＣ面積の増大、ＩＣ製造プロセスの微細化、およびこれらに伴うＩＣコストの増大を招くという問題点があった。

この発明は、上述のような課題を解決するためになされたもので、その目的は、複雑な回路を採用した従来の手法と同じ効果を、複雑な回路を使うことなく、つまり、簡単な回路で実現することができる信号伝送回路を得るものである。

この発明に係る信号伝送回路は、第１のインピーダンスを有する第１の伝送路と、所定の抵抗値を有する終端抵抗と、前記第１の伝送路及び前記終端抵抗に接続され、前記第１のインピーダンス及び前記所定の抵抗値のいずれよりも高い第２のインピーダンスを有する第２の伝送路とを設け、前記第１及び第２の伝送路の接続部で信号を受信し、前記第２の伝送路は、前記第２のインピーダンスが前記第１のインピーダンスの１．１倍から４倍であり、かつ遅延時間が信号の動作周波数の周期の０．１倍から２倍の範囲に相当する長さを有するものである。

この発明に係る信号伝送回路は、複雑な回路を採用した従来の手法と同じ効果を、複雑な回路を使うことなく、つまり、簡単な回路で実現することができるという効果を奏する。

実施の形態１．
この発明の実施の形態１に係る信号伝送回路について図１及び図２を参照しながら説明する。図１は、この発明の実施の形態１に係る信号伝送回路の構成を等価回路で示す図である。なお、各図中、同一符号は同一又は相当部分を示す。

図１において、この実施の形態１に係る信号伝送回路は、信号出力等価回路１０と、伝送路２０と、信号受信等価回路３０とが設けられている。

信号出力等価回路１０は、データ信号源１１と、反転データ信号源１２と、データ信号の出力インピーダンス１３と、反転データ信号の出力インピーダンス１４とから構成されている。

伝送路２０は、データ信号の伝送路２１と、反転データ信号の伝送路２２とから構成されている。

信号受信等価回路３０は、データ信号の伝送路２１に接続された高インピーダンス伝送路３１と、反転データ信号の伝送路２２に接続された高インピーダンス伝送路３２と、データ信号の終端抵抗３３と、反転データ信号の終端抵抗３４と、入力バッファ３５とから構成されている。

すなわち、特性インピーダンスが高い伝送路３１、３２を、それぞれ伝送路２１、２２と終端抵抗３３、３４との間に入れたものである。

つぎに、この実施の形態１に係る信号伝送回路の動作について図面を参照しながら説明する。

最初に、信号波形について、説明する。データ信号源１１と反転データ信号源１２とは、常に逆相となっている。信号源１１、１２から出力された信号は、周波数依存性損失のある伝送路２１、２２を通り、入力バッファ３５に達する。しかし、この時、伝送路２１、２２と高インピーダンス伝送路３１、３２との不整合により、つまり、後者の特性インピーダンスが前者のそれより高いため、正の反射が発生し、振幅が大きくなる。

この振幅が増大した波形は、終端抵抗３３、３４に向かい、高インピーダンス伝送路３１、３２と終端抵抗３３、３４との不整合により、つまり、前者の特性インピーダンスが後者の抵抗値より高いため、負の反射が発生する。

負の反射波は、高インピーダンス伝送路３１、３２へ帰り、入力バッファ３５との接続部に達する。この時、この負の反射波に対する負の反射、すなわち正の振幅の反射波が発生する。帰ってきた負の反射波と、発生する正の反射波とが、入力バッファ３５との接続点に重なる。このため、入力バッファ３５が受信する波形は、はじめに本来の振幅より高い振幅になり、そのあと、終端抵抗３３、３４から帰ってきた負の反射により伝送路２１、２２の特性インピーダンスと終端抵抗３３、３４の抵抗値とが近い場合、本来の振幅より若干高い振幅になる。

振幅が高められたことによりエッジが急峻になり、伝送路２１、２２の損失により減衰した受信波形の高周波成分が増える。この結果、アイパターンのジッタが減少し、開口振幅も大きくなる。また、負の反射により、波形のレベルはすぐに元に戻る。

なお、終端抵抗３３、３４の抵抗値が、高インピーダンス伝送路３１、３２の特性インピーダンスと同じ値の場合には、入力バッファ３５でのアイパターンは、ジッタが減少しない。

高インピーダンス伝送路３１、３２の特性インピーダンスが、伝送路２１、２２の特性インピーダンス、および終端抵抗３３、３４の抵抗値のいずれよりも高いことにより、入力バッファ３５でのアイパターンのジッタが減少し、アイ開口振幅が増える。

図２は、図１に示す信号伝送回路の具体例として、ＦＲ−４基板配線約６０ｃｍに４Ｇｂｐｓの信号を伝送した場合の波形シミュレーション結果を示す図である。

図２において、（ａ）は高インピーダンス伝送路３１、３２が無い場合の信号出力等価回路１０の出力差動波形、（ｂ）は高インピーダンス伝送路３１、３２が無い場合の信号出力等価回路１０の出力差動波形のアイパターン、（ｃ）は配線（伝送路２１、２２）の通過特性、（ｄ）は高インピーダンス伝送路３１、３２が無い場合と有る場合の入力バッファ３５の受信差動波形、（ｅ）は高インピーダンス伝送路３１、３２が無い場合の入力バッファ３５の受信差動波形のアイパターン、（ｆ）は高インピーダンス伝送路３１、３２が有る場合の入力バッファ３５の受信差動波形のアイパターンである。また、図２（ｄ）において、ｄ１は高インピーダンス伝送路３１、３２が無い場合の入力バッファ３５の受信差動波形（実線）、ｄ２は高インピーダンス伝送路３１、３２が有る場合の入力バッファ３５の受信差動波形（破線）である。

シミュレーション条件について説明する。出力インピーダンス１３、１４（Ｚｏｕｔ）は５０Ω、配線（伝送路２１、２２）の特性インピーダンス（Ｚｏ）も５０Ω、終端抵抗３３、３４も５０Ωで、高インピーダンス伝送路が無い場合は完全にインピーダンス整合させている。高インピーダンス伝送路３１、３２は、特性インピーダンスＺｏ＝１５０Ω、遅延時間Ｔｄ＝１２５ｐｓである。信号速度は４Ｇｂｐｓで、１ビットの時間は２５０ｐｓである。なお、実時間を１ビットの時間で規格化した単位を、ＵＩ（ＵｎｉｔＩｎｔｅｒｖａｌ）と呼び、例えば４Ｇｂｐｓでは２５０ｐｓは１ＵＩ、５０ｐｓは０．２ＵＩと表記する場合もある。

まず、高インピーダンス伝送路３１、３２が無い場合の波形について、説明する。整合が取れているため、図２（ｂ）に示すように、信号出力等価回路１０の出力差動波形のアイパターンは、ジッタがほとんど無い。しかし、図２（ｃ）に示した配線の通過特性に見られる周波数依存性損失により、伝送される信号は高い周波数成分ほど減衰し、図２（ｅ）に示すように、入力バッファ３５が受信するアイパターンの開口幅は約１８０ｐｓで、約７０ｐｓのジッタが存在する。この７０ｐｓは、４Ｇｂｐｓの場合、０．２８ＵＩに相当する。

次に、高インピーダンス伝送路３１、３２による波形改善効果について、説明する。ＦＲ−４基板配線との不整合により、振幅に対して＋５０％の反射波が発生し、振幅は最初に到達した振幅の１．５倍になる。終端抵抗３３、３４との不整合では、元々１．５倍になっていた振幅に対して−５０％の反射波が発生する。この反射波が入力バッファ３５の接続位置に戻ると、さらに元の振幅の＋３７．５％の反射波が発生する。高インピーダンス伝送路３１、３２の遅延時間Ｔｄは１２５ｐｓなので、往復２５０ｐｓは１ＵＩになる。

すなわち、入力バッファ３５の取り込む波形は、信号が最初に到達した時点で元の１．５倍になり、その１ＵＩ後に１．１２５倍になる。その結果、高インピーダンス伝送路３１、３２が無い波形に対して、信号が反転したビットだけ、１．５倍になる。一度、反転した後のビットが同一データの場合、２ビット目は１．１２５倍の振幅で、その後は徐々に元の振幅に近づく。これにより、アイパターンの開口幅は約２１０ｐｓまで回復し、ジッタは４０ｐｓまで減少し、アイ開口も約±１００ｍＶから、約±２５０ｍＶに広がる。

すなわち、この実施の形態１では、伝送路２１、２２と終端抵抗３３、３４との間に、特性インピーダンスが伝送路２１、２２の特性インピーダンスおよび終端抵抗３３、３４の抵抗値のいずれよりも高い、追加された高インピーダンス伝送路３１、３２を持ち、元の伝送路２１、２２と追加された高インピーダンス伝送路３１、３２との接続部で信号を受信することを特徴とする。

また、追加された高インピーダンス伝送路３１、３２のインピーダンスは、伝送路２１、２２のインピーダンスの１．１倍から４倍であり、高インピーダンス伝送路３１、３２は、遅延時間がデータ信号動作周波数の周期の０．１倍から２倍の範囲に相当する長さである。

以上のように、この実施の形態１では、ＦＲ−４基板配線６０ｃｍ相当の伝送路に対して、パッシブイコライザ、アクティブイコライザ、プリエンファシス、ディエンファシスなどのＩＣの機能を用いなくても、アイパターンのジッタを減らし、アイ開口を広げることが可能である。

実施の形態２．
この発明の実施の形態２に係る信号伝送回路について図３を参照しながら説明する。図３は、この発明の実施の形態２に係る信号伝送回路の構成をレシーバＩＣパッケージで示す部分断面図である。この図３は、高インピーダンス伝送路を、パッケージ基板配線で形成した例を示す。

図３において、この実施の形態２に係る信号伝送回路は、パッケージ基板表面に形成された高インピーダンスのパッケージ基板配線３０１と、パッケージ基板表面に実装されたチップ抵抗などの終端抵抗３０３と、レシーバＩＣ（受信回路）チップ３０５と、伝送路の一部を形成するパッケージ基板配線３１２とが設けられている。なお、本明細書で言うレシーバＩＣとは信号受信用と送信用の両方の端子を持つＩＣも含み、この場合は受信部分に言及している。

パッケージ基板配線３１２は、ビア（Ｖｉａ）３１１ｂ、３１１ａ、パッケージ基板裏面に形成されたハンダボール３１０を経由し、実装基板配線を介してドライバＩＣ（図示せず）と繋がるとともに、ビア（Ｖｉａ）３１１ｃ、３１１ｄ、ハンダバンプ３１３を経由し、受信ＩＣ３０５と繋がる。なお、パッケージ基板のＧＮＤ３１４は、灰色（グレー）で表している。

つぎに、この実施の形態２に係る信号伝送回路の動作について図面を参照しながら説明する。

ドライバＩＣから出力された信号は、実装基板配線を介して、レシーバＩＣのパッケージに到達し、ハンダボール３１０やビア３１１ａ、３１１ｂを経由してパッケージ基板配線３１２を通り、さらにビア３１１ｃ、３１１ｄやハンダバンプ３１３を経由して、受信ＩＣ３０５に入力される。

パッケージ基板と受信ＩＣ３０５とを接続するハンダバンプ３１３直下から、パッケージ基板表面に配線３０１をひき、その先で終端抵抗３０３と接続する。この追加されたパッケージ基板配線３０１の特性インピーダンスを、伝送路であるパッケージ基板配線３１２の特性インピーダンスおよび終端抵抗３０３の抵抗値より高くし、かつパッケージ基板配線３０１を所望の配線遅延時間を実現するための配線長にする。これにより、パッケージ基板配線３１２と追加されたパッケージ基板配線３０１との不整合による正の反射、および追加されたパッケージ基板配線３０１と終端抵抗３０３との不整合による負の反射が発生する。

以上のように、この実施の形態２では、所望の回路が簡単に実現できる。さらに、この実施の形態２では、終端抵抗３０３をパッケージ基板表面上においているため、一般的に、受信ＩＣ３０５内部に形成されている抵抗は、不要となる。

なお、この実施の形態２では、終端抵抗３０３がチップ抵抗であるが、パッケージ基板内蔵抵抗でも構わない。あるいは、受信ＩＣ３０５の別のハンダバンプを介して、受信ＩＣ３０５内部の終端抵抗と接続しても構わない。また、高インピーダンス配線３０１は、高い特性インピーダンスが保てれば内層配線であっても構わない。

実施の形態３．
この発明の実施の形態３に係る信号伝送回路について図４を参照しながら説明する。図４は、この発明の実施の形態３に係る信号伝送回路のＩＣパッケージの断面を示す図である。この図４は、上記実施の形態２のパッケージ基板を使用したＩＣパッケージの例を示す。

図４において、ＩＣパッケージ３００は、パッケージケース３２０と、パッケージケース３２０内部の充填材３２１と、受信信号伝送経路３３０と、送信信号伝送経路３３１とが設けられている。

つぎに、この実施の形態３に係る信号伝送回路の動作について図面を参照しながら説明する。

受信信号伝送経路３３０には、上記実施の形態２で説明した、追加されたパッケージ基板配線３０１と、終端抵抗３０３がある。しかし、送信信号伝送経路３３１は、その必要が無いので、ハンダバンプからハンダボールまで、４つのビアとパッケージ基板配線で接続されているだけである。

このＩＣパッケージ３００を使用することで、ＩＣを搭載するパッケージ基板裏面の受信ピン（ハンダボール）での波形のアイパターンの開き方が小さくても、実際にＩＣが検出するアイパターンは広くなる。

以上のように、パッケージ基板配線と終端抵抗の間に高インピーダンス配線を挿入したパッケージ基板を使用することで、このＩＣパッケージのユーザーは、実装基板配線（図示せず）で劣化したアイパターンが回復するので、受信ピン（ハンダボール）でのジッタ耐性が強いＩＣパッケージを提供できる。

実施の形態４．
この発明の実施の形態４に係る信号伝送回路について図５を参照しながら説明する。図５は、この発明の実施の形態４に係る信号伝送回路のＩＣパッケージを搭載した実装基板の断面を示す図である。

図５において、実装基板４０１には、基板表面に搭載された、送受信ピンのあるＩＣパッケージ３００Ａと、同じく基板表面に搭載された、送受信ピンのあるＩＣパッケージ３００Ｂと、左側のＩＣパッケージ３００Ａから右側のＩＣパッケージ３００Ｂへの実装基板配線４０２と、右側のＩＣパッケージ３００Ｂから左側のＩＣパッケージ３００Ａへの実装基板配線４０３とが設けられている。これらＩＣパッケージ３００Ａ、３００Ｂは、上記実施の形態３のＩＣパッケージ３００と同様である。

つぎに、この実施の形態４に係る信号伝送回路の動作について図面を参照しながら説明する。

実装基板４０１の配線を伝送路とする場合、実装基板４０１の導体損失と誘電体損失のため、周波数依存性の損失が大きくなり、アイパターンがつぶれやすい。しかし、２つのＩＣパッケージ３００Ａ、３００Ｂは、パッケージ基板上に高インピーダンス配線を造り、その先で終端しているため、アイパターンのジッタやアイ開口振幅が改善される。

以上のように、パッケージ基板配線と終端抵抗の間に高インピーダンス配線を挿入したパッケージ基板を使用することで、このＩＣパッケージのユーザーは、実装基板配線で劣化したアイパターンが回復することを想定して使用できるので、よりアイパターンがつぶれる伝送路を持つシステムでも使用できる。

実施の形態５．
この発明の実施の形態５に係る信号伝送回路について図６を参照しながら説明する。図６は、この発明の実施の形態５に係る信号伝送回路の構成を実装基板で示す断面図である。この図６は、高インピーダンス伝送路を、実装基板配線で形成した例を示す。

図６において、この実施の形態５に係る信号伝送回路は、実装基板４０１の内部に形成された実装基板配線４０４と、実装基板４０１の内部に形成され、追加された実装基板配線である高インピーダンス配線４０５と、実装基板４０１の表面に搭載された受信ＩＣパッケージ３００Ｃと、実装基板４０１の表面に形成された終端抵抗４０６とが設けられている。

高インピーダンス配線４０５の特性インピーダンスを、伝送路である実装基板配線４０４の特性インピーダンスおよび終端抵抗４０６の抵抗値より高くし、かつ高インピーダンス配線４０５を所望の配線遅延時間を実現するための配線長にする。

つぎに、この実施の形態５に係る信号伝送回路の動作について図面を参照しながら説明する。

実装基板４０１の配線４０４で形成された伝送路は、周波数依存性の損失があり、受信ＩＣパッケージ３００Ｃに達するまでにアイパターンのジッタが増え、アイ開口振幅は小さくなる。しかし、終端抵抗４０６を実装基板４０１表面上に置き、受信ＩＣパッケージ３００Ｃとの間を高インピーダンス配線４０５で繋ぐことで、実装基板配線４０４と高インピーダンス配線４０５との不整合により正の反射、および高インピーダンス配線４０５と終端抵抗４０６との不整合により負の反射が発生し、受信ＩＣパッケージ３００Ｃでのアイパターンはジッタが減少し、アイ開口が広がり、アイ開口振幅は大きくなる。

以上のように、この実施の形態５では、所望の回路が簡単に実現できる。さらに、この実施の形態５では、終端抵抗４０６を実装基板４０１上に置いているため、一般的に受信ＩＣチップ内部に形成されている抵抗は、不要となる。

なお、受信ＩＣパッケージ内部の配線は、信号速度に対して短い場合は、波形改善への影響は小さく、無視できる。また、この実施の形態５では、終端抵抗４０６を実装基板４０１の表面に実装したチップ抵抗で実現しているが、実装基板４０１内部に埋め込んでも構わない。あるいは、実装基板４０１の基板製造プロセスで形成した抵抗でも構わない。さらに、終端抵抗４０６をＩＣチップに形成し、ＩＣパッケージ３００Ｃの別の端子からＩＣパッケージを介してＩＣチップと接続しても構わない。また、高インピーダンス配線４０５は、実装基板４０１の表面層配線でも構わない。

この発明の実施の形態１に係る信号伝送回路の構成を等価回路で示す図である。この発明の実施の形態１に係る信号伝送回路の具体例の信号波形を示す図である。この発明の実施の形態２に係る信号伝送回路の構成をレシーバＩＣパッケージで示す部分断面図である。この発明の実施の形態３に係る信号伝送回路のレシーバＩＣパッケージの断面を示す図である。この発明の実施の形態４に係る信号伝送回路のレシーバＩＣパッケージを搭載した実装基板の断面を示す図である。この発明の実施の形態５に係る信号伝送回路の構成を実装基板で示す断面図である。

符号の説明

１０信号出力等価回路、１１データ信号源、１２反転データ信号源、１３出力インピーダンス、１４出力インピーダンス、２０伝送路、２１伝送路、２２伝送路、３０信号受信等価回路、３１高インピーダンス伝送路、３２高インピーダンス伝送路、３３終端抵抗、３４終端抵抗、３５入力バッファ、３００ＩＣパッケージ、３００ＡＩＣパッケージ、３００ＢＩＣパッケージ、３００ＣＩＣパッケージ、３０１パッケージ基板配線、３０３終端抵抗、３０５ＩＣチップ、３１０ハンダボール、３１１ａ、３１１ｂ、３１１ｃ、３１１ｄビア、３１２パッケージ基板配線、３１３ハンダバンプ、３２０パッケージケース、３２１充填材、３３０受信信号伝送経路、３３１送信信号伝送経路、４０１実装基板、４０２実装基板配線、４０３実装基板配線、４０４実装基板配線、４０５高インピーダンス配線、４０６終端抵抗。

Claims

第１のインピーダンスを有する第１の伝送路と、
所定の抵抗値を有する終端抵抗と、
前記第１の伝送路に一端が接続され、かつ前記終端抵抗に他端が接続され、前記第１のインピーダンス及び前記所定の抵抗値のいずれよりも高い第２のインピーダンスを有する第２の伝送路とを備え、
前記第１及び第２の伝送路の接続部で信号を受信し、
前記第２の伝送路は、
前記第２のインピーダンスが前記第１のインピーダンスの１．１倍から４倍であり、かつ
遅延時間が信号の動作周波数の周期の０．１倍から２倍の範囲に相当する長さを有する
ことを特徴とする信号伝送回路。
第１のインピーダンスを有する第１の伝送路と、
所定の抵抗値を有する終端抵抗と、
前記第１の伝送路に一端が接続され、かつ前記終端抵抗に他端が接続され、前記第１のインピーダンス及び前記所定の抵抗値のいずれよりも高い第２のインピーダンスを有する第２の伝送路とを備え、
前記第２の伝送路を基板配線で形成し、
前記第１及び第２の伝送路の接続部で信号を受信し、
前記第２の伝送路は、
前記第２のインピーダンスが前記第１のインピーダンスの１．１倍から４倍であり、かつ
遅延時間が信号の動作周波数の周期の０．１倍から２倍の範囲に相当する長さを有する
ことを特徴とする信号伝送回路。
請求項２記載の信号伝送回路
を備えたことを特徴とするＩＣパッケージ。
外部から信号を受信する受信信号伝送経路と、
外部へ信号を送信する送信信号伝送経路とを備えたＩＣパッケージであって、
前記受信信号伝送経路は、
パッケージ基板内部に形成され、第１のインピーダンスを有する第１のパッケージ基板配線と、
前記パッケージ基板表面に形成され、所定の抵抗値を有する終端抵抗と、
前記パッケージ基板表面に形成され、前記第１のパッケージ基板配線に一端が接続され、かつ前記終端抵抗に他端が接続され、前記第１のインピーダンス及び前記所定の抵抗値のいずれよりも高い第２のインピーダンスを有する第２のパッケージ基板配線とから構成されているとともに、
前記送信信号伝送経路は、前記パッケージ基板内部に形成された第３のパッケージ基板配線から構成され、
前記第１及び第２のパッケージ基板配線の接続部で信号を受信するともに、前記第３のパッケージ基板配線へ信号を送信する受信回路
をさらに備え、
前記第２のパッケージ基板配線は、
前記第２のインピーダンスが前記第１のインピーダンスの１．１倍から４倍であり、かつ
遅延時間が信号の動作周波数の周期の０．１倍から２倍の範囲に相当する長さを有する
ことを特徴とするＩＣパッケージ。
請求項３、請求項４のいずか一方に記載の第１及び第２のＩＣパッケージを搭載した実装基板であって、
前記第１のＩＣパッケージの送信信号端子と前記第２のＩＣパッケージの受信信号端子を接続する実装基板配線
を備えたことを特徴とする実装基板。
実装基板に設けられ、第１のインピーダンスを有する第１の実装基板配線と、
前記実装基板に設けられ、所定の抵抗値を有する終端抵抗と、
前記実装基板に設けられ、前記第１の実装基板配線に一端が接続され、かつ前記終端抵抗に他端が接続され、前記第１のインピーダンス及び前記所定の抵抗値のいずれよりも高い第２のインピーダンスを有する第２の実装基板配線とを備え、
前記第１及び第２の実装基板配線の接続部で信号を受信し、
前記第２の実装基板配線は、
前記第２のインピーダンスが前記第１のインピーダンスの１．１倍から４倍であり、かつ
遅延時間が信号の動作周波数の周期の０．１倍から２倍の範囲に相当する長さを有する
ことを特徴とする信号伝送回路。
請求項６記載の信号伝送回路
を備えたことを特徴とする実装基板。