JP3295372B2 - デインターリーブ装置 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2782—Interleaver implementations, which reduce the amount of required interleaving memory
- H03M13/2785—Interleaver using in-place interleaving, i.e. writing to and reading from the memory is performed at the same memory location
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
-
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- Record Information Processing For Printing (AREA)
Description
【０００１】
【発明の技術分野】本発明はデインターリーブ装置に関
するものである。
するものである。
【０００２】
【従来の技術】現在、通信機器、データ記憶装置などに
おいては、データ転送時に生じるバースト誤り抑えるた
め、データをインターリーブして転送し、受信側にてデ
インターリーブ装置によりデータを復元することが一般
的である。
おいては、データ転送時に生じるバースト誤り抑えるた
め、データをインターリーブして転送し、受信側にてデ
インターリーブ装置によりデータを復元することが一般
的である。
【０００３】インターリーブ、デインターリーブ技術と
して次のようなものがある。インターリーブされるデー
タは図６に示すように３２ビットのデータを１ワードと
し、３２ワード（１０２４ビット）を１ブロックとして
あり、さらに、１ブロックのデータを１ワード毎にａ〜
ｄの４つのフェーズに分け、交互に異なるフェーズのワ
ードが並ぶように多重化してある。さらに、転送時にビ
ット列、ワード列を入れ換えることによって１ブロック
のデータがインターリーブされ転送される。具体的には
図６に示すように配列されたデータについて、［フェー
ズ名］［ワード番号］（［ビット番号］）として表すと
すると、インターリーブの後、各データは、ａ０
（０）、ｂ０（０）、ｃ０（０）、ｄ０（０）、ａ１
（０）・・・・ｄ６（３１）、ａ７（３１）、ｂ７（３
１）、ｃ７（３１）、ｄ７（３１）の順に１ビットずつ
転送されれる。
して次のようなものがある。インターリーブされるデー
タは図６に示すように３２ビットのデータを１ワードと
し、３２ワード（１０２４ビット）を１ブロックとして
あり、さらに、１ブロックのデータを１ワード毎にａ〜
ｄの４つのフェーズに分け、交互に異なるフェーズのワ
ードが並ぶように多重化してある。さらに、転送時にビ
ット列、ワード列を入れ換えることによって１ブロック
のデータがインターリーブされ転送される。具体的には
図６に示すように配列されたデータについて、［フェー
ズ名］［ワード番号］（［ビット番号］）として表すと
すると、インターリーブの後、各データは、ａ０
（０）、ｂ０（０）、ｃ０（０）、ｄ０（０）、ａ１
（０）・・・・ｄ６（３１）、ａ７（３１）、ｂ７（３
１）、ｃ７（３１）、ｄ７（３１）の順に１ビットずつ
転送されれる。
【０００４】従来、このようにインターリーブされたデ
ータについては次のような構成にてデインターリーブを
行っていた。図示しないが、例えば、ビット列、ワード
列入れ換えのための１ビットずつ読み書き可能な１０２
４ビットのＲＡＭと、フェーズ分離用の１０２４ビット
の他のＲＡＭと、それぞれのアドレスカウンタとから構
成される。ここで、１ビットずつ読み書き可能な１０２
４ビットのＲＡＭの上位アドレスを指定する上位５ビッ
トのアドレス線をＲＡ［９，８，７，６，５］、下位ア
ドレスを指定する下位５ビットのアドレス線をＲＡ
［４，３，２，１，０］とし、アドレス指定のための１
０ビットの出力を有するアドレスカウンタの出力を上位
５ビット、下位５ビットに分け、それぞれＣＡ［９，
８，７，６，５］、ＣＡ［４，３，２，１，０］とし、
また、便宜上ＲＡ［９，８，７，６，５］をＲＡ［９：
５］などと表すものとする。セレクタによりアドレス線
ＲＡ［９：５］、ＲＡ［４：０］にそれぞれ上位５ビッ
トの出力ＣＡ［９：５］、下位５ビットの出力ＣＡ
［４：０］を交互に接続可能としてある。これにより、
１ブロックのデータを書き込み完了する毎にアドレスカ
ウンタの上位５ビットの出力、下位５ビットの出力を互
いに入れ換えて書き込まれたデータを読み出し、読出し
の都度入来する次のブロックのデータを読み出したアド
レスにそのまま書き込むことにより、ワード列、ビット
列の入れ換えを行う。すなわち、まず、最初のブロック
についてはアドレスカウンタの上位５ビットの出力、下
位５ビットの出力を入れ換えず、図７に示すようにその
まま書き込む。なお、同図においては各行が、アドレス
カウンタの上位５ビットの出力にて指定されるＲＡＭの
上位アドレス０〜３１を示し、各列が下位５ビットにて
指定される下位アドレス０〜３１を示してあり、上位及
び下位アドレスを便宜上１０進数で示してある。なお、
これ以降の説明でも同様に１０進数にて示し、また、上
位及び下位アドレスにて指定される記憶領域のアドレス
についても同様に示すこととする。最初のブロックにつ
いては行方向に書き込んで行くことにより、図６に示し
た元のデータ配列に対してワード列、ビット列が入れ換
えられた形でＲＡＭにデータが書き込まれる。次にアド
レスカウンタの上位５ビットの出力、下位５ビットの出
力を互いに入れ換えて読み出すことにより、列方向に読
み出す、すなわち、図７の下位アドレス０について上位
アドレス０〜３１まで読み出し、次に下位アドレス１に
ついて上位アドレス０〜３１まで読み出すというように
して最終下位アドレス３１まで読み出す。これにより、
ワード列、ビット列を再び入れ換えて図６に示した元の
データ配列に戻した形で出力する。各データは、ａ０
（０）、ａ０（１）、・・・、ａ０（３１）、ｂ０
（０）、・・・、ｂ０（３１）、ｃ０（０）、・・・、
ｃ０（３１）、・・・，ｄ７（０）、・・・、ｄ７（３
１）の順に１ビットずつ出力される。また、読み出すと
同時に読み出したアドレスに２番目のブロックのデータ
を１ビットずつ書き込んで行く。この２番目のブロック
のデータの書き込みが終了すると図８に示されるような
データ配列となる。この後、アドレスカウンタの上位５
ビットの出力、下位５ビットの出力を再び切り換えてこ
れらを読み出し、読み出すと同時に読み出したアドレス
にそのまま、３番目のブロックのデータの書き込みを行
うのである。
ータについては次のような構成にてデインターリーブを
行っていた。図示しないが、例えば、ビット列、ワード
列入れ換えのための１ビットずつ読み書き可能な１０２
４ビットのＲＡＭと、フェーズ分離用の１０２４ビット
の他のＲＡＭと、それぞれのアドレスカウンタとから構
成される。ここで、１ビットずつ読み書き可能な１０２
４ビットのＲＡＭの上位アドレスを指定する上位５ビッ
トのアドレス線をＲＡ［９，８，７，６，５］、下位ア
ドレスを指定する下位５ビットのアドレス線をＲＡ
［４，３，２，１，０］とし、アドレス指定のための１
０ビットの出力を有するアドレスカウンタの出力を上位
５ビット、下位５ビットに分け、それぞれＣＡ［９，
８，７，６，５］、ＣＡ［４，３，２，１，０］とし、
また、便宜上ＲＡ［９，８，７，６，５］をＲＡ［９：
５］などと表すものとする。セレクタによりアドレス線
ＲＡ［９：５］、ＲＡ［４：０］にそれぞれ上位５ビッ
トの出力ＣＡ［９：５］、下位５ビットの出力ＣＡ
［４：０］を交互に接続可能としてある。これにより、
１ブロックのデータを書き込み完了する毎にアドレスカ
ウンタの上位５ビットの出力、下位５ビットの出力を互
いに入れ換えて書き込まれたデータを読み出し、読出し
の都度入来する次のブロックのデータを読み出したアド
レスにそのまま書き込むことにより、ワード列、ビット
列の入れ換えを行う。すなわち、まず、最初のブロック
についてはアドレスカウンタの上位５ビットの出力、下
位５ビットの出力を入れ換えず、図７に示すようにその
まま書き込む。なお、同図においては各行が、アドレス
カウンタの上位５ビットの出力にて指定されるＲＡＭの
上位アドレス０〜３１を示し、各列が下位５ビットにて
指定される下位アドレス０〜３１を示してあり、上位及
び下位アドレスを便宜上１０進数で示してある。なお、
これ以降の説明でも同様に１０進数にて示し、また、上
位及び下位アドレスにて指定される記憶領域のアドレス
についても同様に示すこととする。最初のブロックにつ
いては行方向に書き込んで行くことにより、図６に示し
た元のデータ配列に対してワード列、ビット列が入れ換
えられた形でＲＡＭにデータが書き込まれる。次にアド
レスカウンタの上位５ビットの出力、下位５ビットの出
力を互いに入れ換えて読み出すことにより、列方向に読
み出す、すなわち、図７の下位アドレス０について上位
アドレス０〜３１まで読み出し、次に下位アドレス１に
ついて上位アドレス０〜３１まで読み出すというように
して最終下位アドレス３１まで読み出す。これにより、
ワード列、ビット列を再び入れ換えて図６に示した元の
データ配列に戻した形で出力する。各データは、ａ０
（０）、ａ０（１）、・・・、ａ０（３１）、ｂ０
（０）、・・・、ｂ０（３１）、ｃ０（０）、・・・、
ｃ０（３１）、・・・，ｄ７（０）、・・・、ｄ７（３
１）の順に１ビットずつ出力される。また、読み出すと
同時に読み出したアドレスに２番目のブロックのデータ
を１ビットずつ書き込んで行く。この２番目のブロック
のデータの書き込みが終了すると図８に示されるような
データ配列となる。この後、アドレスカウンタの上位５
ビットの出力、下位５ビットの出力を再び切り換えてこ
れらを読み出し、読み出すと同時に読み出したアドレス
にそのまま、３番目のブロックのデータの書き込みを行
うのである。
【０００５】さらに、ＲＡＭから出力されるデータはフ
ェーズａ〜ｄのワードが交互に現れるものであり、フェ
ーズ分離、すなわち、フェーズａ〜ｄ毎にワードをまと
めて配列しなおす必要がある。このため、上記のように
フェーズａ〜ｄのワードが交互に並んだ出力を一旦、１
０２４ビットの他のＲＡＭに図６に示したものと同様の
配列で納め、次に他のアドレスカウンタにより、１ワー
ド目から３ワードおきに読み出してフエーズａについて
の総てのワードの読み出しを行い、次に２ワード目から
３ワードおきに読み出してフエーズｂについての総ての
ワードの読み出しを行い、フェーズｃ、ｄについても順
次読み出しを行い、フェーズ分離を行うのである。これ
により、他のＲＡＭから出力される各データは、ａ０
（０）、ａ０（１）、・・・、ａ０（３１）、ａ１
（０）、・・・、ａ１（３１）、・・・ａ７（３１）、
ｂ０（０）、・・・、ｂ７（３１）、・・・、ｄ７（３
１）の順に１ビットずつ出力される。
ェーズａ〜ｄのワードが交互に現れるものであり、フェ
ーズ分離、すなわち、フェーズａ〜ｄ毎にワードをまと
めて配列しなおす必要がある。このため、上記のように
フェーズａ〜ｄのワードが交互に並んだ出力を一旦、１
０２４ビットの他のＲＡＭに図６に示したものと同様の
配列で納め、次に他のアドレスカウンタにより、１ワー
ド目から３ワードおきに読み出してフエーズａについて
の総てのワードの読み出しを行い、次に２ワード目から
３ワードおきに読み出してフエーズｂについての総ての
ワードの読み出しを行い、フェーズｃ、ｄについても順
次読み出しを行い、フェーズ分離を行うのである。これ
により、他のＲＡＭから出力される各データは、ａ０
（０）、ａ０（１）、・・・、ａ０（３１）、ａ１
（０）、・・・、ａ１（３１）、・・・ａ７（３１）、
ｂ０（０）、・・・、ｂ７（３１）、・・・、ｄ７（３
１）の順に１ビットずつ出力される。
【０００６】
【発明が解決しようとする課題】以上のように従来のデ
インターリーブ装置では、データのビット列、ワード列
の並び換え、フェーズ分離を別途に行っており、それぞ
れデータ保持用のＲＡＭを及びアドレスカウンタを必要
としていた。このため全体としてブロック単位のデータ
量の倍の容量のメモリを必要とし、かつその制御のため
の制御回路を必要とし、その規模を大きく、構成を複雑
なものとしていた。
インターリーブ装置では、データのビット列、ワード列
の並び換え、フェーズ分離を別途に行っており、それぞ
れデータ保持用のＲＡＭを及びアドレスカウンタを必要
としていた。このため全体としてブロック単位のデータ
量の倍の容量のメモリを必要とし、かつその制御のため
の制御回路を必要とし、その規模を大きく、構成を複雑
なものとしていた。
【０００７】
【課題を解決するための手段】そこで、本発明では、ワ
ード毎に順次複数のフェーズに巡回的に分けられた各ブ
ロックのワード列、ビット列を入れ換えるようにしてイ
ンターリーブされたデータをデインターリーブする際
に、データのビット列、ワード列の並び換え、フェーズ
分離を次のように同時に行う。上位アドレス、下位アド
レスにて個々に特定される１ブロック分の記憶領域を有
する記憶手段の個々の上記記憶領域に上記データを１ビ
ットずつ記憶し、順次上記上位アドレス、下位アドレス
を指定して上記記憶手段から、１ビットずつデータ読み
出すとともに、読み出された記憶領域に新たに入来する
データを書き込む。１ブロック分のデータを書き込む毎
に上記上位アドレス、下位アドレスを指定する第１、第
２のカウント信号を互いに入れ換えるとともに、上記入
換えの際に上記フェーズの巡回に従って上記第１、第２
のカウント信号のカウント規則を交互に巡回的に変更す
ることにより、ワード列、ビット列を並び換えるととも
に、フェーズ毎にまとまってワードが並び、かつ当該フ
ェーズ毎のまとまりがフェーズ順に並ぶようにデインタ
ーリーブされた出力を発生する。これにより、全体とし
て必要とされる記憶容量をブロック単位のデータ量まで
抑えることができ、装置規模の縮小、構成の簡素化を進
めることができ、高いコストパフォーマンスのデインタ
ーリーブ装置を提供できる。
ード毎に順次複数のフェーズに巡回的に分けられた各ブ
ロックのワード列、ビット列を入れ換えるようにしてイ
ンターリーブされたデータをデインターリーブする際
に、データのビット列、ワード列の並び換え、フェーズ
分離を次のように同時に行う。上位アドレス、下位アド
レスにて個々に特定される１ブロック分の記憶領域を有
する記憶手段の個々の上記記憶領域に上記データを１ビ
ットずつ記憶し、順次上記上位アドレス、下位アドレス
を指定して上記記憶手段から、１ビットずつデータ読み
出すとともに、読み出された記憶領域に新たに入来する
データを書き込む。１ブロック分のデータを書き込む毎
に上記上位アドレス、下位アドレスを指定する第１、第
２のカウント信号を互いに入れ換えるとともに、上記入
換えの際に上記フェーズの巡回に従って上記第１、第２
のカウント信号のカウント規則を交互に巡回的に変更す
ることにより、ワード列、ビット列を並び換えるととも
に、フェーズ毎にまとまってワードが並び、かつ当該フ
ェーズ毎のまとまりがフェーズ順に並ぶようにデインタ
ーリーブされた出力を発生する。これにより、全体とし
て必要とされる記憶容量をブロック単位のデータ量まで
抑えることができ、装置規模の縮小、構成の簡素化を進
めることができ、高いコストパフォーマンスのデインタ
ーリーブ装置を提供できる。
【０００８】
【発明の実施の形態】本発明のデインターリーブ装置
は 、２ｎ（ｎは２以上の整数）ビットのデータを１ワー
ドとし、２ｎワードを１ブロックとし、各ブロックをワ
ード毎に順次複数のフェーズに巡回的に分けて第１デー
タ列とし、各ワードの先頭ビットから最終ビットまでの
並びをビット列、各ブロックの先頭ワードから最終ワー
ドまでの並びをワード列とし、各ブロックをワード列、
ビット列からなる行列とみなし、上記第１データ列の各
ブロックのワード列とビット列とを並び換えてなる第２
データ列をデインターリーブするデインターリーブ装置
であって、２ｎビットで示されるアドレスの上位ｎビッ
トの上位アドレス、下位ｎビットの下位アドレスにて個
々に特定される２２ｎビット分の記憶領域を有し、個々
の上記記憶領域に上記第２データ列のデータを１ビット
ずつ記憶する記憶手段と、順次上記上位アドレス、下位
アドレスを指定して上記記憶手段から、１ビットずつデ
ータ読み出すとともに、読み出された記憶領域に新たに
入来する第２データ列のデータを書き込むものであり、
１ブロック分の第２データ列のデータを書き込む毎に上
記上位アドレス、上記下位アドレスをそれぞれ指定する
信号を互いに入れ換えるとともに、互いに入れ換えられ
る上記信号としての第１、第２のカウント信号のカウン
ト規則を上記入換えの際に交互に上記フェーズの巡回に
従って巡回的に変更するように制御する制御手段とを設
け、上記第２データ列を上記記憶手段に書き込み、読み
出すことにより、上記第１データ列をフェーズ毎にまと
まってワードが並び、かつ当該フェーズ毎のまとまりが
フェーズ順に並ぶように並び換えたものに相当する第３
データ列を発生することを特徴とする。
は 、２ｎ（ｎは２以上の整数）ビットのデータを１ワー
ドとし、２ｎワードを１ブロックとし、各ブロックをワ
ード毎に順次複数のフェーズに巡回的に分けて第１デー
タ列とし、各ワードの先頭ビットから最終ビットまでの
並びをビット列、各ブロックの先頭ワードから最終ワー
ドまでの並びをワード列とし、各ブロックをワード列、
ビット列からなる行列とみなし、上記第１データ列の各
ブロックのワード列とビット列とを並び換えてなる第２
データ列をデインターリーブするデインターリーブ装置
であって、２ｎビットで示されるアドレスの上位ｎビッ
トの上位アドレス、下位ｎビットの下位アドレスにて個
々に特定される２２ｎビット分の記憶領域を有し、個々
の上記記憶領域に上記第２データ列のデータを１ビット
ずつ記憶する記憶手段と、順次上記上位アドレス、下位
アドレスを指定して上記記憶手段から、１ビットずつデ
ータ読み出すとともに、読み出された記憶領域に新たに
入来する第２データ列のデータを書き込むものであり、
１ブロック分の第２データ列のデータを書き込む毎に上
記上位アドレス、上記下位アドレスをそれぞれ指定する
信号を互いに入れ換えるとともに、互いに入れ換えられ
る上記信号としての第１、第２のカウント信号のカウン
ト規則を上記入換えの際に交互に上記フェーズの巡回に
従って巡回的に変更するように制御する制御手段とを設
け、上記第２データ列を上記記憶手段に書き込み、読み
出すことにより、上記第１データ列をフェーズ毎にまと
まってワードが並び、かつ当該フェーズ毎のまとまりが
フェーズ順に並ぶように並び換えたものに相当する第３
データ列を発生することを特徴とする。
【０００９】ここで、上記第１データは各ブロックをワ
ード毎に順次２k（ｋは１以上ｎより小さい整数）個の
フェーズに巡回的に分けたものであり、上記制御手段は
２ｎビットのカウンタと、上記カウンタの上位ｎビット
の出力を受けてこの上位ｎビットの出力の上位ｋビット
を下位ビットに巡回的にシフトした上記第１のカウント
信号を出力する第１のセレクタ手段と、上記カウンタの
下位ｎビットの出力を受けてこの下位ｎビットの出力の
上位ｋビットを下位ビットに巡回的にシフトした上記第
２のカウント信号を出力する第２のセレクタ手段とを有
するとともに、上記第１、第２のカウント信号について
の上記シフトを交互になして上記カウント規則を変更す
るものであることが好ましい。
ード毎に順次２k（ｋは１以上ｎより小さい整数）個の
フェーズに巡回的に分けたものであり、上記制御手段は
２ｎビットのカウンタと、上記カウンタの上位ｎビット
の出力を受けてこの上位ｎビットの出力の上位ｋビット
を下位ビットに巡回的にシフトした上記第１のカウント
信号を出力する第１のセレクタ手段と、上記カウンタの
下位ｎビットの出力を受けてこの下位ｎビットの出力の
上位ｋビットを下位ビットに巡回的にシフトした上記第
２のカウント信号を出力する第２のセレクタ手段とを有
するとともに、上記第１、第２のカウント信号について
の上記シフトを交互になして上記カウント規則を変更す
るものであることが好ましい。
【００１０】例えば、上記ワードは３２ビットのデータ
であり、上記ブロックは３２ワードで構成され、上記第
１データ列は各ブロックをワード毎に順次４つのフェー
ズに巡回的に分けたものであり、上記制御手段は１０ビ
ットのカウンタと、上記カウンタの上位５ビットの出力
を受けてこの上位５ビットの出力の上位２ビットを下位
ビットに巡回的にシフトした上記第１のカウント信号を
出力する第１のセレクタ手段と、上記カウンタの下位５
ビットの出力を受けてこの下位５ビットの出力の上位２
ビットを下位ビットに巡回的にシフトした上記第２のカ
ウント信号を出力する第２のセレクタ手段とを有すると
ともに、上記第１、第２のカウント信号についての上記
シフトを交互になして上記カウント規則を変更するもの
であることが好ましい。
であり、上記ブロックは３２ワードで構成され、上記第
１データ列は各ブロックをワード毎に順次４つのフェー
ズに巡回的に分けたものであり、上記制御手段は１０ビ
ットのカウンタと、上記カウンタの上位５ビットの出力
を受けてこの上位５ビットの出力の上位２ビットを下位
ビットに巡回的にシフトした上記第１のカウント信号を
出力する第１のセレクタ手段と、上記カウンタの下位５
ビットの出力を受けてこの下位５ビットの出力の上位２
ビットを下位ビットに巡回的にシフトした上記第２のカ
ウント信号を出力する第２のセレクタ手段とを有すると
ともに、上記第１、第２のカウント信号についての上記
シフトを交互になして上記カウント規則を変更するもの
であることが好ましい。
【００１１】
【実施例】次に本発明の一実施例のデインターリーブ装
置について説明する。図１は本例の構成を説明するため
のブロック図であり、まず、同図を参照しながら本例の
構成について説明する。
置について説明する。図１は本例の構成を説明するため
のブロック図であり、まず、同図を参照しながら本例の
構成について説明する。
【００１２】本例においても、扱われるデータについて
は、図６に示すように３２ビットのデータを１ワードと
し、３２ワード（１０２４ビット）を１ブロックとして
ある。さらに、１ブロックのデータを１ワード毎にａ〜
ｄの４つのフェーズに分け、交互に異なるフェーズのワ
ードが並ぶように多重化してある。ビット列、ワード列
を入れ換えることによって１ブロックのデータのインタ
リーブがなされる。ここで、［フェーズ名］［ワード番
号］（［ビット番号］）として表すとすると、インター
リーブの後、各データは、ａ０（０）、ｂ０（０）、ｃ
０（０）、ｄ０（０）、ａ１（０）・・・・ｄ６（３
１）、ａ７（３１）、ｂ７（３１）、ｃ７（３１）、ｄ
７（３１）の順に１ビットずつ転送され、これが本例の
デインターリーブ装置に順次入力されることとなる。
は、図６に示すように３２ビットのデータを１ワードと
し、３２ワード（１０２４ビット）を１ブロックとして
ある。さらに、１ブロックのデータを１ワード毎にａ〜
ｄの４つのフェーズに分け、交互に異なるフェーズのワ
ードが並ぶように多重化してある。ビット列、ワード列
を入れ換えることによって１ブロックのデータのインタ
リーブがなされる。ここで、［フェーズ名］［ワード番
号］（［ビット番号］）として表すとすると、インター
リーブの後、各データは、ａ０（０）、ｂ０（０）、ｃ
０（０）、ｄ０（０）、ａ１（０）・・・・ｄ６（３
１）、ａ７（３１）、ｂ７（３１）、ｃ７（３１）、ｄ
７（３１）の順に１ビットずつ転送され、これが本例の
デインターリーブ装置に順次入力されることとなる。
【００１３】図１において、０１は記憶手段としてのＲ
ＡＭであり、入力されるデータの１ブロック分、すなわ
ち、１０２４ビット分の記憶領域を有し、データを１ビ
ットずつ書き込み、読み出し可能なものである。ＲＡＭ
０１は１０ビットのアドレス線を有し、これらによって
アドレス０から１０２３までの各記憶領域が指定され
る。アドレス線を上位５ビット、下位５ビットに分けそ
れぞれ上位アドレス、下位アドレスを示すとし、これら
の組み合わせにて各アドレスが指定されるものである。
ここで、上述の従来技術について説明したときと同様に
最上位ビットから最下位ビット迄の各アドレス線を便宜
上ＲＡ［９：０］と示す。また、例えば、アドレス線Ｒ
Ａ［５］と示せば、下位ビットから数えて６ビット目の
アドレス線を表すものとする。ＲＡＭ０１は、後述する
セレクタからの出力をアドレス線ＲＡ［９：０］に受
け、アドレス線ＲＡ［９：５］に受ける出力により上位
アドレスを指定され、アドレス線ＲＡ［４：０］に受け
る出力により下位アドレスを指定され、上位アドレス、
下位アドレスにて定まる各記憶領域にラインＷＲＮが
“Ｈ”となることに応答してラインＤＩＮから入力され
る上述のようにインターリーブされたデータを書き込
み、また、ラインＲＤＮが“Ｈ”となることに応答して
各記憶領域からラインＤＯＵＴへデータを読み出すもの
である。
ＡＭであり、入力されるデータの１ブロック分、すなわ
ち、１０２４ビット分の記憶領域を有し、データを１ビ
ットずつ書き込み、読み出し可能なものである。ＲＡＭ
０１は１０ビットのアドレス線を有し、これらによって
アドレス０から１０２３までの各記憶領域が指定され
る。アドレス線を上位５ビット、下位５ビットに分けそ
れぞれ上位アドレス、下位アドレスを示すとし、これら
の組み合わせにて各アドレスが指定されるものである。
ここで、上述の従来技術について説明したときと同様に
最上位ビットから最下位ビット迄の各アドレス線を便宜
上ＲＡ［９：０］と示す。また、例えば、アドレス線Ｒ
Ａ［５］と示せば、下位ビットから数えて６ビット目の
アドレス線を表すものとする。ＲＡＭ０１は、後述する
セレクタからの出力をアドレス線ＲＡ［９：０］に受
け、アドレス線ＲＡ［９：５］に受ける出力により上位
アドレスを指定され、アドレス線ＲＡ［４：０］に受け
る出力により下位アドレスを指定され、上位アドレス、
下位アドレスにて定まる各記憶領域にラインＷＲＮが
“Ｈ”となることに応答してラインＤＩＮから入力され
る上述のようにインターリーブされたデータを書き込
み、また、ラインＲＤＮが“Ｈ”となることに応答して
各記憶領域からラインＤＯＵＴへデータを読み出すもの
である。
【００１４】０２は１０ビットのカウンタであり、０
３、０４はともに３ビットのカウンタであり、ｓ０〜ｓ
１１はセレクタであり、０５はフリップフロップであ
り、これらより制御手段が構成される。また、セレクタ
ｓ５〜ｓ９は第１のセレクタ手段を構成し、セレクタｓ
０〜ｓ４は第２のセレクタ手段を構成する。
３、０４はともに３ビットのカウンタであり、ｓ０〜ｓ
１１はセレクタであり、０５はフリップフロップであ
り、これらより制御手段が構成される。また、セレクタ
ｓ５〜ｓ９は第１のセレクタ手段を構成し、セレクタｓ
０〜ｓ４は第２のセレクタ手段を構成する。
【００１５】カウンタ０２は、図示しない基準クロック
発生源からの基準クロックを０から１０２３まで巡回的
にカウントし、カウント値を表す１０ビットの出力を発
生するものである。これら１０ビットの出力は、最上位
ビットから最下位ビット迄それぞれ便宜上上述の従来技
術について説明したときと同様に出力ＣＡ［９：０］と
示す。また、例えば、出力ＣＡ［５］と示せば、下位ビ
ットから数えて６ビット目の出力を表すものとする。
発生源からの基準クロックを０から１０２３まで巡回的
にカウントし、カウント値を表す１０ビットの出力を発
生するものである。これら１０ビットの出力は、最上位
ビットから最下位ビット迄それぞれ便宜上上述の従来技
術について説明したときと同様に出力ＣＡ［９：０］と
示す。また、例えば、出力ＣＡ［５］と示せば、下位ビ
ットから数えて６ビット目の出力を表すものとする。
【００１６】フリップフロップ０５はトグル・フリップ
フロップであり、カウンタ０２の出力ＣＡ［９］が
“Ｈ”から“Ｌ”へ立ち下がる毎に出力端子Ｑ、ＱＮの
出力を反転させる。
フロップであり、カウンタ０２の出力ＣＡ［９］が
“Ｈ”から“Ｌ”へ立ち下がる毎に出力端子Ｑ、ＱＮの
出力を反転させる。
【００１７】カウンタ０３、０４はそれぞれフリップフ
ロップ０５の出力端子Ｑ、ＱＮからの出力を受け、これ
らの立ち上がり毎にカウント値を１ずつ増加させ、０〜
４まで巡回的にカウントする。なお、これらは図１に
「Counter 3bit」と示されるように３ビットのカウンタ
であるが、３ビットのフルカウント、すなわち、０〜７
までのカウントを繰り返すのではなく、０、１、２、
３、４、０、１、２・・・というように０〜４までの限
定したカウントを繰り返すものである。
ロップ０５の出力端子Ｑ、ＱＮからの出力を受け、これ
らの立ち上がり毎にカウント値を１ずつ増加させ、０〜
４まで巡回的にカウントする。なお、これらは図１に
「Counter 3bit」と示されるように３ビットのカウンタ
であるが、３ビットのフルカウント、すなわち、０〜７
までのカウントを繰り返すのではなく、０、１、２、
３、４、０、１、２・・・というように０〜４までの限
定したカウントを繰り返すものである。
【００１８】また、カウンタ０２の出力ＣＡ［４：０］
はセレクタｓ０〜ｓ４の総てに出力され、出力ＣＡ
［９：５］はセレクタｓ５〜ｓ９の総てに出力される。
同図においてカウンタ０２から延びるラインに添えられ
た符号０〜９はそれぞれ出力ＣＡ［０］〜ＣＡ［９］を
示すこととし、また、セレクタｓ０〜ｓ９において添え
られた符号０〜４はそれぞれの０番から４番までの入力
端子を示してあり、各入力端子は同図に示すような関係
で出力ＣＡ［９：５］または出力ＣＡ［４：０］を受け
る。例えば、セレクタｓ０においては、０番の入力端子
に出力ＣＡ［０］を入力し、１番に出力ＣＡ［３］を入
力し、２番に出力ＣＡ［１］を入力し、３番に出力ＣＡ
［４］を入力し、４番に出力ＣＡ［２］を入力してあ
る。セレクタｓ５〜ｓ９はカウンタ０３のカウント値０
から４に対応してそれぞれ０番から４番の入力端子に受
ける出力を選択的に出力する。同様にセレクタｓ０〜ｓ
４はカウンタ０４のカウント値０から４に対応してそれ
ぞれ０番から４番の入力端子に受ける出力を選択的に出
力する。例えば、セレクタｓ０は、カウンタ０４のカウ
ント値が順次０、１、２、３、４となるとそれぞれ出力
ＣＡ［０］、ＣＡ［３］、ＣＡ［１］、ＣＡ［４］、Ｃ
Ａ［２］を出力する。また、セレクタｓ１０、ｓ１１に
より、セレクタｓ０〜Ｓ４の出力はそれぞれアドレス線
ＲＡ［４：０］またはアドレス線ＲＡ［９：５］に出力
される５ビットの出力の１ビット目から５ビット目に割
り当てられており、セレクタｓ５〜ｓ９の出力もそれぞ
れ、アドレス線ＲＡ［４：０］またはアドレス線ＲＡ
［９：５］に出力される５ビットの出力の１ビット目か
ら５ビット目に割り当てられている。
はセレクタｓ０〜ｓ４の総てに出力され、出力ＣＡ
［９：５］はセレクタｓ５〜ｓ９の総てに出力される。
同図においてカウンタ０２から延びるラインに添えられ
た符号０〜９はそれぞれ出力ＣＡ［０］〜ＣＡ［９］を
示すこととし、また、セレクタｓ０〜ｓ９において添え
られた符号０〜４はそれぞれの０番から４番までの入力
端子を示してあり、各入力端子は同図に示すような関係
で出力ＣＡ［９：５］または出力ＣＡ［４：０］を受け
る。例えば、セレクタｓ０においては、０番の入力端子
に出力ＣＡ［０］を入力し、１番に出力ＣＡ［３］を入
力し、２番に出力ＣＡ［１］を入力し、３番に出力ＣＡ
［４］を入力し、４番に出力ＣＡ［２］を入力してあ
る。セレクタｓ５〜ｓ９はカウンタ０３のカウント値０
から４に対応してそれぞれ０番から４番の入力端子に受
ける出力を選択的に出力する。同様にセレクタｓ０〜ｓ
４はカウンタ０４のカウント値０から４に対応してそれ
ぞれ０番から４番の入力端子に受ける出力を選択的に出
力する。例えば、セレクタｓ０は、カウンタ０４のカウ
ント値が順次０、１、２、３、４となるとそれぞれ出力
ＣＡ［０］、ＣＡ［３］、ＣＡ［１］、ＣＡ［４］、Ｃ
Ａ［２］を出力する。また、セレクタｓ１０、ｓ１１に
より、セレクタｓ０〜Ｓ４の出力はそれぞれアドレス線
ＲＡ［４：０］またはアドレス線ＲＡ［９：５］に出力
される５ビットの出力の１ビット目から５ビット目に割
り当てられており、セレクタｓ５〜ｓ９の出力もそれぞ
れ、アドレス線ＲＡ［４：０］またはアドレス線ＲＡ
［９：５］に出力される５ビットの出力の１ビット目か
ら５ビット目に割り当てられている。
【００１９】セレクタｓ１０、ｓ１１はセレクタｓ０〜
ｓ９の出力を受け、それぞれフリップフロップ０５の出
力端子ＱＮの出力に応じてアドレス線ＲＡ［９：５］、
ＲＡ［４：０］にセレクタｓ０〜ｓ４からの５ビットの
出力またはセレクタｓ５〜ｓ９の５ビットの出力を選択
的に出力する。すなわち、セレクタｓ１０、ｓ１１はと
もに５ビットの入力を受ける１番及び０番の入力部を有
し、セレクタｓ１０は１番の入力部にセレクタｓ５〜ｓ
９の出力を受け、０番の入力部にセレクタｓ０〜ｓ４の
出力を受ける。セレクタｓ１１は１番の入力部にセレク
タｓ０〜ｓ４の出力を受け、０番の入力部にセレクタｓ
５〜ｓ９の出力を受ける。セレクタｓ１０、Ｓ１１は出
力端子ＱＮが“Ｈ”の場合は、１番の入力部に受ける出
力を選択し、“Ｌ”の場合は０番の入力部に受ける出力
を選択するものである。セレクタｓ１０は、セレクタｓ
０〜Ｓ４またはセレクタｓ５〜ｓ９の出力を、例えば、
セレクタｓ０の出力をアドレス線ＲＡ［５］に出力し、
セレクタｓ１の出力をアドレス線ＲＡ［６］に出力し、
セレクタｓ２の出力をアドレス線ＲＡ［７］に出力し、
セレクタｓ３の出力をアドレス線ＲＡ［８］に出力し、
セレクタｓ４の出力をアドレス線ＲＡ［９］に出力する
ように、それぞれアドレス線ＲＡ［５］〜ＲＡ［９］に
出力する。同様にセレクタｓ１１は、セレクタｓ０〜Ｓ
４またはセレクタｓ５〜ｓ９の出力をそれぞれアドレス
線ＲＡ［０］〜ＲＡ［４］に出力する。
ｓ９の出力を受け、それぞれフリップフロップ０５の出
力端子ＱＮの出力に応じてアドレス線ＲＡ［９：５］、
ＲＡ［４：０］にセレクタｓ０〜ｓ４からの５ビットの
出力またはセレクタｓ５〜ｓ９の５ビットの出力を選択
的に出力する。すなわち、セレクタｓ１０、ｓ１１はと
もに５ビットの入力を受ける１番及び０番の入力部を有
し、セレクタｓ１０は１番の入力部にセレクタｓ５〜ｓ
９の出力を受け、０番の入力部にセレクタｓ０〜ｓ４の
出力を受ける。セレクタｓ１１は１番の入力部にセレク
タｓ０〜ｓ４の出力を受け、０番の入力部にセレクタｓ
５〜ｓ９の出力を受ける。セレクタｓ１０、Ｓ１１は出
力端子ＱＮが“Ｈ”の場合は、１番の入力部に受ける出
力を選択し、“Ｌ”の場合は０番の入力部に受ける出力
を選択するものである。セレクタｓ１０は、セレクタｓ
０〜Ｓ４またはセレクタｓ５〜ｓ９の出力を、例えば、
セレクタｓ０の出力をアドレス線ＲＡ［５］に出力し、
セレクタｓ１の出力をアドレス線ＲＡ［６］に出力し、
セレクタｓ２の出力をアドレス線ＲＡ［７］に出力し、
セレクタｓ３の出力をアドレス線ＲＡ［８］に出力し、
セレクタｓ４の出力をアドレス線ＲＡ［９］に出力する
ように、それぞれアドレス線ＲＡ［５］〜ＲＡ［９］に
出力する。同様にセレクタｓ１１は、セレクタｓ０〜Ｓ
４またはセレクタｓ５〜ｓ９の出力をそれぞれアドレス
線ＲＡ［０］〜ＲＡ［４］に出力する。
【００２０】次に本例の動作について図２のタイミング
チャートを参照しながら説明する。
チャートを参照しながら説明する。
【００２１】最初のブロックのデータの書き込み動作か
ら順に説明する。なお、同図において、ＳＥＬ＿Ｈ、Ｓ
ＥＬ＿Ｌはそれぞれカウンタ０３、０４のカウント値を
示してあり、ＡＤＤＲＥＳＳは各タイミングに指定され
る記憶領域のアドレスを示してある。
ら順に説明する。なお、同図において、ＳＥＬ＿Ｈ、Ｓ
ＥＬ＿Ｌはそれぞれカウンタ０３、０４のカウント値を
示してあり、ＡＤＤＲＥＳＳは各タイミングに指定され
る記憶領域のアドレスを示してある。
【００２２】まず、タイミングｔ０においてラインＣＬ
Ｒの出力により、カウンタ０２〜０４、フリップフロッ
プ０５がリセットされる。これにより、カウンタ０２〜
０４のカウント値は総て０となり、フリップフロップ０
５の出力端子Ｑ、ＱＮがそれぞれ“Ｌ”、“Ｈ”とな
る。これによってセレクタｓ９〜ｓ０はそれぞれ出力Ｃ
Ａ［９］〜ＣＡ［０］を出力し、セレクタｓ１０はセレ
クタｓ９〜ｓ５の出力をそれぞれアドレス線ＲＡ［９］
〜ＲＡ［５］に出力し、セレクタｓ１１はｓ４〜ｓ０の
出力をそれぞれアドレス線ＲＡ［４］〜ＲＡ［０］に出
力することとなる。これにより、最初のブロックのデー
タについては、出力ＣＡ［９：０］はそのビット順を変
えられずにそのままの形でアドレス線ＲＡ［９：０］に
送られる。なお、カウンタ０２の出力ＣＡ［９：５］及
び出力ＣＡ［４：０］とアドレス線ＲＡ［９：５］及び
アドレス線ＲＡ［４：０］との対応は各ブロックのデー
タ入力毎に図３に示すこととする。同図において、左端
のブロック数の列は何ブロック目が入力されているかを
示してあり、左端より２番目の列は各ブロック毎のアド
レス線ＲＡ［９：５］と出力ＣＡ［９：５］または出力
ＣＡ［４：０］との対応を示してあり、左端より３番目
の列は各ブロック毎のアドレス線ＲＡ［４：０］と出力
ＣＡ［９：５］または出力ＣＡ［４：０］との対応を示
してある。また、左端より４番目、５番目の列はそれぞ
れカウンタ０３、０４のカウント値を示してある。例え
ば、アドレス線ＲＡ［４：０］について述べると、１ブ
ロック目については、ＲＡ［４，３，２，１，０］とそ
の下のＣＡ［４，３，２，１，０］とにより、出力ＣＡ
［４］がアドレス線ＲＡ［４］に送られ、出力ＣＡ
［３］がアドレス線ＲＡ［３］に送られ、出力ＣＡ
［２］がアドレス線ＲＡ［２］に送られ、出力ＣＡ
［１］がアドレス線ＲＡ［１］に送られ、出力ＣＡ
［０］がアドレス線ＲＡ［０］に送られることを示して
おり、２ブロック目についてはさらに下のＣＡ［７，
６，５，９，８］により、出力ＣＡ［７］がアドレス線
ＲＡ［４］に送られ、出力ＣＡ［６］がアドレス線ＲＡ
［３］に送られ、出力ＣＡ［５］がアドレス線ＲＡ
［２］に送られ、出力ＣＡ［９］がアドレス線ＲＡ
［１］に送られ、出力ＣＡ［８］がアドレス線ＲＡ
［０］に送られることを示している。
Ｒの出力により、カウンタ０２〜０４、フリップフロッ
プ０５がリセットされる。これにより、カウンタ０２〜
０４のカウント値は総て０となり、フリップフロップ０
５の出力端子Ｑ、ＱＮがそれぞれ“Ｌ”、“Ｈ”とな
る。これによってセレクタｓ９〜ｓ０はそれぞれ出力Ｃ
Ａ［９］〜ＣＡ［０］を出力し、セレクタｓ１０はセレ
クタｓ９〜ｓ５の出力をそれぞれアドレス線ＲＡ［９］
〜ＲＡ［５］に出力し、セレクタｓ１１はｓ４〜ｓ０の
出力をそれぞれアドレス線ＲＡ［４］〜ＲＡ［０］に出
力することとなる。これにより、最初のブロックのデー
タについては、出力ＣＡ［９：０］はそのビット順を変
えられずにそのままの形でアドレス線ＲＡ［９：０］に
送られる。なお、カウンタ０２の出力ＣＡ［９：５］及
び出力ＣＡ［４：０］とアドレス線ＲＡ［９：５］及び
アドレス線ＲＡ［４：０］との対応は各ブロックのデー
タ入力毎に図３に示すこととする。同図において、左端
のブロック数の列は何ブロック目が入力されているかを
示してあり、左端より２番目の列は各ブロック毎のアド
レス線ＲＡ［９：５］と出力ＣＡ［９：５］または出力
ＣＡ［４：０］との対応を示してあり、左端より３番目
の列は各ブロック毎のアドレス線ＲＡ［４：０］と出力
ＣＡ［９：５］または出力ＣＡ［４：０］との対応を示
してある。また、左端より４番目、５番目の列はそれぞ
れカウンタ０３、０４のカウント値を示してある。例え
ば、アドレス線ＲＡ［４：０］について述べると、１ブ
ロック目については、ＲＡ［４，３，２，１，０］とそ
の下のＣＡ［４，３，２，１，０］とにより、出力ＣＡ
［４］がアドレス線ＲＡ［４］に送られ、出力ＣＡ
［３］がアドレス線ＲＡ［３］に送られ、出力ＣＡ
［２］がアドレス線ＲＡ［２］に送られ、出力ＣＡ
［１］がアドレス線ＲＡ［１］に送られ、出力ＣＡ
［０］がアドレス線ＲＡ［０］に送られることを示して
おり、２ブロック目についてはさらに下のＣＡ［７，
６，５，９，８］により、出力ＣＡ［７］がアドレス線
ＲＡ［４］に送られ、出力ＣＡ［６］がアドレス線ＲＡ
［３］に送られ、出力ＣＡ［５］がアドレス線ＲＡ
［２］に送られ、出力ＣＡ［９］がアドレス線ＲＡ
［１］に送られ、出力ＣＡ［８］がアドレス線ＲＡ
［０］に送られることを示している。
【００２３】さて、再び図２に戻って説明する。上記リ
セットとともに図示しない基準クロック発生源からの基
準クロックＣＫの発生が開始され、最初のブロックの先
頭のデータから順次基準クロックに同期してＲＡＭ０１
に送られる。すなわち、タイミングｔ１において基準ク
ロックＣＫが“Ｈ”となると、１番目のデータａ０
（０）がＲＡＭ０１に送られる。タイミングｔ２にライ
ンＷＲＮが“Ｈ”となると、最初のデータａ０（０）
が、アドレス線ＲＡ［９：５］、アドレス線ＲＡ［４：
０］のそれぞれにより定まる記憶領域に書き込まれる。
ここでは、カウンタ０２のカウント値が０であり、アド
レス０の記憶領域が指定されており、ここに最初のデー
タａ０（０）が書き込まれる。すなわち、出力ＣＡ
［９：０］またはアドレス線ＲＡ［９：０］のそれぞれ
の状態“Ｌ”が０、“Ｈ”が１を示し、出力ＣＡ［９：
０］、アドレス線ＲＡ［９：０］のそれぞれの状態が１
０ビットの２進数の各ビットを示しており、ここではと
もに００００００００００を示しており、アドレス０が
指定されている。
セットとともに図示しない基準クロック発生源からの基
準クロックＣＫの発生が開始され、最初のブロックの先
頭のデータから順次基準クロックに同期してＲＡＭ０１
に送られる。すなわち、タイミングｔ１において基準ク
ロックＣＫが“Ｈ”となると、１番目のデータａ０
（０）がＲＡＭ０１に送られる。タイミングｔ２にライ
ンＷＲＮが“Ｈ”となると、最初のデータａ０（０）
が、アドレス線ＲＡ［９：５］、アドレス線ＲＡ［４：
０］のそれぞれにより定まる記憶領域に書き込まれる。
ここでは、カウンタ０２のカウント値が０であり、アド
レス０の記憶領域が指定されており、ここに最初のデー
タａ０（０）が書き込まれる。すなわち、出力ＣＡ
［９：０］またはアドレス線ＲＡ［９：０］のそれぞれ
の状態“Ｌ”が０、“Ｈ”が１を示し、出力ＣＡ［９：
０］、アドレス線ＲＡ［９：０］のそれぞれの状態が１
０ビットの２進数の各ビットを示しており、ここではと
もに００００００００００を示しており、アドレス０が
指定されている。
【００２４】次にタイミングｔ３において基準クロック
ＣＫが“Ｌ”となると、カウンタ０２はカウント値を１
とし、アドレス線ＲＡ［０］が“Ｈ”となり、次にデー
タを書き込む記憶領域のアドレスを１とする。タイミン
グｔ４において基準クロックＣＫが“Ｈ”となると、２
番目のデータｂ０（０）がＲＡＭ０１に送られる。次に
タイミングｔ５においてラインＷＲＮが“Ｈ”となる
と、２番目のデータｂ０（０）がアドレス１の記憶領域
に書き込まれる。
ＣＫが“Ｌ”となると、カウンタ０２はカウント値を１
とし、アドレス線ＲＡ［０］が“Ｈ”となり、次にデー
タを書き込む記憶領域のアドレスを１とする。タイミン
グｔ４において基準クロックＣＫが“Ｈ”となると、２
番目のデータｂ０（０）がＲＡＭ０１に送られる。次に
タイミングｔ５においてラインＷＲＮが“Ｈ”となる
と、２番目のデータｂ０（０）がアドレス１の記憶領域
に書き込まれる。
【００２５】以降、同様にしてカウンタ０２のカウント
値と等しいアドレスに順次データを書き込んでいき、カ
ウンタ０２のカウント値が１０２３となり、最初のブロ
ックの総てのデータ書き込みが終了する。この時点で
は、図４のような配列にてデータが書き込まれている。
ここでは、列方向、すなわち、上位アドレス方向に各ワ
ードのビットが並び、行方向、すなわち、下位アドレス
方向にフェーズａ〜ｃのワードが順次並び、同じフェー
ズのワードは４つ毎に並ぶこととなる。
値と等しいアドレスに順次データを書き込んでいき、カ
ウンタ０２のカウント値が１０２３となり、最初のブロ
ックの総てのデータ書き込みが終了する。この時点で
は、図４のような配列にてデータが書き込まれている。
ここでは、列方向、すなわち、上位アドレス方向に各ワ
ードのビットが並び、行方向、すなわち、下位アドレス
方向にフェーズａ〜ｃのワードが順次並び、同じフェー
ズのワードは４つ毎に並ぶこととなる。
【００２６】また、カウンタ０２のカウント値が５１２
となった際に出力ＣＡ［９］が“Ｈ”となっており、カ
ウント値が１０２３となった直後のタイミングｔ６にお
ける基準クロックＣＫの立ち下がりを受けてカウンタ０
２のカウント値が再び０となって出力ＣＡ［９］が
“Ｌ”となる。フリップフロップ０５はこの出力ＣＡ
［９］の立ち下がりを受けて端子Ｑ、ＱＮをそれぞれ
“Ｈ”、“Ｌ”とする。カウンタ０３は端子Ｑの出力の
立ち上がりをカウントし、カウント値を１とする。これ
を受けてセレクタｓ５〜ｓ９は０番の入力端子に変えて
１番の入力端子に受ける入力を出力することとなる。す
なわち、セレクタｓ５〜ｓ９はそれぞれ出力ＣＡ
［８］、ＣＡ［９］、ＣＡ［５］、ＣＡ［６］、ＣＡ
［７］を出力する。また、フリップフロップ０５の端子
Ｑ、ＱＮの出力が反転することにより、セレクタｓ１
０、ｓ１１はともに出力を１番の入力部に受けるものか
ら０番の入力部に受けるものに切り換える。これによ
り、セレクタｓ１０はセレクタｓ４〜ｓ０の出力をアド
レス線ＲＡ［９：５］に出力し、セレクタｓ１１はセレ
クタｓ９〜ｓ５の出力をアドレス線ＲＡ［４：０］に出
力する。これにより、図３のブロック数２に示されるよ
うに、それぞれＲＡＭ０１の上位アドレス、下位アドレ
スを指定していたカウンタ０２の出力の上位５ビット、
下位５ビットが切り替わり、しかも、今回下位アドレス
を指定する上位５ビットの出力については、前回上位２
ビットであった出力ＣＡ［９］、ＣＡ［８］を巡回的に
下位ビットにシフトさせたものとなる。このシフトによ
り、下位アドレスは順次下位アドレス内で巡回的に２ビ
ットずつシフトされることとなる。
となった際に出力ＣＡ［９］が“Ｈ”となっており、カ
ウント値が１０２３となった直後のタイミングｔ６にお
ける基準クロックＣＫの立ち下がりを受けてカウンタ０
２のカウント値が再び０となって出力ＣＡ［９］が
“Ｌ”となる。フリップフロップ０５はこの出力ＣＡ
［９］の立ち下がりを受けて端子Ｑ、ＱＮをそれぞれ
“Ｈ”、“Ｌ”とする。カウンタ０３は端子Ｑの出力の
立ち上がりをカウントし、カウント値を１とする。これ
を受けてセレクタｓ５〜ｓ９は０番の入力端子に変えて
１番の入力端子に受ける入力を出力することとなる。す
なわち、セレクタｓ５〜ｓ９はそれぞれ出力ＣＡ
［８］、ＣＡ［９］、ＣＡ［５］、ＣＡ［６］、ＣＡ
［７］を出力する。また、フリップフロップ０５の端子
Ｑ、ＱＮの出力が反転することにより、セレクタｓ１
０、ｓ１１はともに出力を１番の入力部に受けるものか
ら０番の入力部に受けるものに切り換える。これによ
り、セレクタｓ１０はセレクタｓ４〜ｓ０の出力をアド
レス線ＲＡ［９：５］に出力し、セレクタｓ１１はセレ
クタｓ９〜ｓ５の出力をアドレス線ＲＡ［４：０］に出
力する。これにより、図３のブロック数２に示されるよ
うに、それぞれＲＡＭ０１の上位アドレス、下位アドレ
スを指定していたカウンタ０２の出力の上位５ビット、
下位５ビットが切り替わり、しかも、今回下位アドレス
を指定する上位５ビットの出力については、前回上位２
ビットであった出力ＣＡ［９］、ＣＡ［８］を巡回的に
下位ビットにシフトさせたものとなる。このシフトによ
り、下位アドレスは順次下位アドレス内で巡回的に２ビ
ットずつシフトされることとなる。
【００２７】次のタイミングｔ７に端子ＲＤＮが“Ｈ”
となると、ＲＡＭ０１のアドレス０の記憶領域に記憶さ
れた最初のブロックの先頭のデータａ０（０）が読み出
され、端子ＤＯＵＴから出力される。この直後のタイミ
ングｔ８に端子ＷＲＤが“Ｈ”となると、今回読み出し
たアドレス０に対し、端子ＤＩＮから入力される２番目
のブロックの先頭データａ０（０）を書き込む。次に基
準クロックＣＫが立ち上がると、カウンタ０２はカウン
ト値を１とし、アドレス線ＲＡ［５］が“Ｈ”となり、
アドレス線ＲＡ［９：０］は００００１０００００を示
し、次にデータを書き込む記憶領域のアドレスを３２と
し、端子ＷＲＤの立ち上がりを受けて最初のブロックの
データａ０（１）を読み出し、端子ＲＤＮの立ち上がり
を受けて２番目のブロックのデータｂ０（０）を書き込
む。次に基準クロックＣＫが立ち上がると、カウンタ０
２はカウント値を２とし、上位アドレスを指定するアド
レス線ＲＡ［９：５］の内アドレス線［６］が“Ｈ”と
なり、アドレス線ＲＡ［９：０］は０００１０００００
０を示し、次にデータを書き込む記憶領域のアドレスを
６４とし、端子ＷＲＤの立ち上がりを受けて最初のブロ
ックのデータａ０（２）を読み出し、端子ＲＤＮの立ち
上がりを受けて２番目のブロックのデータｃ０（０）を
書き込む。以降同様にして下位アドレス０について列方
向に順次読み出しを行うとともに、読み出したアドレス
に新しく入力されるデータを書き込んでいく。
となると、ＲＡＭ０１のアドレス０の記憶領域に記憶さ
れた最初のブロックの先頭のデータａ０（０）が読み出
され、端子ＤＯＵＴから出力される。この直後のタイミ
ングｔ８に端子ＷＲＤが“Ｈ”となると、今回読み出し
たアドレス０に対し、端子ＤＩＮから入力される２番目
のブロックの先頭データａ０（０）を書き込む。次に基
準クロックＣＫが立ち上がると、カウンタ０２はカウン
ト値を１とし、アドレス線ＲＡ［５］が“Ｈ”となり、
アドレス線ＲＡ［９：０］は００００１０００００を示
し、次にデータを書き込む記憶領域のアドレスを３２と
し、端子ＷＲＤの立ち上がりを受けて最初のブロックの
データａ０（１）を読み出し、端子ＲＤＮの立ち上がり
を受けて２番目のブロックのデータｂ０（０）を書き込
む。次に基準クロックＣＫが立ち上がると、カウンタ０
２はカウント値を２とし、上位アドレスを指定するアド
レス線ＲＡ［９：５］の内アドレス線［６］が“Ｈ”と
なり、アドレス線ＲＡ［９：０］は０００１０００００
０を示し、次にデータを書き込む記憶領域のアドレスを
６４とし、端子ＷＲＤの立ち上がりを受けて最初のブロ
ックのデータａ０（２）を読み出し、端子ＲＤＮの立ち
上がりを受けて２番目のブロックのデータｃ０（０）を
書き込む。以降同様にして下位アドレス０について列方
向に順次読み出しを行うとともに、読み出したアドレス
に新しく入力されるデータを書き込んでいく。
【００２８】さて、下位アドレスを０として、上位アド
レス３１まで書き込まれると、次にカウンタ０２のカウ
ント値は３２となり、カウンタ０２の出力ＣＡ［５］が
“Ｈ”となり、これは、セレクタｓ７、セレクタｓ１１
を介してアドレス線ＲＡ［２］を“Ｈ”とし、アドレス
線ＲＡ［９：０］の状態は０００００００１００を示
し、下位アドレス０の次に下位アドレス４が指定され
る。下位アドレス４についても列方向に上位アドレス３
１まで順次読み出し、書き込みが行われ、次にカウンタ
０２のカウント値は６４となり、カウンタ０２の出力Ｃ
Ａ［６］が“Ｈ”となり、これは、セレクタｓ８、セレ
クタｓ１１を介してアドレス線ＲＡ［３］を“Ｈ”と
し、アドレス線ＲＡ［９：０］の状態は００００００１
０００を示し、下位アドレス０の次に下位アドレス８が
指定される。下位アドレス８についても列方向に上位ア
ドレス３１まで順次読み出し、書き込みが行われ、次に
カウンタ０２のカウント値は９６となり、カウンタ０２
の出力ＣＡ［５］、ＣＡ［６］が“Ｈ”となり、これら
はそれぞれセレクタｓ７、ｓ８を介し、ともにセレクタ
ｓ１１を介してアドレス線ＲＡ［３］、ＲＡ［４］を
“Ｈ”とし、アドレス線ＲＡ［９：０］の状態は０００
０００１１００を示し、下位アドレス０の次に下位アド
レス１２が指定される。以降同様にして下位アドレス２
８まで読み出すことにより、ＲＡＭ０１からは、データ
は、ａ０（０）、ａ０（１）、・・・、ａ０（３１）、
ａ１（０）、・・・、ａ１（３１）、・・・ａ７（３
１）のように、ワード列、ビット列の並びを元に戻し、
フェーズ分離した形で出力されることとなる。
レス３１まで書き込まれると、次にカウンタ０２のカウ
ント値は３２となり、カウンタ０２の出力ＣＡ［５］が
“Ｈ”となり、これは、セレクタｓ７、セレクタｓ１１
を介してアドレス線ＲＡ［２］を“Ｈ”とし、アドレス
線ＲＡ［９：０］の状態は０００００００１００を示
し、下位アドレス０の次に下位アドレス４が指定され
る。下位アドレス４についても列方向に上位アドレス３
１まで順次読み出し、書き込みが行われ、次にカウンタ
０２のカウント値は６４となり、カウンタ０２の出力Ｃ
Ａ［６］が“Ｈ”となり、これは、セレクタｓ８、セレ
クタｓ１１を介してアドレス線ＲＡ［３］を“Ｈ”と
し、アドレス線ＲＡ［９：０］の状態は００００００１
０００を示し、下位アドレス０の次に下位アドレス８が
指定される。下位アドレス８についても列方向に上位ア
ドレス３１まで順次読み出し、書き込みが行われ、次に
カウンタ０２のカウント値は９６となり、カウンタ０２
の出力ＣＡ［５］、ＣＡ［６］が“Ｈ”となり、これら
はそれぞれセレクタｓ７、ｓ８を介し、ともにセレクタ
ｓ１１を介してアドレス線ＲＡ［３］、ＲＡ［４］を
“Ｈ”とし、アドレス線ＲＡ［９：０］の状態は０００
０００１１００を示し、下位アドレス０の次に下位アド
レス１２が指定される。以降同様にして下位アドレス２
８まで読み出すことにより、ＲＡＭ０１からは、データ
は、ａ０（０）、ａ０（１）、・・・、ａ０（３１）、
ａ１（０）、・・・、ａ１（３１）、・・・ａ７（３
１）のように、ワード列、ビット列の並びを元に戻し、
フェーズ分離した形で出力されることとなる。
【００２９】以降、他のフェーズのデータについても同
様にして読み出される。すなわち、カウンタ０２のカウ
ント値は２５６となり、カウンタ０２の出力ＣＡ［８］
が“Ｈ”となり、これはセレクタｓ５、セレクタｓ１１
を介してアドレス線ＲＡ［０］を“Ｈ”とし、アドレス
線ＲＡ［９：０］の状態は０００００００００１とな
り、下位アドレス１を指定する。以降、下位アドレスを
４つ毎に指定しながら列方向に読み出していくことによ
り、フェーズｂについて、ｂ０（０）、ｂ０（１）、・
・・、ｂ０（３１）、ｂ１（０）、・・・、ｂ１（３
１）、・・・ｂ７（３１）とデータを出力する。次にカ
ウンタ０２のカウント値は５１２となってカウンタ０２
の出力ＣＡ［９］が“Ｈ”となり、これはセレクタｓ
６、セレクタｓ１１を介してアドレス線ＲＡ［１］を
“Ｈ”とし、アドレス線ＲＡ［９：０］の状態は０００
０００００１０となり、下位アドレス２を指定する。以
降、下位アドレスを４つ毎に指定しながら列方向に読み
出していくことにより、フェーズｃについて、ｃ０
（０）、ｃ０（１）、・・・、ｃ０（３１）、ｃ１
（０）、・・・、ｃ１（３１）、・・・ｃ７（３１）と
データを出力する。次にカウンタ０２のカウント値は７
６８となってカウンタ０２の出力ＣＡ［８］、ＣＡ
［９］が“Ｈ”となり、それぞれセレクタｓ５、ｓ６を
介し、さらにセレクタｓ１１を介してアドレス線ＲＡ
［０］、ＲＡ［１］を“Ｈ”とし、アドレス線ＲＡ
［９：０］の状態は００００００００１１となり、下位
アドレス３を指定する。以降下位アドレスを４つ毎にに
指定しながら列方向に読み出していくことにより、フェ
ーズｄについて、ｄ０（０）、ｄ０（１）、・・・、ｄ
０（３１）、ｄ１（０）、・・・、ｄ１（３１）、・・
・ｄ７（３１）とデータを出力する。これにより、最初
のブロックについてのデインターリーブが完了する。
様にして読み出される。すなわち、カウンタ０２のカウ
ント値は２５６となり、カウンタ０２の出力ＣＡ［８］
が“Ｈ”となり、これはセレクタｓ５、セレクタｓ１１
を介してアドレス線ＲＡ［０］を“Ｈ”とし、アドレス
線ＲＡ［９：０］の状態は０００００００００１とな
り、下位アドレス１を指定する。以降、下位アドレスを
４つ毎に指定しながら列方向に読み出していくことによ
り、フェーズｂについて、ｂ０（０）、ｂ０（１）、・
・・、ｂ０（３１）、ｂ１（０）、・・・、ｂ１（３
１）、・・・ｂ７（３１）とデータを出力する。次にカ
ウンタ０２のカウント値は５１２となってカウンタ０２
の出力ＣＡ［９］が“Ｈ”となり、これはセレクタｓ
６、セレクタｓ１１を介してアドレス線ＲＡ［１］を
“Ｈ”とし、アドレス線ＲＡ［９：０］の状態は０００
０００００１０となり、下位アドレス２を指定する。以
降、下位アドレスを４つ毎に指定しながら列方向に読み
出していくことにより、フェーズｃについて、ｃ０
（０）、ｃ０（１）、・・・、ｃ０（３１）、ｃ１
（０）、・・・、ｃ１（３１）、・・・ｃ７（３１）と
データを出力する。次にカウンタ０２のカウント値は７
６８となってカウンタ０２の出力ＣＡ［８］、ＣＡ
［９］が“Ｈ”となり、それぞれセレクタｓ５、ｓ６を
介し、さらにセレクタｓ１１を介してアドレス線ＲＡ
［０］、ＲＡ［１］を“Ｈ”とし、アドレス線ＲＡ
［９：０］の状態は００００００００１１となり、下位
アドレス３を指定する。以降下位アドレスを４つ毎にに
指定しながら列方向に読み出していくことにより、フェ
ーズｄについて、ｄ０（０）、ｄ０（１）、・・・、ｄ
０（３１）、ｄ１（０）、・・・、ｄ１（３１）、・・
・ｄ７（３１）とデータを出力する。これにより、最初
のブロックについてのデインターリーブが完了する。
【００３０】最初のブロックについてのデインターリー
ブ完了直後のタイミングｔ９において、２番目のブロッ
クのデータ書き込みが完了すると、図５に示すような配
列でＲＡＭ０１にデータが記憶される。すなわち、行方
向には、各ワードのビットが１番目のブロックの読出し
時にカウンタ０２のシフトされた、すなわち、並び替え
られた上位５ビットの出力によって下位アドレスを指定
した際の順序で並ぶこととなる。また、列方向には、カ
ウンタ０２の下位５ビットについてはシフトが行われな
かったため、送られてきたデータがそのままの順序で並
んでおり、フェーズａ〜ｄのワードが順次並び、同じフ
ェーズのワードは４つ毎に並ぶこととなる。
ブ完了直後のタイミングｔ９において、２番目のブロッ
クのデータ書き込みが完了すると、図５に示すような配
列でＲＡＭ０１にデータが記憶される。すなわち、行方
向には、各ワードのビットが１番目のブロックの読出し
時にカウンタ０２のシフトされた、すなわち、並び替え
られた上位５ビットの出力によって下位アドレスを指定
した際の順序で並ぶこととなる。また、列方向には、カ
ウンタ０２の下位５ビットについてはシフトが行われな
かったため、送られてきたデータがそのままの順序で並
んでおり、フェーズａ〜ｄのワードが順次並び、同じフ
ェーズのワードは４つ毎に並ぶこととなる。
【００３１】次にタイミングｔ１０における基準クロッ
クＣＫの立ち下がりにより、カウンタ０２のカウント値
は再び０となり、出力ＣＡ［９］が“Ｌ”となり、これ
を受けてフリップフロップ０５の端子Ｑ、ＱＮがそれぞ
れ、“Ｌ”、“Ｈ”となる。
クＣＫの立ち下がりにより、カウンタ０２のカウント値
は再び０となり、出力ＣＡ［９］が“Ｌ”となり、これ
を受けてフリップフロップ０５の端子Ｑ、ＱＮがそれぞ
れ、“Ｌ”、“Ｈ”となる。
【００３２】カウンタ０４は端子ＱＮの出力の立ち上が
りをカウントし、カウント値を１とする。これを受けて
セレクタｓ０〜ｓ４は０番目の入力端子に変えて１番目
の入力端子に受ける入力を出力することとなる。すなわ
ち、セレクタｓ０〜ｓ４はそれぞれ出力ＣＡ［３］、Ｃ
Ａ［４］、ＣＡ［０］、ＣＡ［１］、ＣＡ［２］を出力
する。また、フリップフロップ０５の端子Ｑ、ＱＮの出
力が反転することにより、セレクタｓ１０、ｓ１１はと
もに出力を０番目の入力部に受けるものから１番目の入
力端子部に受けるものに切り換える。これにより、セレ
クタｓ１０はセレクタｓ９〜ｓ５の出力をそれぞれアド
レス線ＲＡ［９：５］に出力し、セレクタｓ１１はセレ
クタｓ４〜ｓ０の出力をそれぞれアドレス線ＲＡ［４：
０］に出力する。これにより、図３のブロック数３に示
されるように、それぞれＲＡＭ０１の上位アドレス、下
位アドレスを指定していたカウンタ０２の出力の下位５
ビット、上位５ビットの出力が互いに入れ替わる。ま
た、今回下位アドレスを指定する下位５ビットの出力に
ついても、前回上位２ビットであった出力ＣＡ［４］、
ＣＡ［３］を巡回的に下位ビットにシフトさせたものと
なる。このシフトにより、今回、カウンタ０２の下位５
ビットの出力により指定される下位アドレスは順次初期
値を０〜３としながら巡回的に４つ毎に指定されること
となる。すなわち、２番目のブロックのデータ書き込み
時にカウンタ０２のシフトされた上位５ビットの出力に
よって下位アドレスが初期値を０〜３としながら巡回的
に４つ毎に指定されているため、各ワードの各ビットは
この順序で並んでおり、今回は同様にシフトされた下位
５ビットの出力により、各ビットを同様の順序で読み出
すのである。また、上位アドレスについては、前回の書
き込み時にカウンタ０２のシフトは行われていない下位
５ビットの出力により指定されたままにワードが並んで
おり、このワードの並びは前回の読み出しの際に下位ア
ドレスを指定したときと同じ順序であり、今回上位アド
レスを指定するカウンタ０２の上位５ビットの出力につ
いては、特にビットの並び換えは行わず、前回の読み出
しの際の並びと同じもので良い。これにより、上述した
基準クロックＣＫに従った読み出し、書き込み動作を繰
り返すことにより、２番目のブロックについても、１番
目のブロックと同様の並びでデータを読み出すことがで
きる。
りをカウントし、カウント値を１とする。これを受けて
セレクタｓ０〜ｓ４は０番目の入力端子に変えて１番目
の入力端子に受ける入力を出力することとなる。すなわ
ち、セレクタｓ０〜ｓ４はそれぞれ出力ＣＡ［３］、Ｃ
Ａ［４］、ＣＡ［０］、ＣＡ［１］、ＣＡ［２］を出力
する。また、フリップフロップ０５の端子Ｑ、ＱＮの出
力が反転することにより、セレクタｓ１０、ｓ１１はと
もに出力を０番目の入力部に受けるものから１番目の入
力端子部に受けるものに切り換える。これにより、セレ
クタｓ１０はセレクタｓ９〜ｓ５の出力をそれぞれアド
レス線ＲＡ［９：５］に出力し、セレクタｓ１１はセレ
クタｓ４〜ｓ０の出力をそれぞれアドレス線ＲＡ［４：
０］に出力する。これにより、図３のブロック数３に示
されるように、それぞれＲＡＭ０１の上位アドレス、下
位アドレスを指定していたカウンタ０２の出力の下位５
ビット、上位５ビットの出力が互いに入れ替わる。ま
た、今回下位アドレスを指定する下位５ビットの出力に
ついても、前回上位２ビットであった出力ＣＡ［４］、
ＣＡ［３］を巡回的に下位ビットにシフトさせたものと
なる。このシフトにより、今回、カウンタ０２の下位５
ビットの出力により指定される下位アドレスは順次初期
値を０〜３としながら巡回的に４つ毎に指定されること
となる。すなわち、２番目のブロックのデータ書き込み
時にカウンタ０２のシフトされた上位５ビットの出力に
よって下位アドレスが初期値を０〜３としながら巡回的
に４つ毎に指定されているため、各ワードの各ビットは
この順序で並んでおり、今回は同様にシフトされた下位
５ビットの出力により、各ビットを同様の順序で読み出
すのである。また、上位アドレスについては、前回の書
き込み時にカウンタ０２のシフトは行われていない下位
５ビットの出力により指定されたままにワードが並んで
おり、このワードの並びは前回の読み出しの際に下位ア
ドレスを指定したときと同じ順序であり、今回上位アド
レスを指定するカウンタ０２の上位５ビットの出力につ
いては、特にビットの並び換えは行わず、前回の読み出
しの際の並びと同じもので良い。これにより、上述した
基準クロックＣＫに従った読み出し、書き込み動作を繰
り返すことにより、２番目のブロックについても、１番
目のブロックと同様の並びでデータを読み出すことがで
きる。
【００３３】さて、２番目のブロックのデータの読み出
しとともに、３番目のブロックについて書き込みが行わ
れる。今回のデータ書き込みにおいては、カウンタ０２
の下位５ビットの出力のシフトにより、同じフェーズの
ワードの並びもこれに応じてシフトされ、ここでは、同
じフェーズのワードが１６毎に下位アドレスに現れる。
このため、３番目のブロックのデータを読み出す際に
は、ブロック数４に示すように下位アドレスを指定する
カウンタ０２の上位５ビットの出力をこれまでのシフト
と同じく上位２ビットを下位側にシフトすことにより、
同じフェーズのワードを連続して読み出すことができ
る。なお、ここで、上位アドレスについては前回シフト
されていないカウンタ０２の上位５ビットの出力に従っ
て各ワードのビットが並ぶため、今回、上位アドレスを
指定するカウンタ０２の下位５ビットの出力については
シフトを行う必要はない。
しとともに、３番目のブロックについて書き込みが行わ
れる。今回のデータ書き込みにおいては、カウンタ０２
の下位５ビットの出力のシフトにより、同じフェーズの
ワードの並びもこれに応じてシフトされ、ここでは、同
じフェーズのワードが１６毎に下位アドレスに現れる。
このため、３番目のブロックのデータを読み出す際に
は、ブロック数４に示すように下位アドレスを指定する
カウンタ０２の上位５ビットの出力をこれまでのシフト
と同じく上位２ビットを下位側にシフトすことにより、
同じフェーズのワードを連続して読み出すことができ
る。なお、ここで、上位アドレスについては前回シフト
されていないカウンタ０２の上位５ビットの出力に従っ
て各ワードのビットが並ぶため、今回、上位アドレスを
指定するカウンタ０２の下位５ビットの出力については
シフトを行う必要はない。
【００３４】以降、各ブロックの総てのデータの書き込
みが終わる毎に、図３に示すようにカウンタ０２の上位
５ビットの出力、下位５ビットの出力をそれぞれが交互
にそれぞれ上位アドレス、下位アドレスを指定するよう
に入れ換え、上位アドレスから下位アドレスに出力を切
り換える側において上位２ビットを下位側にシフトする
ことにより、それぞれのブロックのデータをａ０
（０）、ａ０（１）、・・・、ａ０（３１）、ａ１
（０）、・・・、ａ１（３１）、・・・ａ７（３１）、
ｂ０（０）、・・・、ｂ７（３１）、・・・、ｄ７（３
１）とデインターリーブし、ワード列、ビット列の並び
替えに加えてフェーズ分離された形で出力することがで
きる。また、１０番目のブロックのデータの書き込みを
終え、これらのデータを読み出す時には、図３のブロッ
ク数１１に示すように上位アドレス、下位アドレスを指
定するカウンタ０２の出力は最初の状態となる。すなわ
ち、１０ブロック毎に最初の状態が現れる。
みが終わる毎に、図３に示すようにカウンタ０２の上位
５ビットの出力、下位５ビットの出力をそれぞれが交互
にそれぞれ上位アドレス、下位アドレスを指定するよう
に入れ換え、上位アドレスから下位アドレスに出力を切
り換える側において上位２ビットを下位側にシフトする
ことにより、それぞれのブロックのデータをａ０
（０）、ａ０（１）、・・・、ａ０（３１）、ａ１
（０）、・・・、ａ１（３１）、・・・ａ７（３１）、
ｂ０（０）、・・・、ｂ７（３１）、・・・、ｄ７（３
１）とデインターリーブし、ワード列、ビット列の並び
替えに加えてフェーズ分離された形で出力することがで
きる。また、１０番目のブロックのデータの書き込みを
終え、これらのデータを読み出す時には、図３のブロッ
ク数１１に示すように上位アドレス、下位アドレスを指
定するカウンタ０２の出力は最初の状態となる。すなわ
ち、１０ブロック毎に最初の状態が現れる。
【００３５】以上のように本例では、ワード列、ビット
列の並び換えと、フェーズ分離が同時に行えるため、全
体として必要とされる記憶容量をブロック単位のデータ
量まで抑えることができ、装置規模の縮小、構成の簡素
化を進めることができ、高いコストパフォーマンスのデ
インターリーブ装置を提供できる。
列の並び換えと、フェーズ分離が同時に行えるため、全
体として必要とされる記憶容量をブロック単位のデータ
量まで抑えることができ、装置規模の縮小、構成の簡素
化を進めることができ、高いコストパフォーマンスのデ
インターリーブ装置を提供できる。
【００３６】上記一実施例では、インターリーブされた
１ブロックのデータの構成を３２ビット、３２ワード、
４フェーズとしたが、これに限るものではない。例え
ば、８フェーズとした場合、カウンタ０２の上位５ビッ
トの出力または下位５ビットの出力の上位３ビットを巡
回的に下位にシフトさせるようにセレクタｓ０〜ｓ９の
０番〜４番の入力端子を設定すれば良い。また、１ブロ
ックの構成を、１ワード６４ビット、６４ワード、４フ
ェーズとする場合は、４０９６ビットのＲＡＭを用い、
それぞれ６ビットの上位アドレス、下位アドレスをそれ
ぞれ、１ブロックのデータを書き込む毎に１２ビットの
カウンタの上位６ビットの出力、下位６ビットにより交
互に指定し、また、カウンタの出力についても交互に上
位２ビットを巡回的に下位ビットにシフトさせるように
すれば、このような１ブロックのデータについても上記
一実施例と同様にデインターリーブすることが可能であ
る。すなわち、１ブロックの構成については、２n（ｎ
は２以上の整数）ビットのデータを１ワードとし、２n
ワードを１ブロックとし、１ブロックをワード毎に順次
２k（ｋは１以上でｎより小さい整数）個のフェーズに
巡回的に分けたものであれば良い。また、記憶手段とし
てのＲＡＭについては２2nビット分の記憶領域を有する
ものであれば良く、また、カウンタについては２ｎビッ
トの出力を有するものであれば良く、その上位ｎビット
の出力、下位ｎビットの出力により交互にＲＡＭのｎビ
ットの上位アドレス、下位アドレスを指定し、上位アド
レス、下位アドレスの指定の切り換えの際に交互に上位
ｋビットを下位にシフトさせるようにすれば良い。
１ブロックのデータの構成を３２ビット、３２ワード、
４フェーズとしたが、これに限るものではない。例え
ば、８フェーズとした場合、カウンタ０２の上位５ビッ
トの出力または下位５ビットの出力の上位３ビットを巡
回的に下位にシフトさせるようにセレクタｓ０〜ｓ９の
０番〜４番の入力端子を設定すれば良い。また、１ブロ
ックの構成を、１ワード６４ビット、６４ワード、４フ
ェーズとする場合は、４０９６ビットのＲＡＭを用い、
それぞれ６ビットの上位アドレス、下位アドレスをそれ
ぞれ、１ブロックのデータを書き込む毎に１２ビットの
カウンタの上位６ビットの出力、下位６ビットにより交
互に指定し、また、カウンタの出力についても交互に上
位２ビットを巡回的に下位ビットにシフトさせるように
すれば、このような１ブロックのデータについても上記
一実施例と同様にデインターリーブすることが可能であ
る。すなわち、１ブロックの構成については、２n（ｎ
は２以上の整数）ビットのデータを１ワードとし、２n
ワードを１ブロックとし、１ブロックをワード毎に順次
２k（ｋは１以上でｎより小さい整数）個のフェーズに
巡回的に分けたものであれば良い。また、記憶手段とし
てのＲＡＭについては２2nビット分の記憶領域を有する
ものであれば良く、また、カウンタについては２ｎビッ
トの出力を有するものであれば良く、その上位ｎビット
の出力、下位ｎビットの出力により交互にＲＡＭのｎビ
ットの上位アドレス、下位アドレスを指定し、上位アド
レス、下位アドレスの指定の切り換えの際に交互に上位
ｋビットを下位にシフトさせるようにすれば良い。
【００３７】
【発明の効果】本発明によれば、ワード列、ビット列の
並び換えと、フェーズ分離が同時に行えるため、全体と
して必要とされる記憶容量をブロック単位のデータ量ま
で抑えることができ、装置規模の縮小、構成の簡素化を
進めることができ、高いコストパフォーマンスのデイン
ターリーブ装置を提供できる。
並び換えと、フェーズ分離が同時に行えるため、全体と
して必要とされる記憶容量をブロック単位のデータ量ま
で抑えることができ、装置規模の縮小、構成の簡素化を
進めることができ、高いコストパフォーマンスのデイン
ターリーブ装置を提供できる。
【図１】本発明の一実施例のデインターリーブ装置の構
成を説明するための説明図。
成を説明するための説明図。
【図２】図１の動作説明のためのタイミングチャート。
【図３】図１の動作説明のための説明図。
【図４】図１の動作説明のための説明図。
【図５】図１の動作説明のための説明図。
【図６】従来の技術を説明するための説明図。
【図７】従来の技術を説明するための説明図。
【図８】従来の技術を説明するための説明図。
０１ ＲＡＭ（記憶手段） ０２ カウンタ（制御手段、カウンタ） ０３ カウンタ（制御手段） ０４ カウンタ（制御手段） ０５ フリップフロップ（制御手段） ｓ５〜ｓ９ セレクタ（制御手段、第１のセレクタ
手段） ｓ０〜ｓ４ セレクタ（制御手段、第２のセレクタ
手段） ｓ１０、ｓ１１ セレクタ（制御手段）
手段） ｓ０〜ｓ４ セレクタ（制御手段、第２のセレクタ
手段） ｓ１０、ｓ１１ セレクタ（制御手段）
Claims (3)
- 【請求項１】 ２ｎ（ｎは２以上の整数）ビットのデー
タを１ワードとし、２ｎワードを１ブロックとし、各ブ
ロックをワード毎に順次複数のフェーズに巡回的に分け
て第１データ列とし、各ワードの先頭ビットから最終ビ
ットまでの並びをビット列、各ブロックの先頭ワードか
ら最終ワードまでの並びをワード列とし、各ブロックを
ワード列、ビット列からなる行列とみなし、上記第１デ
ータ列の各ブロックのワード列とビット列とを並び換え
てなる第２データ列をデインターリーブするデインター
リーブ装置であって、 ２ｎビットで示されるアドレスの上位ｎビットの上位ア
ドレス、下位ｎビットの下位アドレスにて個々に特定さ
れる２２ｎビット分の記憶領域を有し、個々の上記記憶
領域に上記第２データ列のデータを１ビットずつ記憶す
る記憶手段と、 順次上記上位アドレス、下位アドレスを指定して上記記
憶手段から、１ビットずつデータ読み出すとともに、読
み出された記憶領域に新たに入来する第２データ列のデ
ータを書き込むものであり、１ブロック分の第２データ
列のデータを書き込む毎に上記上位アドレス、上記下位
アドレスをそれぞれ指定する信号を互いに入れ換えると
ともに、互いに入れ換えられる上記信号としての第１、
第２のカウント信号のカウント規則を上記入換えの際に
交互に上記フェーズの巡回に従って巡回的に変更するよ
うに制御する制御手段とを具備し、上記第２データ列を
上記記憶手段に書き込み、読み出すことにより、上記第
１データ列をフェーズ毎にまとまってワードが並び、か
つ当該フェーズ毎のまとまりがフェーズ順に並ぶように
並び換えたものに相当する第３データ列を発生すること
を特徴とするデインターリーブ装置。 - 【請求項２】 上記第１データ列は各ブロックをワード
毎に順次２ｋ（ｋは１以上ｎより小さい整数）個のフェ
ーズに巡回的に分けたものであり、上記制御手段は２ｎ
ビットのカウンタと、上記カウンタの上位ｎビットの出
力を受けてこの上位ｎビットの出力の上位ｋビットを下
位ビットに巡回的にシフトした上記第１のカウント信号
を出力する第１のセレクタ手段と、上記カウンタの下位
ｎビットの出力を受けてこの下位ｎビットの出力の上位
ｋビットを下位ビットに巡回的にシフトした上記第２の
カウント信号を出力する第２のセレクタ手段とを有する
とともに、上記第１、第２のカウント信号についての上
記シフトを交互になして上記カウント規則を変更するも
のであることを特徴とする請求項１記載のデインターリ
ーブ装置。 - 【請求項３】 上記ワードは３２ビットのデータであ
り、上記ブロックは３２ワードで構成され、上記第１デ
ータ列は各ブロックをワード毎に順次４つのフェーズに
巡回的に分けたものであり、上記制御手段は１０ビット
のカウンタと、上記カウンタの上位５ビットの出力を受
けてこの上位５ビットの出力の上位２ビットを下位ビッ
トに巡回的にシフトした上記第１のカウント信号を出力
する第１のセレクタ手段と、上記カウンタの下位５ビッ
トの出力を受けてこの下位５ビットの出力の上位２ビッ
を下位ビットに巡回的にシフトした上記第２のカウント
信号を出力する第２のセレクタ手段とを有するととも
に、上記第１、第２のカウント信号についての上記シフ
トを交互になして上記カウント規則を変更するものであ
ることを特徴とする請求項１記載のデインターリーブ装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11213398A JP3295372B2 (ja) | 1998-04-22 | 1998-04-22 | デインターリーブ装置 |
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