JP3297301B2 - 光駆動ゼロクロス型トライアック - Google Patents
光駆動ゼロクロス型トライアックInfo
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- optically driven
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- type triac
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Description
【０００１】
【発明の属する技術分野】本発明は、光により駆動され
るゼロクロス機能を有するトライアックにおいて、その
光感度およびｄＶ／ｄｔ耐量を向上させるものである。
るゼロクロス機能を有するトライアックにおいて、その
光感度およびｄＶ／ｄｔ耐量を向上させるものである。
【０００２】
【従来の技術】図４は、一般的なゼロクロス型トライア
ックの等価回路図である。
ックの等価回路図である。
【０００３】トライアックは１組のサイリスタを逆並列
に接続したものと考えられ、各サイリスタは２個のトラ
ンジスタの図のような組合せと考えられる。端子Ｔ1 お
よびＴ2 間に接続されるトランジスタＱ1 およびＱ2 が
一方のサイリスタを構成し、トランジスタＱ3 およびＱ
4 が他方のサイリスタを構成する。トランジスタＱ1ま
たはＱ3 のコレクタおよびトランジスタＱ2 またはＱ4
のベースは、それぞれゲートカソード間抵抗となる抵抗
ＲGK1 またはＲGK2 により端子Ｔ2 またはＴ1に接続さ
れている。
に接続したものと考えられ、各サイリスタは２個のトラ
ンジスタの図のような組合せと考えられる。端子Ｔ1 お
よびＴ2 間に接続されるトランジスタＱ1 およびＱ2 が
一方のサイリスタを構成し、トランジスタＱ3 およびＱ
4 が他方のサイリスタを構成する。トランジスタＱ1ま
たはＱ3 のコレクタおよびトランジスタＱ2 またはＱ4
のベースは、それぞれゲートカソード間抵抗となる抵抗
ＲGK1 またはＲGK2 により端子Ｔ2 またはＴ1に接続さ
れている。
【０００４】ＭＯＳＦＥＴ１または１−１のソースはト
ランジスタＱ2 またはＱ4 のベースに接続され、ＭＯＳ
ＦＥＴ１または１−１のドレインはトランジスタＱ2 ま
たはＱ4 のコレクタに接続されている。ＭＯＳＦＥＴ１
または１−１のゲートはトランジスタＱ2 またはＱ4 の
エミッタおよびコレクタに接続されている。
ランジスタＱ2 またはＱ4 のベースに接続され、ＭＯＳ
ＦＥＴ１または１−１のドレインはトランジスタＱ2 ま
たはＱ4 のコレクタに接続されている。ＭＯＳＦＥＴ１
または１−１のゲートはトランジスタＱ2 またはＱ4 の
エミッタおよびコレクタに接続されている。
【０００５】左側のサイリスタが動作すると電流はアノ
ード（Ａ）となる端子Ｔ1 からカソード（Ｋ）となる端
子Ｔ2 に流れ、右側のサイリスタが動作すると電流はア
ノードとなる端子Ｔ2 からカソードとなる端子Ｔ1 に流
れてスイッチングが行なわれる。
ード（Ａ）となる端子Ｔ1 からカソード（Ｋ）となる端
子Ｔ2 に流れ、右側のサイリスタが動作すると電流はア
ノードとなる端子Ｔ2 からカソードとなる端子Ｔ1 に流
れてスイッチングが行なわれる。
【０００６】サイリスタは両端子間に急峻な電圧が印加
されると、ゲート入力がなくても誤点孤してしまうこと
がある。これはＰゲートサイリスタの場合、Ｐゲート拡
散領域がＮ型基板の表面に形成されているとすると、両
者の接合において急激な電圧上昇により変位電流が発生
し、それがゲート電流として働き、サイリスタがターン
オンしてしまうためである。このターンオン状態に至る
臨界の電圧変化率（ｄＶ／ｄｔ）を臨界オフ電圧上昇率
と呼び、この値が高いほど、サイリスタはノイズに対し
て誤動作しにくくなる。これをｄＶ／ｄｔ特性という。
されると、ゲート入力がなくても誤点孤してしまうこと
がある。これはＰゲートサイリスタの場合、Ｐゲート拡
散領域がＮ型基板の表面に形成されているとすると、両
者の接合において急激な電圧上昇により変位電流が発生
し、それがゲート電流として働き、サイリスタがターン
オンしてしまうためである。このターンオン状態に至る
臨界の電圧変化率（ｄＶ／ｄｔ）を臨界オフ電圧上昇率
と呼び、この値が高いほど、サイリスタはノイズに対し
て誤動作しにくくなる。これをｄＶ／ｄｔ特性という。
【０００７】従来よりｄＶ／ｄｔ特性の向上には、サイ
リスタの感度を低下させたり、抵抗ＲGKを低くしたりし
ていたが、これらはいずれも素子の光感度を大きく低下
させてしまうことになる。
リスタの感度を低下させたり、抵抗ＲGKを低くしたりし
ていたが、これらはいずれも素子の光感度を大きく低下
させてしまうことになる。
【０００８】また、交流制御用のオンオフスイッチとし
て突入電流を抑える目的で、ゼロクロスポイントでしか
トリガしない光駆動ゼロクロス型トライアックが用いら
れる。このゼロクロス機能は、一般にサイリスタの端子
Ｔ1 とＴ2 間の、トランジスタＱ2 またはＱ4 のエミッ
タ，コレクタおよびベースの間に図４に示すようにＭＯ
ＳＦＥＴ１または１−１を接続して実現される。このと
き、このＭＯＳＦＥＴのゲート酸化膜絶縁破壊の保護と
して、ゲートに印加される電圧を制限するパンチスルー
ダイオードを用いる方法（以下、パンチスルーダイオー
ド方式という）がある。
て突入電流を抑える目的で、ゼロクロスポイントでしか
トリガしない光駆動ゼロクロス型トライアックが用いら
れる。このゼロクロス機能は、一般にサイリスタの端子
Ｔ1 とＴ2 間の、トランジスタＱ2 またはＱ4 のエミッ
タ，コレクタおよびベースの間に図４に示すようにＭＯ
ＳＦＥＴ１または１−１を接続して実現される。このと
き、このＭＯＳＦＥＴのゲート酸化膜絶縁破壊の保護と
して、ゲートに印加される電圧を制限するパンチスルー
ダイオードを用いる方法（以下、パンチスルーダイオー
ド方式という）がある。
【０００９】図５は、図４のゼロクロス型トライアック
の左側のサイリスタを構成する素子の略断面図である。
図面を簡略化するため右側のサイリスタは図示されてい
ないが右側のサイリスタもほぼ同様の構造である。
の左側のサイリスタを構成する素子の略断面図である。
図面を簡略化するため右側のサイリスタは図示されてい
ないが右側のサイリスタもほぼ同様の構造である。
【００１０】このサイリスタはプレーナ型の一例であっ
て、全体がＮ型基板４の表面に形成され、電極取出部以
外はたとえばＳｉＯ2 による酸化膜５で覆われている。
て、全体がＮ型基板４の表面に形成され、電極取出部以
外はたとえばＳｉＯ2 による酸化膜５で覆われている。
【００１１】サイリスタはＮ型基板４の表面に形成され
たＰ型のアノード拡散領域１５，Ｐゲート拡散領域６，
その表面に形成されたＮ型カソード拡散領域１４等によ
り構成され、それぞれの電極取出部からＡｌによるアノ
ード電極１２−１，カソード電極１２−２，Ｐゲート電
極１２−３が取出される。裏面には裏面電極が形成され
ている。
たＰ型のアノード拡散領域１５，Ｐゲート拡散領域６，
その表面に形成されたＮ型カソード拡散領域１４等によ
り構成され、それぞれの電極取出部からＡｌによるアノ
ード電極１２−１，カソード電極１２−２，Ｐゲート電
極１２−３が取出される。裏面には裏面電極が形成され
ている。
【００１２】ＭＯＳＦＥＴはＮ型基板４の表面に形成さ
れたＰ型のウェル拡散層７，その表面に拡散されたＮ型
のソース拡散層８およびドレイン拡散層９，酸化膜５を
介してソース拡散層８およびドレイン拡散９に跨がるよ
うに形成されたＡｌによるゲート電極１３等により構成
されている。ソース拡散層８およびドレイン拡散層９か
らはそれぞれの電極取出部からＡｌによるソース電極１
２−４，ドレイン電極１２−５が取出される。Ｐ型のウ
ェル拡散層７の電極１２−７はカソード電極と接続され
カソードと同電位となる。
れたＰ型のウェル拡散層７，その表面に拡散されたＮ型
のソース拡散層８およびドレイン拡散層９，酸化膜５を
介してソース拡散層８およびドレイン拡散９に跨がるよ
うに形成されたＡｌによるゲート電極１３等により構成
されている。ソース拡散層８およびドレイン拡散層９か
らはそれぞれの電極取出部からＡｌによるソース電極１
２−４，ドレイン電極１２−５が取出される。Ｐ型のウ
ェル拡散層７の電極１２−７はカソード電極と接続され
カソードと同電位となる。
【００１３】パンチスルーダイオードはＮ型基板４の表
面にＰ型拡散層１０を形成して作られる。その電極取出
部からＡｌによるダイオード電極１２−６が取出され
る。
面にＰ型拡散層１０を形成して作られる。その電極取出
部からＡｌによるダイオード電極１２−６が取出され
る。
【００１４】端子Ａはアノード電極１２−１に、端子Ｋ
はカソード電極１２−２およびソース電極１２−４に、
ドレイン電極１２−５はＰゲート電極１２−３に、ゲー
ト電極１３はダイオード電極１２−６に接続されてい
る。アノード電極１２−１とカソード電極１２−２の間
の酸化膜５の表面には素子表面を保護するためのナイト
ライド膜１１が形成されている。
はカソード電極１２−２およびソース電極１２−４に、
ドレイン電極１２−５はＰゲート電極１２−３に、ゲー
ト電極１３はダイオード電極１２−６に接続されてい
る。アノード電極１２−１とカソード電極１２−２の間
の酸化膜５の表面には素子表面を保護するためのナイト
ライド膜１１が形成されている。
【００１５】このパンチスルーダイオードには後述のよ
うな問題点がある。従来このような装置に使用されるＭ
ＯＳＦＥＴの形状は、図６の略平面図に示されるよう
に、ゲート電極１３の下方のソース拡散層８とドレイン
拡散層９はウェル拡散層７の表面に平行に形成されてい
た。そしてその動作時のオン抵抗は数ｋΩであった。
うな問題点がある。従来このような装置に使用されるＭ
ＯＳＦＥＴの形状は、図６の略平面図に示されるよう
に、ゲート電極１３の下方のソース拡散層８とドレイン
拡散層９はウェル拡散層７の表面に平行に形成されてい
た。そしてその動作時のオン抵抗は数ｋΩであった。
【００１６】なお、図示されていないが、素子表面の絶
縁膜５の表面にＰゲート拡散領域６とカソード拡散領域
１４とを接続する抵抗ＲGK1 が形成されている。
縁膜５の表面にＰゲート拡散領域６とカソード拡散領域
１４とを接続する抵抗ＲGK1 が形成されている。
【００１７】
【発明が解決しようとする課題】前述のように、ｄＶ／
ｄｔ特性を向上させるために、サイリスタの感度を低下
させたり、抵抗ＲGKの抵抗を低くすると、素子の光感度
を大きく低下させる。
ｄｔ特性を向上させるために、サイリスタの感度を低下
させたり、抵抗ＲGKの抵抗を低くすると、素子の光感度
を大きく低下させる。
【００１８】パンチスルーダイオード方式は、図５のダ
イオード電極１２−６からゲート電極１３に電圧を印加
してＭＯＳＦＥＴのゲート酸化膜絶縁破壊を保護するの
であるが、光が入射しない入力オフ状態では、パンチス
ルーダイオードのＰＮ接合の逆方向リーク電流によって
のみ、ＭＯＳＦＥＴのゲートが充填されるため、ＭＯＳ
ＦＥＴのゲートがＭＯＳＦＥＴがオンするまで充電する
のに時間がかかり、ＭＯＳＦＥＴの応答が遅くなるため
にｄＶ／ｄｔ等ノイズ耐量が低くなる。
イオード電極１２−６からゲート電極１３に電圧を印加
してＭＯＳＦＥＴのゲート酸化膜絶縁破壊を保護するの
であるが、光が入射しない入力オフ状態では、パンチス
ルーダイオードのＰＮ接合の逆方向リーク電流によって
のみ、ＭＯＳＦＥＴのゲートが充填されるため、ＭＯＳ
ＦＥＴのゲートがＭＯＳＦＥＴがオンするまで充電する
のに時間がかかり、ＭＯＳＦＥＴの応答が遅くなるため
にｄＶ／ｄｔ等ノイズ耐量が低くなる。
【００１９】
【課題を解決するための手段】本発明においては、ｄＶ
／ｄｔ特性を向上させるため、ＭＯＳＦＥＴの動作時の
オン抵抗を減少させ、たとえば１ｋΩ以下にする。その
手段としてＭＯＳＦＥＴのソースおよびドレイン拡散層
の対向部の面積を大きくする。
／ｄｔ特性を向上させるため、ＭＯＳＦＥＴの動作時の
オン抵抗を減少させ、たとえば１ｋΩ以下にする。その
手段としてＭＯＳＦＥＴのソースおよびドレイン拡散層
の対向部の面積を大きくする。
【００２０】また、パンチスルーダイオード方式を用い
たとき、ｄＶ／ｄｔ特性を向上のためＭＯＳＦＥＴの応
答を改善させる。その手段としてパンチスルーダイオー
ドと並列にコンデンサを形成した構造とする。
たとき、ｄＶ／ｄｔ特性を向上のためＭＯＳＦＥＴの応
答を改善させる。その手段としてパンチスルーダイオー
ドと並列にコンデンサを形成した構造とする。
【００２１】
【発明の実施の形態】図１は、本発明の実施の形態の一
例の略断面図である。図５に対応するもので、図２の本
発明のトライアックの等価回路図の左半分に相当する素
子の略断面図である。
例の略断面図である。図５に対応するもので、図２の本
発明のトライアックの等価回路図の左半分に相当する素
子の略断面図である。
【００２２】図１および図２において、図４および図５
と同一符号は同一の部分を示す。本実施の形態が図５の
従来例と異なるところは、断面図では表示されていない
が、ＭＯＳＦＥＴを構成するウェル拡散層７の表面のソ
ース拡散層８とドレイン拡散層９の配置が図３に示すよ
うに、たとえば、櫛状の拡散層が互いに噛み合うように
ウェル拡散層７の表面に配置して形成されて、図６の従
来例よりチャネル幅を拡大したことである。櫛型以外に
も、たとえば二重の螺旋状にしてチャネル幅を拡大する
ことができる。すなわち、ソース拡散層８とドレイン拡
散層９を相互に相手側を挟み込むように形成してチャネ
ル幅を拡大する。
と同一符号は同一の部分を示す。本実施の形態が図５の
従来例と異なるところは、断面図では表示されていない
が、ＭＯＳＦＥＴを構成するウェル拡散層７の表面のソ
ース拡散層８とドレイン拡散層９の配置が図３に示すよ
うに、たとえば、櫛状の拡散層が互いに噛み合うように
ウェル拡散層７の表面に配置して形成されて、図６の従
来例よりチャネル幅を拡大したことである。櫛型以外に
も、たとえば二重の螺旋状にしてチャネル幅を拡大する
ことができる。すなわち、ソース拡散層８とドレイン拡
散層９を相互に相手側を挟み込むように形成してチャネ
ル幅を拡大する。
【００２３】このようにしてチャネル幅を拡大すること
により、ＭＯＳＦＥＴがオンしたときの抵抗を１ｋΩ以
下にできる。
により、ＭＯＳＦＥＴがオンしたときの抵抗を１ｋΩ以
下にできる。
【００２４】この装置によれば、５ｋＶ／μｓ以上のｄ
Ｖ／ｄｔが入力されたとき、サイリスタがターンオンす
る前に、ＭＯＳＦＥＴがオンし、ｄＶ／ｄｔにより発生
する変位電流を、ゲート，カソード間を１ｋΩ以下の低
抵抗で短絡したことになり、後動作を防ぐことができ
る。
Ｖ／ｄｔが入力されたとき、サイリスタがターンオンす
る前に、ＭＯＳＦＥＴがオンし、ｄＶ／ｄｔにより発生
する変位電流を、ゲート，カソード間を１ｋΩ以下の低
抵抗で短絡したことになり、後動作を防ぐことができ
る。
【００２５】次に、図１の実施の形態と図５の従来例と
異なるところは、Ｎ型基板４の表面の酸化膜５を部分的
に除去し、その部分に素子表面の保護膜として用いられ
るナイトライド膜１１−１を形成しパターニングし、さ
らにその上にＡｌによるコンデンサ電極１２−８を蒸着
パターニングし、ゲート電極１３およびパンチスルーダ
イオードの電極１２−６に接続されていることである。
異なるところは、Ｎ型基板４の表面の酸化膜５を部分的
に除去し、その部分に素子表面の保護膜として用いられ
るナイトライド膜１１−１を形成しパターニングし、さ
らにその上にＡｌによるコンデンサ電極１２−８を蒸着
パターニングし、ゲート電極１３およびパンチスルーダ
イオードの電極１２−６に接続されていることである。
【００２６】試作チップでは、ナイトライド膜の面積を
０．０１５ｍｍ2 、膜厚を１μｍとし約１０ｐＳの容量
とした。これにより、図２の等価回路図に示されるよう
に、パンチスルーダイオード３（３−１）と並列にコン
デンサ２（２−１）が挿入されたことになる。
０．０１５ｍｍ2 、膜厚を１μｍとし約１０ｐＳの容量
とした。これにより、図２の等価回路図に示されるよう
に、パンチスルーダイオード３（３−１）と並列にコン
デンサ２（２−１）が挿入されたことになる。
【００２７】図２に示されるＭＯＳＦＥＴ１のゲートと
ドレインとの間に接続されるツェナーダイオードＺＤ１
は図１のＰ型拡散層１０とＮ型基板４との間に形成され
る。図２の右半分に示されるツェナーダイオードＺＤ−
１についても同様である。
ドレインとの間に接続されるツェナーダイオードＺＤ１
は図１のＰ型拡散層１０とＮ型基板４との間に形成され
る。図２の右半分に示されるツェナーダイオードＺＤ−
１についても同様である。
【００２８】パンチスルーダイオード方式のゼロクロス
型トライアックにおいて、図２のようにパンチスルーダ
イオード２と並列に１０ｐＦ以上のコンデンサ３を付加
することにより、ＭＯＳＦＥＴの遅れを１〜５ｍｓから
１００〜５００ｎｓに改善し、ＭＯＳＦＥＴをｄＶ／ｄ
ｔ入力に対し高速に働かせることができ、誤動作を防ぐ
ことができた。
型トライアックにおいて、図２のようにパンチスルーダ
イオード２と並列に１０ｐＦ以上のコンデンサ３を付加
することにより、ＭＯＳＦＥＴの遅れを１〜５ｍｓから
１００〜５００ｎｓに改善し、ＭＯＳＦＥＴをｄＶ／ｄ
ｔ入力に対し高速に働かせることができ、誤動作を防ぐ
ことができた。
【００２９】ＭＯＳＦＥＴの応答の改善は、ＭＯＳゲー
ト容量の減少やパンチスルーダイオードの面積の拡大に
よっても可能であるが、前者は、ＭＯＳＦＥＴのＶthの
コントロールが難しくなり、十分な応答改善を得にく
い。また、後者はチップ面積の拡大になるため好ましく
ない。
ト容量の減少やパンチスルーダイオードの面積の拡大に
よっても可能であるが、前者は、ＭＯＳＦＥＴのＶthの
コントロールが難しくなり、十分な応答改善を得にく
い。また、後者はチップ面積の拡大になるため好ましく
ない。
【００３０】コンデンサを付加するとき、これを形成す
るのにナイトライド膜を用いることにより、酸化膜に比
し誘電率が高いため比較的小さい面積で目的の１０ｐＦ
を達成できる。ナイトライド膜は素子の表面保護膜とし
て用いているので、新しいプロセスを追加する必要がな
い。
るのにナイトライド膜を用いることにより、酸化膜に比
し誘電率が高いため比較的小さい面積で目的の１０ｐＦ
を達成できる。ナイトライド膜は素子の表面保護膜とし
て用いているので、新しいプロセスを追加する必要がな
い。
【００３１】
【発明の効果】以上のように、本発明によれば、高光感
度（たとえば、ＩFT＝５ｍＡ）で高ｄＶ／ｄｔ耐量（５
ｋＶ／μｓ以上）の素子を、チップサイズを拡大した
り、新しい工程を増加することなく実現できる。
度（たとえば、ＩFT＝５ｍＡ）で高ｄＶ／ｄｔ耐量（５
ｋＶ／μｓ以上）の素子を、チップサイズを拡大した
り、新しい工程を増加することなく実現できる。
【図１】本発明の一実施の形態の略断図である。
【図２】本発明の一実施の形態の等価回路図である。
【図３】本発明の一実施の形態におけるＭＯＳＦＥＴの
略平面図である。
略平面図である。
【図４】従来の光駆動ゼロクロス型トライアックの等価
回路図である。
回路図である。
【図５】従来の光駆動ゼロクロス型トライアックの略断
面図である。
面図である。
【図６】従来のトライアックのゼロクロス用ＭＯＳＦＥ
Ｔの略平面図である。
Ｔの略平面図である。
１ ＭＯＳＦＥＴ ２ コンデンサ ３ パンチスルーダイオード ４ Ｎ型基板 ５ 酸化膜 ６ Ｐゲート拡散領域 ７ ウェル拡散層 ８ ソース拡散層 ９ ドレイン拡散層 １０ Ｐ型拡散層 １１，１１−１ ナイトライド膜 １２−１〜１２−８ 電極 １３ ゲート電極 １４ カソード拡散領域 １５ アノード拡散領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74 H01L 29/747
Claims (5)
- 【請求項１】 ＭＯＳＦＥＴを用いた光駆動ゼロクロス
型トライアックにおいて、ＭＯＳＦＥＴのソース拡散層
およびドレイン拡散層が相互に相手方を挟み込みチャネ
ル幅を拡大することによりＭＯＳＦＥＴの動作時のオン
抵抗を減少させｄＶ／ｄｔ特性を向上させる手段と、Ｍ
ＯＳＦＥＴの入力オフ状態のときのＭＯＳＦＥＴの充電
によるＭＯＳＦＥＴの応答の遅れを防止しｄＶ／ｄｔ特
性を向上させる手段を有することを特徴とする光駆動ゼ
ロクロス型トライアック。 - 【請求項２】 ＭＯＳＦＥＴのソース拡散層およびドレ
イン拡散層はそれぞれ櫛状に形成され、相互に挟み込む
ように配置されていることを特徴とする請求項１記載の
光駆動ゼロクロス型トライアック。 - 【請求項３】 ＭＯＳＦＥＴを用いた光駆動ゼロクロス
型トライアックにおいて、ＭＯＳＦＥＴのゲート酸化膜
破壊保護のためのパンチスルーダイオードを備え、ＭＯ
ＳＦＥＴの入力オフ状態のときのＭＯＳＦＥＴの充電に
よるＭＯＳＦＥＴの応答の遅れを防止しｄＶ／ｄｔ耐量
を向上するため、パンチスルーダイオードに並列にコン
デンサを形成することを特徴とする光駆動ゼロクロス型
トライアック。 - 【請求項４】 コンデンサの誘電体としてナイトライド
膜を使用することを特徴とする請求項３記載の光駆動ゼ
ロクロス型トライアック。 - 【請求項５】 ＭＯＳＦＥＴを用いた光駆動ゼロクロス
型トライアックにおいて、ＭＯＳＦＥＴの動作時のオン
抵抗を減少させｄＶ／ｄｔ特性を向上させる手段と、Ｍ
ＯＳＦＥＴの入力オフ状態のときのＭＯＳＦＥＴの充電
によるＭＯＳＦＥＴの応答の遅れを防止しｄＶ／ｄｔ特
性を向上させる手段を有することを特徴とする請求項３
または４記載の光駆動ゼロクロス型トライアック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10933996A JP3297301B2 (ja) | 1996-04-30 | 1996-04-30 | 光駆動ゼロクロス型トライアック |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10933996A JP3297301B2 (ja) | 1996-04-30 | 1996-04-30 | 光駆動ゼロクロス型トライアック |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298291A JPH09298291A (ja) | 1997-11-18 |
| JP3297301B2 true JP3297301B2 (ja) | 2002-07-02 |
Family
ID=14507730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10933996A Expired - Fee Related JP3297301B2 (ja) | 1996-04-30 | 1996-04-30 | 光駆動ゼロクロス型トライアック |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3297301B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011014613A (ja) * | 2009-06-30 | 2011-01-20 | Sanken Electric Co Ltd | 半導体装置 |
-
1996
- 1996-04-30 JP JP10933996A patent/JP3297301B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09298291A (ja) | 1997-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020326 |
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