JPH0261181B2 - - Google Patents
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- JPH0261181B2 JPH0261181B2 JP25902784A JP25902784A JPH0261181B2 JP H0261181 B2 JPH0261181 B2 JP H0261181B2 JP 25902784 A JP25902784 A JP 25902784A JP 25902784 A JP25902784 A JP 25902784A JP H0261181 B2 JPH0261181 B2 JP H0261181B2
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- phototransistor
- control circuit
- region
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/13—Modifications for switching at zero crossing
- H03K17/136—Modifications for switching at zero crossing in thyristor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/79—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar semiconductor switches with more than two PN-junctions, or more than three electrodes, or more than one electrode connected to the same conductivity region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
Landscapes
- Thyristors (AREA)
- Electronic Switches (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はサイリスタの制御回路に関する。
交流電圧を印加される少なくとも１つのサイリ
スタを、ホトトランジスタと補助トランジスタと
により交流電圧の零点通過近傍で点弧することが
可能な制御回路は、例えば“Siemens
Components”，20（1982），第３号，第83／84頁
に第２図に関連して記載されている。この制御回
路においては、補助トランジスタのベースが抵抗
を介して交流電圧に置かれる。この補助トランジ
スタのコレクタ・エミツタ区間は点弧すべきサイ
リスタのゲート・カソード区間に並列接続されて
いる。今、交流電圧が零から出発して所定値まで
上昇したならば、補助トランジスタは導通してそ
のサイリスタのゲート・カソード間を短絡する。
その際にはサイリスタはもはや点弧され得ない。
点弧は、交流電圧が所定値を上回つていなくて且
つ補助トランジスタのベースとエミツタとの間に
あるホトトランジスタが導通制御されている間の
み可能である。
スタを、ホトトランジスタと補助トランジスタと
により交流電圧の零点通過近傍で点弧することが
可能な制御回路は、例えば“Siemens
Components”，20（1982），第３号，第83／84頁
に第２図に関連して記載されている。この制御回
路においては、補助トランジスタのベースが抵抗
を介して交流電圧に置かれる。この補助トランジ
スタのコレクタ・エミツタ区間は点弧すべきサイ
リスタのゲート・カソード区間に並列接続されて
いる。今、交流電圧が零から出発して所定値まで
上昇したならば、補助トランジスタは導通してそ
のサイリスタのゲート・カソード間を短絡する。
その際にはサイリスタはもはや点弧され得ない。
点弧は、交流電圧が所定値を上回つていなくて且
つ補助トランジスタのベースとエミツタとの間に
あるホトトランジスタが導通制御されている間の
み可能である。
この制御回路においては、サイリスタの点弧さ
れない状態において補助トランジスタのベース電
流に相当する休止電流が流れる。
れない状態において補助トランジスタのベース電
流に相当する休止電流が流れる。
本発明が解決しようとする問題点は、上述のよ
うなサイリスタの制御回路において、休止電流を
著しく減少できるように改善することにある。
うなサイリスタの制御回路において、休止電流を
著しく減少できるように改善することにある。
上記問題点は本発明によれば、
(a) ホトトランジスタのコレクタ・エミツタ区間
は２つの交流電圧端子のうちの第１の交流電圧
端子とサイリスタのゲートとの間に接続されて
いること、 (b) ホトトランジスタのベースと第２の交流電圧
端子との間にエンハンスメント形IGFETのソ
ース・ドレイン区間が接続されていること、 (c) IGFETのゲートと第１の交流電圧端子との
間にホトダイオードが接続されていること、 (d) ホトダイオードはサイリスタに順方向に電圧
が印加されるとき阻止方向にバイアスされるよ
う極性付けられていること、 (e) IGFETはホトトランジスタよりも高い等価
電圧を有し、且つホトトランジスタよりも少な
い入力静電容量を有すること によつて解決される。
は２つの交流電圧端子のうちの第１の交流電圧
端子とサイリスタのゲートとの間に接続されて
いること、 (b) ホトトランジスタのベースと第２の交流電圧
端子との間にエンハンスメント形IGFETのソ
ース・ドレイン区間が接続されていること、 (c) IGFETのゲートと第１の交流電圧端子との
間にホトダイオードが接続されていること、 (d) ホトダイオードはサイリスタに順方向に電圧
が印加されるとき阻止方向にバイアスされるよ
う極性付けられていること、 (e) IGFETはホトトランジスタよりも高い等価
電圧を有し、且つホトトランジスタよりも少な
い入力静電容量を有すること によつて解決される。
以下、図面を参照しながら、本発明を実施例に
ついて詳細に説明する。
ついて詳細に説明する。
第１図による制御回路はホトトランジスタ１を
有し、このホトトランジスタのコレクタは第１の
交流電圧端子３４に接続されている。この端子は
直接にアノード端子Ａと接続されている。その間
にはホトトランジスタ１を逆耐圧責務から保護す
るためにダイオード１２が接続されている。ホト
トランジスタ１のベースと第２の交流電圧端子３
５との間には、例えばMOSFETであるエンハン
スメント形のIGFET４のソース・ドレイン区間
が接続されている。この第２の交流電圧端子は直
接に、例えばアースにつながれたカソード端子Ｋ
に接続されている。IGFET４のゲートＧはホト
ダイオード５を介して第１の交流電圧端子３４に
接続されている。IGFET４のゲートＧとソース
Ｓとの間には特にツエナーダイオード６があり、
これはIGFET４のゲート・ソース電圧を制限し
ようとするものである。ホトトランジスタ１と第
２の交流電圧端子３５との間にはコンデンサ７が
ある。ホトトランジスタ１のベースとそれのエミ
ツタとの間には、例えばデプレツシヨン形の
IGFETで構成することのできる抵抗３を接続す
ることが好ましい。このIGFET３のゲートは第
２の交流電圧端子３５に接続されている。ホトダ
イオードはホトトランジスタのための光源による
か、またはそれと同期して動作する第２の光源に
よつて照射される。
有し、このホトトランジスタのコレクタは第１の
交流電圧端子３４に接続されている。この端子は
直接にアノード端子Ａと接続されている。その間
にはホトトランジスタ１を逆耐圧責務から保護す
るためにダイオード１２が接続されている。ホト
トランジスタ１のベースと第２の交流電圧端子３
５との間には、例えばMOSFETであるエンハン
スメント形のIGFET４のソース・ドレイン区間
が接続されている。この第２の交流電圧端子は直
接に、例えばアースにつながれたカソード端子Ｋ
に接続されている。IGFET４のゲートＧはホト
ダイオード５を介して第１の交流電圧端子３４に
接続されている。IGFET４のゲートＧとソース
Ｓとの間には特にツエナーダイオード６があり、
これはIGFET４のゲート・ソース電圧を制限し
ようとするものである。ホトトランジスタ１と第
２の交流電圧端子３５との間にはコンデンサ７が
ある。ホトトランジスタ１のベースとそれのエミ
ツタとの間には、例えばデプレツシヨン形の
IGFETで構成することのできる抵抗３を接続す
ることが好ましい。このIGFET３のゲートは第
２の交流電圧端子３５に接続されている。ホトダ
イオードはホトトランジスタのための光源による
か、またはそれと同期して動作する第２の光源に
よつて照射される。
出力段部分は少なくとも１つのサイリスタから
なり、そのアノード・カソード区間は端子Ａ，Ｋ
間にある。しかしながら、サイリスタは、第１図
に示されているように、点弧電流増幅用の補助サ
イリスタを備えたサイリスタであつてもよい。こ
の場合にはサイリスタ９は主サイリスタである。
補助サイリスタ８のゲートはホトトランジスタ１
のエミツタに接続されている。ゲート・カソード
間抵抗２および１０は、周知のdv／dt特性改善
用のものである。
なり、そのアノード・カソード区間は端子Ａ，Ｋ
間にある。しかしながら、サイリスタは、第１図
に示されているように、点弧電流増幅用の補助サ
イリスタを備えたサイリスタであつてもよい。こ
の場合にはサイリスタ９は主サイリスタである。
補助サイリスタ８のゲートはホトトランジスタ１
のエミツタに接続されている。ゲート・カソード
間抵抗２および１０は、周知のdv／dt特性改善
用のものである。
この回路装置は端子Ａと運転電圧UBの端子と
の間に接続される負荷１１における電流を制御す
るのに役立つ。動作説明のために本回路の３つの
主要な運転状態について記述する。
の間に接続される負荷１１における電流を制御す
るのに役立つ。動作説明のために本回路の３つの
主要な運転状態について記述する。
負荷には交流電圧である運転電圧UBが印加
されている。ホトトランジスタ１が光を制御信
号として得ていないときには、ホトトランジス
タ１は阻止されたままで、補助サイリスタ８は
電流を得ない。したがつて、補助サイリスタ８
は点弧されず、主サイリスタ９も阻止されたま
まである。ホトトランジスタ５はサイリスタに
順方向にある電圧に対して阻止方向に極性付け
られている。ホトトランジスタ５は数メガオー
ムの非常に高い抵抗を有するので、回路休止状
態では数μAか、それ以下程度の休止電流しか
流れない。
されている。ホトトランジスタ１が光を制御信
号として得ていないときには、ホトトランジス
タ１は阻止されたままで、補助サイリスタ８は
電流を得ない。したがつて、補助サイリスタ８
は点弧されず、主サイリスタ９も阻止されたま
まである。ホトトランジスタ５はサイリスタに
順方向にある電圧に対して阻止方向に極性付け
られている。ホトトランジスタ５は数メガオー
ムの非常に高い抵抗を有するので、回路休止状
態では数μAか、それ以下程度の休止電流しか
流れない。
交流電圧が零点通過から正の値に向かつて上
昇し、ホトトランジスタ１がホトダイオード５
と共に同時に光信号を得る。それにより、ホト
トランジスタ１は導通し、それのエミツタ電流
がサイリスタ８へ流れる。これは、IGFET４
が阻止されていて、ホトトランジスタ１のベー
ス電流が端子３５に流出しないことを前提とす
る。この前提はIGFET４のカツトオフ電圧が
ホトトランジスタ１の閾値電圧よりも高く選ば
れることにより達成される。それにより
IGFET４はホトトランジスタ１よりも高い電
圧においてはじめて導通させられる。しかし、
ホトトランジスタ１が既に導通しているため
に、サイリスタ８およびサイリスタ９は既に点
弧することができ、負荷１１は電流を得る。
昇し、ホトトランジスタ１がホトダイオード５
と共に同時に光信号を得る。それにより、ホト
トランジスタ１は導通し、それのエミツタ電流
がサイリスタ８へ流れる。これは、IGFET４
が阻止されていて、ホトトランジスタ１のベー
ス電流が端子３５に流出しないことを前提とす
る。この前提はIGFET４のカツトオフ電圧が
ホトトランジスタ１の閾値電圧よりも高く選ば
れることにより達成される。それにより
IGFET４はホトトランジスタ１よりも高い電
圧においてはじめて導通させられる。しかし、
ホトトランジスタ１が既に導通しているため
に、サイリスタ８およびサイリスタ９は既に点
弧することができ、負荷１１は電流を得る。
運転電圧は零から出発して既に、もはやサイ
リスタが点弧される必要のない正の値に上昇す
る。ホトトランジスタ１およびホトダイオード
５に光信号が当たると、IGFET４が導通制御
されて、ホトトランジスタ１のベース電流が端
子Ｋ、即ちアース電位に吸収される。それによ
りサイリスタは点弧され得ない。IGFET４の
早い導通は、それのゲート・ソース間静電容量
がホトトランジスタ１の入力静電容量よりも小
さいことによつて保証される。ホトトランジス
タ１の自然の入力静電容量は十分に大きくない
ので、それのベースと端子３５との間にコンデ
ンサ７が接続される。
リスタが点弧される必要のない正の値に上昇す
る。ホトトランジスタ１およびホトダイオード
５に光信号が当たると、IGFET４が導通制御
されて、ホトトランジスタ１のベース電流が端
子Ｋ、即ちアース電位に吸収される。それによ
りサイリスタは点弧され得ない。IGFET４の
早い導通は、それのゲート・ソース間静電容量
がホトトランジスタ１の入力静電容量よりも小
さいことによつて保証される。ホトトランジス
タ１の自然の入力静電容量は十分に大きくない
ので、それのベースと端子３５との間にコンデ
ンサ７が接続される。
IGFET４のゲートＧとソースＳとの間のツエ
ナーダイオード６はゲート・ソース間電圧を
IGFET４にとつて危険のない例えば10Vの値に
制限する。それのカツトオフ電圧は公知のように
してゲート酸化物の厚みおよび／またはゲート電
極下における基板のドーピングによつて調整する
ことができる。
ナーダイオード６はゲート・ソース間電圧を
IGFET４にとつて危険のない例えば10Vの値に
制限する。それのカツトオフ電圧は公知のように
してゲート酸化物の厚みおよび／またはゲート電
極下における基板のドーピングによつて調整する
ことができる。
ホトトランジスタ１のベースとエミツタとの間
にあるIGFET３は可変抵抗をなし、ホトトラン
ジスタの遮断状態では小さな抵抗となるが、しか
しホトトランジスタの導通状態では大きな抵抗と
なる。これは、照射されていない状態においては
逆耐圧を高め、照射時には高い電流増幅度をもた
らす。
にあるIGFET３は可変抵抗をなし、ホトトラン
ジスタの遮断状態では小さな抵抗となるが、しか
しホトトランジスタの導通状態では大きな抵抗と
なる。これは、照射されていない状態においては
逆耐圧を高め、照射時には高い電流増幅度をもた
らす。
第２図による集積装置において第１図における
と同じ部分には同じ符号が付されている。この集
積回路の基板は、例えば弱く負にドーピングされ
た半導体１３である。これにおいては、左から右
に向けてホトトランジスタ１、ホトダイオード
５、ツエナーダイオード６、IGFET３、IGFET
４が集積されている。
と同じ部分には同じ符号が付されている。この集
積回路の基板は、例えば弱く負にドーピングされ
た半導体１３である。これにおいては、左から右
に向けてホトトランジスタ１、ホトダイオード
５、ツエナーダイオード６、IGFET３、IGFET
４が集積されている。
ホトトランジスタ１はベース領域２４を有し、
この領域は半導体１３とは反対の導電形である。
これは、例えば弱くｐドーピングされている。ベ
ース領域２４には第１の導電形のエミツタ領域２
５が埋め込まれている。これは例えば強くｎドー
ピングされている。ホトダイオードは半導体１３
内に埋め込まれている半導体１３とは反対の導電
形の領域３１を有する。これは例えばｐドーピン
グされている。領域３１はホトダイオードのアノ
ード領域を形成し、半導体１３のカソード領域を
形成する。IGFET３および４のために半導体１
３内にサブストレート１４が埋め込まれており、
これは強いおよび弱いｐドーピング範囲を有す
る。サブストレートの厚い部分は例えば強くｐド
ーピングされており、サブストレートの薄い部分
は弱くｐドーピングされている。しかし、サブス
トレート１４の異なる強さのｐドーピング範囲は
同じ厚さでああつてもよい。IGFET４はドレイ
ン領域１５とソース領域１６を有し、ソース領域
１６はサブストレート１４と電気的に接続されて
いる。このサブストレート上には、例えば酸化珪
素からなる絶縁層１７があり、これはソース領域
およびドレイン領域にまたがつている。さらに、
両領域にまたがつて例えばドーピングされた多結
晶シリコンからなるゲート電極１８が配置されて
いる。IGFET４のゲート領域は制御電圧印加時
にサブストレート１４内においてドレイン領域１
５とソース領域１６との間に形成される。
この領域は半導体１３とは反対の導電形である。
これは、例えば弱くｐドーピングされている。ベ
ース領域２４には第１の導電形のエミツタ領域２
５が埋め込まれている。これは例えば強くｎドー
ピングされている。ホトダイオードは半導体１３
内に埋め込まれている半導体１３とは反対の導電
形の領域３１を有する。これは例えばｐドーピン
グされている。領域３１はホトダイオードのアノ
ード領域を形成し、半導体１３のカソード領域を
形成する。IGFET３および４のために半導体１
３内にサブストレート１４が埋め込まれており、
これは強いおよび弱いｐドーピング範囲を有す
る。サブストレートの厚い部分は例えば強くｐド
ーピングされており、サブストレートの薄い部分
は弱くｐドーピングされている。しかし、サブス
トレート１４の異なる強さのｐドーピング範囲は
同じ厚さでああつてもよい。IGFET４はドレイ
ン領域１５とソース領域１６を有し、ソース領域
１６はサブストレート１４と電気的に接続されて
いる。このサブストレート上には、例えば酸化珪
素からなる絶縁層１７があり、これはソース領域
およびドレイン領域にまたがつている。さらに、
両領域にまたがつて例えばドーピングされた多結
晶シリコンからなるゲート電極１８が配置されて
いる。IGFET４のゲート領域は制御電圧印加時
にサブストレート１４内においてドレイン領域１
５とソース領域１６との間に形成される。
デプレツシヨン形のIGFET３はサブストレー
ト１４に埋め込まれている第１の導電形のソース
領域１９およびドレイン領域２０を有する。上記
領域間にはゲート領域２１が埋め込まれており、
これは領域１９および２０と同じ導電形を有する
が、しかしこれらよりも弱くドーピングされてい
る。これに付属するゲート電極２３はドーピング
された多結晶シリコン層からなり、これは両領域
にまたがり絶縁層２２上にある。IGFET３およ
び４のカツトオフ電圧は酸化物層１７，２２の厚
みおよび／またはゲート領域２１の固有抵抗もし
くはサブストレートの固有抵抗によつて決まる。
ト１４に埋め込まれている第１の導電形のソース
領域１９およびドレイン領域２０を有する。上記
領域間にはゲート領域２１が埋め込まれており、
これは領域１９および２０と同じ導電形を有する
が、しかしこれらよりも弱くドーピングされてい
る。これに付属するゲート電極２３はドーピング
された多結晶シリコン層からなり、これは両領域
にまたがり絶縁層２２上にある。IGFET３およ
び４のカツトオフ電圧は酸化物層１７，２２の厚
みおよび／またはゲート領域２１の固有抵抗もし
くはサブストレートの固有抵抗によつて決まる。
ツエナーダイオード６は、ｐドーピングされた
領域２８と、ホトダイオードの領域３１と、層１
７，２２よりも厚い絶縁層２９と、電極３０とに
よつて形成される。絶縁層２９および電極３０は
領域３１に重なつており、領域２８を覆つてい
る。しかし、領域２８に絶縁層２９および電極３
０が重なつているだけでも十分である。領域２８
および電極３０は電気的に互いに接続されてい
て、これらは例えばカソード電位にある。
領域２８と、ホトダイオードの領域３１と、層１
７，２２よりも厚い絶縁層２９と、電極３０とに
よつて形成される。絶縁層２９および電極３０は
領域３１に重なつており、領域２８を覆つてい
る。しかし、領域２８に絶縁層２９および電極３
０が重なつているだけでも十分である。領域２８
および電極３０は電気的に互いに接続されてい
て、これらは例えばカソード電位にある。
領域２８，３１は絶縁層２９および電極３０と
関連して高いカツトオフ電圧を有するIGFETを
形成する。ゲート１８における電圧が上昇し、そ
れにより領域３１の電位が増大する交流電圧とと
もに上昇すると、領域２８および３１からなる
IGFETが半導体１３の表面における上述の領域
間のチヤネル形成によつて導通する。それにより
ゲート１８における電位が、主として領域２８，
３１間の抵抗電圧降下によつて決まる値に制限さ
れる。この値は領域間距離、これらの領域間のド
ーピング、そして領域２８および３１の幅によつ
て決まる。
関連して高いカツトオフ電圧を有するIGFETを
形成する。ゲート１８における電圧が上昇し、そ
れにより領域３１の電位が増大する交流電圧とと
もに上昇すると、領域２８および３１からなる
IGFETが半導体１３の表面における上述の領域
間のチヤネル形成によつて導通する。それにより
ゲート１８における電位が、主として領域２８，
３１間の抵抗電圧降下によつて決まる値に制限さ
れる。この値は領域間距離、これらの領域間のド
ーピング、そして領域２８および３１の幅によつ
て決まる。
領域２８は、電極３０と、この電極３０とホト
トランジスタとの間に置かれた別の電極２７と関
連して、光により生ぜしめられる荷電キヤリアが
できるだけ多くホトトランジスタのベース領域２
４に流れるようにホトトランジスタから出る空間
電荷領域を変形するという役割を果たす。
トランジスタとの間に置かれた別の電極２７と関
連して、光により生ぜしめられる荷電キヤリアが
できるだけ多くホトトランジスタのベース領域２
４に流れるようにホトトランジスタから出る空間
電荷領域を変形するという役割を果たす。
サブストレート１４はアースされていることが
望ましく、それにより静電容量的に生ぜしめられ
る電流を吸収することができる。ホトトランジス
タ１のエミツタ２５は補助サイリスタ８のゲート
と接続されている。接続端子は第１図および第２
図において３３にて示されている。アノード電圧
＋UAはこの集積回路に半導体１３の下側にある
電極３２を介して導かれる。第１図に示されたサ
イリスタ８および９は同様に集積された形で同じ
半導体１３上に載せることもできる。しかし、デ
イスクリートの部品であつてもよい。
望ましく、それにより静電容量的に生ぜしめられ
る電流を吸収することができる。ホトトランジス
タ１のエミツタ２５は補助サイリスタ８のゲート
と接続されている。接続端子は第１図および第２
図において３３にて示されている。アノード電圧
＋UAはこの集積回路に半導体１３の下側にある
電極３２を介して導かれる。第１図に示されたサ
イリスタ８および９は同様に集積された形で同じ
半導体１３上に載せることもできる。しかし、デ
イスクリートの部品であつてもよい。
集積された装置は例えば次の設計数値を有す
る。
る。
半導体の固有抵抗：30〜50オームcm。強くｎド
ーピングされた領域のドーピング：1020cm-3。そ
れの厚み：0.5〜2μm。ｐドーピングされた領域
のドーピング：1017〜1018cm-3。それの深さ：１
〜4μm。領域２８，３１間距離：20μm。絶縁層
２９の厚み：1.5μm。領域２１は１・1012cm-2の
量をもつてヒ素をドーピングされている。領域１
９，２０間距離：５〜200μm。IGFET３の絶縁
層２２：70nm。弱くｐドーピングされた部分の
ドーピング：1016原子cm-3。
ーピングされた領域のドーピング：1020cm-3。そ
れの厚み：0.5〜2μm。ｐドーピングされた領域
のドーピング：1017〜1018cm-3。それの深さ：１
〜4μm。領域２８，３１間距離：20μm。絶縁層
２９の厚み：1.5μm。領域２１は１・1012cm-2の
量をもつてヒ素をドーピングされている。領域１
９，２０間距離：５〜200μm。IGFET３の絶縁
層２２：70nm。弱くｐドーピングされた部分の
ドーピング：1016原子cm-3。
第１図は本発明の実施例の接続図、第２図は第
１図の鎖線の左側の回路部分の集積装置の一例を
示す断面図である。 １……ホトトランジスタ、４……補助トランジ
スタ（IGFET）、５……ホトダイオード、６……
ツエナーダイオード、８……補助サイリスタ、９
……主サイリスタ、１３……半導体、３４……第
１の交流電圧端子、３５……第２の交流電圧端
子。
１図の鎖線の左側の回路部分の集積装置の一例を
示す断面図である。 １……ホトトランジスタ、４……補助トランジ
スタ（IGFET）、５……ホトダイオード、６……
ツエナーダイオード、８……補助サイリスタ、９
……主サイリスタ、１３……半導体、３４……第
１の交流電圧端子、３５……第２の交流電圧端
子。
Claims (1)
- 【特許請求の範囲】 １ 交流電圧を印加される少なくとも１つのサイ
リスタを、ホトトランジスタ１と補助トランジス
タ４とにより交流電圧の零点通過近傍で点弧する
ことが可能な制御回路において、 (a) 前記ホトトランジスタ１のコレクタ・エミツ
タ区間は２つの交流電圧端子のうちの第１の交
流電圧端子３４とサイリスタのゲートとの間に
接続されていること、 (b) 前記ホトトランジスタ１のベースと第２の交
流電圧端子３５との間にエンハンスメント形
IGFET４のソース・ドレイン区間が接続され
ていること、 (c) 前記IGFET４のゲートと前記第１の交流電
圧端子３４との間にホトダイオード５が接続さ
れていること、 (d) 前記ホトダイオード５はサイリスタ８，９に
順方向に電圧が印加されるとき阻止方向にバイ
アスされるよう極性付けられていること、 (e) 前記IGFET４は前記ホトトランジスタ１よ
りも高いカツトオフ電圧を有し、且つ前記ホト
トランジスタ１よりも少ない入力静電容量を有
すること を特徴とするサイリスタの制御回路。 ２ IGFET４のゲートとソースとの間にツエナ
ーダイオード６が接続されていることを特徴とす
る特許請求の範囲第１項記載のサイリスタの制御
回路。 ３ ホトダイオード５は第１の導電形の領域３１
を有し、この領域は第２の導電形の半導体１３内
に平らに埋め込まれており、このホトダイオード
５の第２の領域はその半導体１３であることを特
徴とする特許請求の範囲第１項記載のサイリスタ
の制御回路。 ４ ツエナーダイオード６は半導体１３内に平ら
に埋め込まれている第１の導電形の領域２８を有
し、ホトダイオードの領域３１および前記ツエナ
ーダイオードの領域２８は隣接して互いに隔てて
配置され、両領域２８，３１の上方に両領域を少
なくともオーバラツプする電極３０が配置され、
該電極３０は前記ホトダイオード５の領域３１に
対して絶縁され、前記電極３０および前記ツエナ
ーダイオードの領域２８は電気的に互いに結合さ
れて固定の電位に置かれていることを特徴とする
特許請求の範囲第３項記載のサイリスタの制御回
路。 ５ ホトトランジスタ１と第２の交流電圧端子３
５との間にコンデンサ７が接続されていることを
特徴とする特許請求の範囲第１項記載のサイリス
タの制御回路。 ６ サイリスタ９は点弧電流を増幅するための補
助サイリスタ８を有し、該補助サイリスタ８のゲ
ートはホトトランジスタ１のエミツタに接続され
ていることを特徴とする特許請求の範囲第１項な
いし第３項のいずれかに記載のサイリスタの制御
回路。 ７ 第１の交流電圧端子３４はダイオード１２を
介してサイリスタ８，９のアノードに電気的に接
続され、第２の交流電圧端子３５はそのサイリス
タのカソードに電気的に接続されていることを特
徴とする特許請求の範囲第１項ないし第３項のい
ずれかに記載のサイリスタの制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3344476.5 | 1983-12-08 | ||
| DE19833344476 DE3344476A1 (de) | 1983-12-08 | 1983-12-08 | Schaltungsanordnung zum ansteuern eines thyristors mit licht |
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|---|---|
| JPS60140921A JPS60140921A (ja) | 1985-07-25 |
| JPH0261181B2 true JPH0261181B2 (ja) | 1990-12-19 |
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Family Applications (1)
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| JP59259027A Granted JPS60140921A (ja) | 1983-12-08 | 1984-12-06 | サイリスタの制御回路 |
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| JP (1) | JPS60140921A (ja) |
| DE (2) | DE3344476A1 (ja) |
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