JP3302014B2 - プログラム可能な特定用途向け集積回路及び論理セル - Google Patents

プログラム可能な特定用途向け集積回路及び論理セル

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Description

【発明の詳細な説明】 発明の背景 産業上の利用分野 本発明は、特定用途向け集積回路に関し、特にフィー
ルプログラマブルゲートアレイ、及びフィールドプログ
ラマブルゲートアレイのための論理セルに関する。
従来技術 特定用途向け集積回路（“ASIC"）によって、利用者
は、デバイスレベルでの設計を開始する必要のない、用
途別の設計を有する製品を製造することができる。更
に、ゲートアレイ、スタンダードセル、フルカスタム設
計、及びプログラマブル論理デバイスを含む多くの異な
ったASIC技術を利用することができる。ゲートアレイ、
スタンダードセル、及びフルカスタム技術は、高い性能
及び適応性を提供するが、長い開発期間が必要であった
り、開発コストの高い再び利用されることのない努力を
費やしたりする。プログラマブル論理アレイデバイス
（“PLD"）及びフィールドプログラマブル論理アレイデ
バイス（“FPLA"）を含む、プログラマブル論理デバイ
スは、簡単な集積回路の設計のような種々の用途に利用
することができる。しかし、利用可能なゲート数が比較
的少ないこと、要求された論理関数を実施する適応性が
低いこと、動作速度が低いこと、及び消費電力が高いこ
とによって、その用途は一般的に限定されている。
FPLA及びPLDデバイスの用途が限定されている理由
は、一般的に、論理素子数が増加するとアレイサイズが
指数関数的に増加するからである。FPLAは、典型的に
は、プログラマブルANDアレイと、プログラマブルORア
レイとを含み、一方PLDは、典型的には、プログラマブ
ルANDアレイと、ORアレイとを含む。プログラマブルア
レイのプログラマブル素子は、可溶性のリンクに連結さ
れたダイオードまたはトランジスタ、紫外線で消去可能
なフローティングゲートデバイス、及び電気的に消去可
能なフローティングゲートデバイスのような能動デバイ
スによって構成されている。一般的に、これらのデバイ
スは抵抗性であって寄生容量が大きく、かつかなり大き
なダイ領域を必要とする。一般的に各積項は、ある量の
電力を消費するので、アレイサイズが増加すると、消費
電力も増加する。更に、アレイサイズの増加に伴って寄
生容量が増加するので、動作速度が低下する。このた
め、従来の技術では、アレイサイズは寄生容量のために
限定されている。
PLD及びFPLAのの用途は、小型のPLDまたはFPLAからな
るモジュールのためのプログラマブル接続ネットワーク
の技術によって、更に拡張されてきた。実際のアレイの
最大のサイズが大きくなる一方で、改良の段階は、PLD
及びFPLAに関する同じ問題、特に、速度の低下と電力消
費によって制限されている。
小型のプログラマブル接続アレイのデバイスが、1988
年９月22日にHartmannらに発行された、米国特許第4,77
4,421号の明細書に開示されている。そのデバイスは、
各々がプログラマブルANDアレイ、OR/NORアレイ、フィ
ードバック列ドライバ、及びI/Oドライバ兼入力回路を
有する複数の“マクロセル”からなる。マクロセルは、
入力信号を伝達するバスとフィードバック信号を伝達す
るバスの２つのバスによって駆動される。このデバイス
は、300個もの２入力NANDゲートを有する複雑な論理を
実現する。
小型のプログラマブル接続アレイの他のデバイスが、
1989年７月11日に発行された、米国特許第4,847,612号
の明細書に開示されている。複数の関数ユニットが、ア
レイの列及び行に配置されている。各関数ユニットは12
個の入力と９個の出力とを有するが、その数は異なるも
のであっても良い。各関数ユニットは、１個または複数
の論理関数を実行する。垂直ラインは、関数ユニットの
出力に接続され、一方水平ラインは関数ユニットの入力
に接続されている。水平及び垂直ラインの各々は、その
数が関数ユニットの１つの入力及び出力の数と一致した
導電性ラインの集合である。水平及び垂直ラインはデバ
イスの種々の領域で交差し、プログラマブル接続アレイ
を形成する。プログラミングは、マスク、導電性ヒュー
ズ、またはEPROM/EEPROMスイッチングトランジスタによ
って行われる。
各関数ユニットは、マスクによってプログラム可能
な、ヒューズによってプログラム可能な、またはスイッ
チによってプログラム可能な、比較的小型のプログラマ
ブル論理アレイである。ランダムアクセスメモリ及び算
術論理ユニットのような他の形の関数ユニットも提供す
ることができる。更に、和の項の出力に於ける更なる特
定の論理も提供することができる。
プログラマブルアレイ論理デバイスやフィールドプロ
グラマブル論理デバイスのゲート密度の制限を克服する
ために、電気的に構成を変更可能なゲートアレイが開発
された。そのようなデバイスの１つが、1988年７月19日
に、Legamalらに発行された、米国特許第4,758,745号の
明細書に開示されている。この米国特許明細書には、３
個の入力端子と２個の出力端子を有し、かつ２対１マル
チプレクサとして機能するユニバーサル論理モジュール
が示されている。２個またはそれ以上の形式の組合せと
同様に、異なる形式のアレイが、一定の関数を実施する
ために最適化されたRAMアレイ、ROMアレイ、マルチプレ
クサ、及びALUと同様に用いられても良い。論理セルの
５個の端子が、５個の個別の垂直配線チャネルに接続さ
れている。配線チャネルは、区分され、オフセットされ
ている。
前述の米国特許第4,758,745号明細書に開示されたも
のと同様のデバイスが、1989年６月に刊行された、K.A.
E1−Ayatらによる、IEEE Journal of Solid State Circ
uits、第24巻、No.3の第752頁から第761頁の“A CMOS e
lectrically configurable gate array,"に開示されて
いる。チップは、列及び行に編成され、配線チャネルで
分離された構成を変更可能な論理モジュールからなるチ
ャネルゲートアレイ構造を有する。配線チャネルは、異
なるセグメント長の予め決められた区分された金属製の
トラックを含んでいる。アンチヒューズ要素が、水平セ
グメントと垂直セグメントとの交点に配置され、更に絶
縁トランジスタに関連する配線セグメントの間にも配置
されている。回路の接続及びモジュールの構造は、適切
なアンチヒューズ要素をプログラムして形成され、そし
て、金属製のセグメント間の所望の低インピーダンス接
続を形成する。論理モジュールは、入出力バッファと同
様に、構成を変更可能である。
E1−Ayatらは、８個の入力と１個の出力とを有する構
成を変更可能な論理モジュールを開示し、その構成を変
更可能な論理モジュールは、組合せ回路及び順序回路の
両方を有効に実施し、かつラウティング手段を最適に利
用する。そのモジュールは、入力Ａ〜Ｄ、選択入力SA、
SB、S0、S1、及び出力Ｙを備えた４対１マルチプレクサ
関数を実施する。所望の論理関数を実施するために、適
切なアンチヒューズをその入力端子でプログラムし、そ
の入力を所望のネット及びVDDとVSSに接続することによ
って、モジュールが所望のマクロセルとして構成され
る。
利用可能なゲート密度を増加させるという改良がなさ
れてきたにもかかわらず、より高い速度、より高い密
度、より低い消費電力、及びより適応性のある構造を有
するフィールドプログラマブルゲートアレイデバイスが
必要とされる。
発明の概要 従来技術の上述された欠点及びその他の欠点は、本発
明によって解決され、本発明のある実施例は概ね、プロ
グラマブルルーティンネットワーク、プログラマブルル
ーティンネットワークを集積化して構成されたプログラ
マブル構成ネットワーク、及びプログラマブル構成ネッ
トワークを集積化して構成された論理セルとを有する。
本発明の他の実施例では、特定用途向け集積回路は、
複数の略平行な第１導体と、複数の略平行な第２導体と
を有し、第１導体と第２導体とは第１クロスオーバ領域
で交差し、かつ第１クロスオーバ領域内で互いに絶縁さ
れている。第１プログラマブルリンクは、第１クロスオ
ーバ領域内に存在し、かつ第１導体と第２導体との予め
選択された交差部分の間に配置されている。複数の略平
行な第３導体を有する、入力及び出力を備えた論理セル
もまた提供され、第２導体及び第３導体は第２クロスオ
ーバ領域で交差し、かつ第２クロスオーバ領域内で互い
に絶縁されている。複数の第２プログラマブルリンク
が、第２クロスオーバ領域内に存在し、かつ第２導体と
第３導体の予め選択された交差部分の間に配置されてい
る。
本発明のセルの他の実施例では、プログラム可能な特
定用途向け集積回路のための論理セルは、第１、第２、
及び第３論理ゲートと、第１論理ゲートの出力に接続さ
れた一方のデータ入力と第２論理ゲートの出力に接続さ
れた他方のデータ入力とを有する第１マルチプレクサと
を備えている。第１マルチプレクサの選択入力は、第３
論理ゲートの出力に接続されている。この実施例は更
に、第４及び第５論理ゲートと、第４論理ゲートの出力
に接続された一方のデータ入力と第５論理ゲートの出力
に接続された他方のデータ入力とを備えた第２マルチプ
レクサとを有する。第２マルチプレクサの選択入力は、
第３論理ゲートの出力に接続されている。第１マルチプ
レクサの出力に接続された一方のデータ入力と、第２マ
ルチプレクサの出力に接続された他方のデータ入力とを
有する第３マルチプレクサは、第６論理ゲートに接続さ
れた選択入力を受け取り、かつフリップフロップにその
出力を供給する。フリップフロップの出力は論理セルの
出力となっている。
本発明は多くの点で有益である。例えば、本発明に基
づく１ミクロン二重金属フィールドプログラマブルゲー
トアレイは、125MHz以上の高いフリップフロップトグル
速度と、100MHz以上の４ビット及び８ビットカウンタ速
度と、15ナノ秒未満の入出力間の遅れとを有する。本発
明に基づく48個から384個の論理セルを有するフィール
ドプログラマブルゲートアレイは、従来技術の500個か
ら4000個の“ゲートアレイ”と概ね等価である。本発明
に基づくフィールドプログラマブルゲートアレイのスタ
ンバイ消費電力は約2mAと低く、かつその動作消費電力
が低い。例えば100MHzで動作する16ビットカウンタは、
45mA未満の電流を消費する。本発明に基づく論理セル構
造は、高速の算術ユニット、カウンタ、データパス、ス
テートマシン、及びグルー論理を含む種々の用途に利用
することができる。
図の簡単な説明 第１図は、本発明に基づく、論理セルの２×２フィー
ルドプログラマブルゲートアレイを示す模式図である。
第２図は、第１図の論理セルに関連し、かつ第１図の
フィールドプログラマブルゲートアレイ内で利用され
る、ラウティングネットワーク及び構造ネットワークの
模式図である。
第３図は、第１図のフィールドプログラマブルゲート
アレイに用いられる入力／出力セルの模式図である。
第４図は、第１図のフィールドプログラマブルゲート
アレイに用いられる入力セルの模式図である。
第５図は、第１図のフィールドプログラマブルゲート
アレイに用いられる論理セルの模式的なブロック図であ
る。
第６図は、第５図の論理セルを用いて実現可能なマク
ロセルのゲートレベルの模式図である。
第７図は、第５図の論理セルで用いられる２入力AND
ゲートの模式的な回路図である。
第８図は、第５図の論理セルで用いられるインバータ
の模式的な回路図である。
第９図は、第５図の論理セルで用いられる６入力AND
ゲートの模式的な回路図である。
第10図は、第５図の論理セルで用いられるマルチプレ
クサのゲートレベルの模式図である。
第11図は、第５図の論理セルで用いられるレジスタま
たは遅れフリップフロップの模式的なブロック図であ
る。
第12図は、第11図のレジスタで用いられるNANDゲート
の模式的な回路図である。
好適な実施例及びその他の実施例の記述 図中の等しい符号は、等しい部分を示している。
４個の論理セルを有するフィールドプログラマブルゲ
ートアレイのラウティング要素及び論理要素が、第１図
に示されている。第１図のフィールドプログラマブルゲ
ートアレイは、２×２の論理セルのアレイとして構成さ
れている。２×２のアレイを幾何学的に垂直または水平
方向に拡張することによって所望のより大きなアレイを
実現することができる。実際のフィールドプログラマブ
ルゲートアレイのアレイサイズは、用途及び製造に用い
られるプロセス技術によって、約32個の論理セルから約
1000個の論理セルまでの範囲内にある。
論理セル２、４、６、及び８と、論理セル２及び６の
行に関連する、垂直ワイヤセグメント10、垂直エクスプ
レスライン11、及び電源ライン７と、論理セル４及び８
の行に関連する、垂直ワイヤセグメント12、垂直エクス
プレスライン13、及び電源ランイン９と、論理セル２及
び４の列に関連する、水平ワイヤセグメント14及び16、
水平エクスプレスライン15及び17と、論理セル６及び８
の列に関連する、水平ワイヤセグメント18及び20、水平
エクスプレスライン19及び21と、入出力（“IO"）セル2
2〜29と、入力ドライバ（“I"）セル30〜33と、電源
（“VCC"）ピン34及び35と、アース（“GND"）ピン36及
び37とを含む、多くの基本的な幾何学的特徴が例示され
ている。
概ね、パスリンクが、水平及び垂直ワイヤの隣接する
セグメントの間に提供され、クロスリンクが水平セグメ
ントと垂直セグメントが交差する部分に提供されてい
る。第１図の構造は繰り返された構造であるので、ある
特定の論理セルに関するクロスリンク及びパスリンクの
部分を観察すればよい。例えば、第１図の４個の象限の
各々は、ラウティングネットワーク及びセル構成ネット
ワークに関連する例示された論理セル100を示す第２図
の配置によって表現されている。セル構成ネットワーク
は概ね、例示されたトラック及び論理セルリンクセクシ
ョン80を有する。ラウティングネットワークは、例示さ
れた略等しいスイッチセクション82及び84と、例示され
た略等しい垂直パスリンクセクション90及び92と、例示
された略等しい水平パスリンクセクション94及び96とを
有する。
トラック及び論理セルリンクセクション80では、41の
ような垂直ワイヤと論理セル100の入力または出力から
の125のような水平ワイヤとの各交点が、クロスリンク8
1のようなクロスリンクによって結合されている。垂直
ワイヤの集合40、45、46、47、及び50（ワイヤ51及び52
のみ）の、水平入力ワイヤの集合103、105、107、109、
111、及び113と、水平入力ワイヤ122、123、及び124
と、水平出力ワイヤ115、117、119、121、及び125との
各交差点がクロスリンクによって結合されていることに
注意されたい。
例示されたスイッチセクション82及び84では、41のよ
うな垂直ワイヤと66のような水平ワイヤとの各交差部分
は、83のようなクロスリンクによって結合されている。
垂直ワイヤの集合40、45、46、47、及び50（ワイヤ51及
び52のみ）の、水平ワイヤの集合60、67、70、及び77と
の各交差点がクロスリンクによって結合されていること
に注目されたい。
クロスリンクの一般的な配置とは異なり、ワイヤの集
合50の垂直ワイヤ53及び54と、ワイヤの集合55の垂直ワ
イヤ56及び57とは、全ての水平なワイヤとの交差点でク
ロスリンクによって結合されているわけではない。垂直
ワイヤ56は電源バスであり、垂直ワイヤ57はグランドバ
スである。グランドバス及び電源バスは、論理セル出力
ノードに接続されていないので、垂直ワイヤ56及び57
と、出力ワイヤ115、117、119、121、及び125との間の
トラック及び論理セルリンクセクション80内には、クロ
スリンクが提供されていない。同様に、垂直ワイヤ56及
び57と、水平ワイヤの集合60及び70と水平エクスプレス
ライン67及び77との間のスイッチセクション82及び84内
にはクロスリンクが提供されていない。ワイヤの集合50
の垂直ワイヤ53及び54は、セット、リセット、及びクロ
ックの様な広い範囲に割り当てられる信号のために特に
適している。従って、クロスリンクは、垂直ワイヤ53及
び54と、クロックワイヤ122、セットワイヤ123、リセッ
トワイヤ124、及びエクスプレスワイヤ68、69、78、及
び79という水平ワイヤとの各交差点を結合している。小
さくしかし有限のリークと、更なるクロスリンクとの静
電容量を、これらのラインに不必要に加えることを防止
するために、トラック及び論理セルリンクセクション80
またはスイッチセクション82及び84内では、その他のワ
イヤとの交差部分にクロスリンクは存在しない。
一般的な規則として、トラック及び論理セルリンクセ
クション80の81及び、スイッチセクション82の83のよう
な全てのクロスリンクは、プログラム可能である。プロ
グラムされていない状態では、クロスリンクはオープン
回路を提供する。クロスリンクに特に適した形式は、19
89年12月８日に、Whittenらによって出願された米国特
許出願第447,969号明細書“Method for fabrication of
Programmable Interconnect Structure,"に開示された
プラズマCVD法（“PECVD"）で形成されたアモルファス
シリコンアンチヒューズであり、この特許出願明細書は
ここで言及したことによって本出願の一部とされたい。
しかし、他の形式のクロスリンクもまた同様に適してい
る。
第１図のフィールドプログラマブルゲートアレイの垂
直及び水平ワイヤの多くは、グローバル接続のためのワ
イヤである。それらのワイヤのほとんどは隣接するセグ
メントの両端部に配置されたパスリンクによって区分さ
れている。第２図に示すように、例えば、ワイヤの集合
40、45、46、及び47の垂直ワイヤは90及び92で表示され
たパスリンクによって区分され、ワイヤの集合60の水平
ワイヤ63、64、65、及び66は、94によって表示された個
々のパスリンクによって区分され、ワイヤの集合70の水
平ワイヤ73、74、75、及び76は、96によって表示された
個々のパスリンクで区分されている。幾つかのワイヤは
区分されていない。これらの区分されていないワイヤ
は、“エクスプレス”ワイヤと呼ばれ、そしてパスリン
クの微少で有限なリーク及び静電容量をドライバに不必
要に加えることなしに、チップ全体の広い範囲に割り当
てられなければならない他の信号と同様に、クロック信
号、セット信号、及びリセット信号のような信号をルー
テイングするために特に適切である。区分されていない
ワイヤは、ワイヤの集合50及び55の垂直ワイヤと、ワイ
ヤの集合60の水平ワイヤ61及び62と、ワイヤの集合67の
水平ワイヤ68及び69と、ワイヤの集合70の水平ワイヤ71
及び72と、ワイヤの集合77の水平ワイヤ78及び79とを含
む。
その他のワイヤは局部的な目的のために利用され、そ
して区分されていない。そのような区分されていないワ
イヤは、ワイヤの集合103、105、107、109、111、及び1
13の水平ワイヤと、水平ワイヤ115、117、119、121、12
2、123、124、及び125とを含む。
特に適切なパスリンクは、Whittenらによる前述され
た継続中の米国特許出願明細書に記載されたPECVDアモ
ルファスシリコンアンチヒューズであり、この特許出願
明細書はここで言及したことによって本出願の一部とさ
れたい。他の形式のパスリンクもまた適切であることは
言うまでもない。
IOセル500が第３図に例示されている。IOセル500は、
入力のみ、出力のみ、または３ステートイネーブル制御
端子を伴った双方向の信号伝達に適している。IOセル50
0は、入出力ピン502を有する。入力回路は、ドライバ50
4の入力に接続されたピン502を有する。ドライバ504の
出力は、所望によって、垂直ワイヤまたは水平ワイヤの
何れかに加えられる。出力回路は、真の入力と補数の入
力とを有するORゲート506を備えている。出力の極性
は、ORゲート506の真の入力または補数の入力の何れが
用いられているかによって決定される。ORゲート506の
出力は、３ステートドライバ508に加えられ、３ステー
トドライバ508の制御端子509は所望よって、垂直ワイヤ
または水平ワイヤに接続されている。３ステートドライ
バ508の出力は、ピン502に接続されている。
入力セルまたはＩセル510が、第４図に例示されてい
る。Ｉセル510は、二重ドライババッファ514に接続され
た入力ピン512を含む。ドライバ514は、クロック分布ネ
ットワーク、セットネットワーク、及びリセットネット
ワークのような高いファンアウトネットワークの駆動に
利用されるために適している。ドライバ514は、所望に
よって各々垂直ワイヤまたは水平ワイヤに接続される真
の出力及び補数の出力を有する。
VCCピン34及び35は、第１図のフィールドプログラマ
ブルゲートアレイの周縁部に延在し、かつ論理セル２及
び６を有する第１の行と、論理セル４及び８を有する第
２の行のような、各々の論理セルの行に関連する、垂直
電源バスを含む電源分布バスに接続されている。同様
に、GNDピン36及び37は、第１図のフィールドプログラ
マブルゲートアレイの周縁部に延在し、かつ論理セル２
及び６を有する第１の行と、論理セル４及び８を含む第
２の行のような、各々の論理セルの行に関連する、垂直
グランドバスを含むグランド分布バスに接続されてい
る。
論理セル100が第５図に例示されている。論理セル100
は、各々が真の入力と補数の入力とを有する４個の２入
力ANDゲート104、106、108、及び110を含む。ゲート104
は、真の入力105.1と補数の入力105.2とを受け取り、そ
の出力を２対１マルチプレクサ114の一方のデータ入力
に供給する。ANDゲート106は、真の入力107.1と補数の
入力107.2とを受け取り、その出力を２対１マルチプレ
クサ114の他方のデータ入力に供給する。同様に、ANDゲ
ート108は、真の入力109.1と補数の入力109.2とを受け
取り、その出力を２対１マルチプレクサ116の一方のデ
ータ入力に供給する。ANDゲート110は、真の入力111.1
と補数の入力111.2とを受け取り、その出力を２対１マ
ルチプレクサ116の他方のデータ入力に供給する。
２つのマルチプレクサ114及び116のセレクト端子は、
ライン113.1、113.3、及び113.5の真の入力と、ライン1
13.2、113.4、及び113.6の補数の入力とを受け取る６入
力ANDゲート112の出力によって駆動される。ANDゲート1
12の出力はまた、論理セル110の出力115として供給され
る。
マルチプレクサ114の出力は、２対１マルチプレクサ1
18の一方のデータ入力に供給され、マルチプレクサ116
の出力は、２対１マルチプレクサ118の他方のデータ入
力に供給されている。マルチプレクサ116の出力はま
た、論理セル110の出力117として供給されている。マル
チプレクサ118のセレクト端子は、ライン103.1、103.
3、及び103.5の真の入力と、ライン103.2、103.4、及び
103.6の補数の入力とを受け取るANDゲート102の出力に
よって駆動されている。ANDゲート102の出力はまた、論
理セル110の出力119としても供給されている。
マルチプレクサ118の出力は、遅れフリップフロップ
または“D"フリップフロップ120の入力に供給され、マ
ルチプレクサ118の出力は、論理セル110の出力121とし
て供給されている。Ｄフリップフロップ120の入力は、
入力ライン123及び124から各々アクセス可能なセット端
子Ｓ及びリセット端子Ｒと、入力122からアクセス可能
なクロック端子CLKとを含む。
論理セル100のその出力は、ANDゲート102の出力と、A
NDゲート112の出力と、マルチプレクサ116の出力と、マ
ルチプレクサ118の出力とを含んでいる。
論理セル100は、多くのTTL及びゲートアレイのマクロ
ライブラリ関数を実施するために適した、有効な一般用
途向け論理ビルディングブロックである。利用者のプロ
グラミングによって、10個の等価な２入力NANDゲートか
ら25個の等価な２入力NANDゲートまで変化させること
で、論理セルの複雑さが調整される。13個の入力を有す
る組合せ論理関数が、１つのセルによって実現可能であ
る。全てのブール変換関数は、３個以内の入力によって
実現することができる。Ｔフリップフロップ、JKフリッ
プフロップ、及び桁上げ入力を伴ったカウンタのような
順序フリップフロップ関数は、非同期セット入力及びリ
セット入力によって初期化される高性能のＤフリップフ
ロップ120を利用することによって実現することができ
る。
表１には、論理セル100によって実現される関数が表
されている。種々の実現可能な、ANDゲート、NANDゲー
ト、ORゲート、NORゲート、XORゲート、XNORゲート、及
びMAJ（“多数派”）ゲートが表１に示されており、ゲ
ートの名称の後に続く名称“XiY"は、Ｘ個の入力と、Ｙ
個の補数の入力と、Ｘ−Ｙ個の真の入力とを有する指定
された形式のゲートを意味する。種々の実現可能なバッ
ファ及びインバータが表１に表されており、BUFFはバッ
ファを意味する。名称“INVa"は、その出力が反転され
たインバータを意味する。名称“INVb"は、その入力が
反転されたインバータを意味する。名称SOP14i7（“積
の和”）は、第６図に示されたゲートを意味する。種々
の実現可能なマルチプレクサが表１に示されており、
“MUX XxY"は、Ｘ個の入力を有し、そのうちのＹ個の
入力が、二進数値１に対応する位置の補数の入力であ
り、残りの入力が真の入力であるマルチプレクサを意味
する。“MUX XDxY"は、各々がＸ個の入力を有し、その
内のＹ個が二進数値１に対応する位置の補数の入力であ
り、残りの入力であり、残りの入力が真の入力である二
重マルチプレクサを意味する。種々の実現可能なデコー
ダゲートが表１に表されており、DEC2t4は、２から４の
デコーダを意味する。種々の実現可能なアドレスゲート
が表１に示されており、HADDAは、入力Ａ及びＢと、出
力の和及び桁上げとを有する半加算器を意味する。FADD
1は、入力Ａ、Ｂ及び桁上げと、出力の和及び桁上げと
を有する全加算器を意味する。CLAADD3は、３ビットの
桁上げ先見加算器（look ahead adder）を意味する。CL
AGEN3は、イネーブル端子を有する３ビットの桁上げ先
見ジェネレータ（look ahead generator）を意味する。
種々の実現可能なラッチが表１に示されており、DLAは
Ｄラッチを意味する。DLACはクリア端子を有するＤラッ
チを意味する。DLAMUXは、２対１マルチプレクサを備え
たＤラッチを意味する。DLADは、二重Ｄラッチを意味す
る。DLAEは、イネーブル端子を伴ったＤラッチを意味す
る。ELAECは、イネーブル端子及びクリア端子を伴った
Ｄラッチを意味する。DLAEMUXは、イネーブル端子及び
２対１マルチプレクサを伴ったＤラッチを意味する。DL
ADEは、イネーブル端子を伴った二重Ｄラッチを意味す
る。DLAiEは、反転イネーブル端子を伴ったＤラッチを
意味する。DLAiECは、反転イネーブル端子及びクリア端
子を伴ったＤラッチを意味する。DLAiEMUXは、反転イネ
ーブル端子及び２対１マルチプレクサを伴ったＤラッチ
を意味する。DLADiEは、反転イネーブル端子を伴った二
重Ｄラッチを意味する。種々の実現可能なフリップフロ
ップが表１に示されており、DFFは、遅れフリップフロ
ップを意味する。TFFは、トリガフリップフロップを意
味する。JKFFはJKフリップフロップを意味する。添字Ｅ
は、“イネーブル端子を伴う”ことを意味する。添字iE
は、“反転イネーブル端子を伴う”ことを意味する。添
字Ｐは、“プリセット端子を伴う”ことを意味する。添
字Ｃは、“クリア端子を伴う”ことを意味する。表１に
表された実現可能なカウンタCOUMT1は、カウントイン入
力、Ｑ出力、カウントアウト出力、プリセット端子、ク
リア端子、及びクロック入力端子を伴うカウンタであ
る。
論理セル100の論理ブロックは多くの適切な方法によ
って実施される。２入力ANDゲート104、106、108及び11
0（第５図）のある適切な実施例が、第７図のゲート200
内に例示されている。入力202はオペランドＡに応答
し、そしてＰチャネルMOSFET204のゲートを制御する。
Ａ＝０の時、トランジスタ204はON状態であり、従って
インバータ222の入力へ論理１を提供し、出力208が論理
０となる。Ａ＝１の時トランジスタ204はOFF状態であ
り、Ｎチャネルトランジスタ218がON状態となり、従っ
て出力208がオペランドＢに応答する入力210の状態によ
って制御される。Ｂ＝０の時に、ＰチャネルMOSFET212
がターンオンし、そしてＮチャネルMOSFET214がターン
オフする。トランジスタ212のドレインとトランジスタ2
14のドレインは、ＰチャネルMOSFET216のゲートとＮチ
ャネルMOSFET220のゲートが接続された共通のノードに
接続されている。従って、トランジスタ216はOFF状態と
なり、トランジスタ220はON状態となる。Ａ＝１である
ので、トランジスタ218がON状態となり、インバータ222
の入力は、トランジスタ218及び220を通して略グランド
電位または論理０に遷移し、出力208が論理１となる。
Ｂ＝１の時ＰチャネルMOSFET212はターンオフし、Ｎチ
ャネルMOSFET214がターンオンする。従って、トランジ
スタ216がターンオンし、トランジスタ220がターンオフ
するので論理１がインバータ222の入力に提供され、出
力208が論理０となる。
インバータ222は任意の適切な方法によって実施可能
であり、その例が第８図に示されている。第８図のイン
バータ230は、ソースがVCCに接続されたＰチャネルMOSF
ET232と、ソースがGNDに接続されたＮチャネルMOSFET23
4とを含む。トランジスタ232及び234のドレインが、共
通の出力ノード236に接続されていて、トランジスタ232
及び234のゲートが共通の入力ノード238に接続されてい
る。トランジスタ232は、入力ノード238がLOW状態のと
き導通し、出力ノード236をHIGH状態に駆動する。トラ
ンジスタ234は、入力ノード238がHIGH状態のとき導通
し、出力ノード236をLOW状態に駆動する。
６入力ANDゲート102及び112（第５図）のある適切な
実施例が、第９図のゲート250内に示されている。回路2
50の構成要素は、回路200の構成要素と、以下に示すよ
うな機能的な対応関係にある。入力端子252、254、及び
256は端子202と対応する。トランジスタ258、260、及び
262はトランジスタ204と対応する。出力端子264は端子2
08と対応する。入力端子266、268、及び270は端子210と
対応する。トランジスタ272、274、及び276はトランジ
スタ212と対応する。トランジスタ278、280、及び282は
トランジスタ214と対応する。トランジスタ284はトラン
ジスタ216と対応する。トランジスタ286はトランジスタ
220と対応する。トランジスタ288、290、及び292はトラ
ンジスタ218と対応する。インバータ263はインバータ22
2と対応する。回路250の動作は、回路200の動作に関す
るこれまでの説明から明らかであり、従って回路250の
動作の説明は省略する。
マルチプレクサ114、116、及び118（第５図）のある
適切な実施例が、第10図の回路300内に示されている。
マルチプレクサ114（第５図）は、そのゲートが入力115
に接続されたＮチャネルMOSFET314と、そのゲートがイ
ンバータ322の出力に接続され、従って入力115の補数に
よって制御されるＮチャネルMOSFET316とを含む。従っ
て、パストランジスタ314及び316の何れかが、入力115
の論理状態に基づいて常時選択されている。マルチプレ
クサ116（第５図）は、そのゲートが入力115に接続され
たＮチャネルMOSFET318と、そのゲートがインバータ322
の出力に接続され、従って入力115の補数によって制御
されるＮチャネルMOSFET320とを含む。従って、パスト
ランジスタ318及び320の何れかが、入力115の論理状態
に基づいて常時選択されている。
マルチプレクサ118は、そのゲートが入力102に接続さ
れたＮチャネルMOSFET330と、そのゲートがインバータ3
26の出力に接続され、従って入力102の補数によって制
御されるＮチャネルMOSFET332とを含む。従って、トラ
ンジスタ314または316からマルチプレクサ114の出力を
受け取るパストランジスタ330と、トランジスタ318また
は320からマルチプレクサ116の出力を受け取るパストラ
ンジスタ332の何れか一方が、入力102の論理状態に基づ
いて常時選択されている。パストランジスタ330及び332
のうちの選択された一方のトランジスタによって伝達さ
れた論理レベルは、インバータ338に供給され、出力端
子344に供給される。インバータ338は、第８図のインバ
ータ230のような適切なインバータである。
フリップフロップ120（第５図）のある適切な実施例
が、第11図の回路400として示されている。フリップフ
ロップ400のマスタステージ430は、NANDゲート420及び4
22と、伝達ゲート412及び414を有する。フリップフロッ
プ400のスレーブステージ432は、NANDゲート424及び426
と伝達ゲート416及び418とを有する。典型的な伝達ゲー
トは、ＰチャネルMOSFETとＮチャネルMOSFETとからな
り、これらのトランジスタの各ソース同士及び各ドレイ
ン同士は互いに接続され、各ゲートは、制御信号とその
補数信号によって制御されている。第11図では、伝達ゲ
ート412、414、416、及び418の制御信号は、インバータ
406及び408によってバッファされた信号CLKであり、そ
の補数信号▲▼は、インバータ410によって形成
されている。NANDゲート422及び426の両方の出力がHIGH
状態に駆動され、そして信号CLKの論理状態によって伝
達ゲート416または418の何れかを通してバッファ428か
ら出力Ｑへ供給されるので、フリップフロップ400は、
信号RTがHIGH状態である（信号STはLOW状態に留まって
いる）ときにリセットされる。バッファ428は、２つの
直列接続されたインバータからなる。NANDゲート420及
び424の出力がHIGH状態に駆動され、それによってNAND
ゲート422及び426の出力がLOW状態に駆動され、信号CLK
の論理状態によって伝達ゲート416または418の何れかを
通してバッファ428から出力Ｑへ供給されるので、フリ
ップフロップ400は信号STがHIGH状態である（信号RTはL
OW状態に留まっている）ときセットされる。
入力RT及びSTの両方が、LOW状態の時、フリップフロ
ップ120の出力は、クロックされた入力Ｄの論理状態に
よって決定される。フリップフロップ400の状態がスレ
ーブステージ432にラッチされ、一方マスタステージ430
が出力Ｄに提供された新しい状態に対応する、クロック
信号CLKがLOW状態の時の回路400の動作について初めに
説明する。伝達ゲート412が導通しているので、マスタ
ステージ430は入力Ｄに応答する。特に、ゲート412は信
号ＤをNANDゲート420の入力へ伝達する（ゲート420の他
方の入力は、インバータ404によって反転された信号ST
によってHIGH状態となっている）。NANDゲート420の出
力は、NANDゲート422の入力へ提供され（NAND422の他方
の入力は、インバータ402によって反転された信号RTに
よってHIGH状態となっており）、信号ＤがNANDゲート42
2の出力に伝達される。従って、マスタステージ430は、
信号Ｄの論理状態によって決まる特定の状態に駆動され
る。しかしながら、伝達ゲート414及び416が非導通状態
の時、NANDゲート422の出力、従ってマスタステージ430
は絶縁されている。スレーブステージ432の伝達ゲート4
18は、NANDゲート426の出力をNANDゲート424の入力へ伝
達し（NANDゲート424の他方の入力は、インバータ404に
よって反転された信号STによってHIGH状態となってお
り）、ゲート424の出力は、NANDゲート426の入力に提供
されている（ゲート426の他方の入力は、インバータ402
によって反転された信号RTによってHIGH状態となってい
る）。従って、スレーブステージ432の状態はラッチさ
れかつバッファ428を通して出力Ｑとして提供される。
スレーブステージ432の状態は、マスタステージ430の前
の状態である。
マスタステージ430が入力Ｄの前の状態をラッチし、
かつその状態を出力Ｑとスレーブステージ432へ提供す
る、クロック信号CLKがHIGH状態の時の、回路400の動作
について説明する。伝達ゲート412及び418は非導通状態
であり、伝達ゲート414及び416は導通状態である。ゲー
ト412が非導通状態なので、入力Ｄは絶縁されている。
マスタステージ430の伝達ゲート414は、NANDゲート422
の出力の状態をNANDゲート420の入力へ提供し（ゲート4
20の他方の入力はインバータ404によって反転された信
号STによってHIGH状態となっており）、ゲート420の出
力はNANDゲート422の入力へ提供され（ゲート422の他方
の入力は、インバータ402によって反転された信号RTに
よってHIGH状態となっている）。従って、マスタステー
ジ430の状態がラッチされる。マスタステージ430のラッ
チされた状態は、伝達ゲート416及びバッファ428を通し
て出力Ｑとして提供され、更にNANDゲート424の入力に
伝達ゲート416を通して印加される（ゲート424の他方の
入力はインバータ404によって反転された信号STによっ
てHIGH状態となっている）。NANDゲート424の出力はNAN
Dゲート426の入力に加えられ、マスタステージの出力に
よって、スレーブステージ432を特定の状態に駆動す
る。しかしながら、伝達ゲート418が非導通状態なの
で、NANDゲート426の出力、従ってスレーブセクション4
32は絶縁されている。
第11図の種々のゲートは、任意の適切な形式によって
実施することができる。インバータゲートの適切な実施
例が、第８図の回路として示されている。NANDゲートの
適切な実施例が、第12図の回路440として示されてお
り、その回路では、インバータ450の入力は、入力Ａま
たは入力Ｂの何れかがLOW状態の時、ＰチャネルMOSFET4
42またはＰチャネルMOSFET444の何れかを通してVCCに接
続され、入力ＡとＢの両方がHIGH状態のときのみにＮチ
ャネルMOSFET446及び448を通してグランドに接続され
る。インバータ450及び452は、次段のデバイスを駆動す
る目的のために提供されており、もしそのような次段の
デバイスが必要でなければ省略することもできる。
フィールドプログラマブルゲートアレイ100のパスリ
ンク及びクロスリンクをプログラムするために、種々の
技術が用いられる。例えば、ある適切な技術に於いて
は、プログラムトランジスタは、各パスリンクに関連し
て、隣接する水平の論理セル入力ワイヤセグメント（多
くの場合パスリンクを有していない）、及び水平ワイヤ
及び垂直ワイヤに機能的に連結されたセルアレイの周縁
部に提供されている。例えば12Vのプログラミング電圧
とグランド電位が、あるアンチヒューズを閉じるために
水平ワイヤ及び垂直ワイヤに選択的に印加され、一方プ
ログラミング電圧の２分の１の値の電圧が、他のアンチ
ヒューズを閉じることを防ぐために他の選択されたワイ
ヤに印加される。プログラムトランジスタは、ワイヤの
ネットワークを通してプログラミング電圧を伝達するた
めに選択的にON状態に駆動される。一度所望のアンチヒ
ューズが閉じられると、プログラムトランジスタはもは
や使用されない。種々の適切な技術が、フィールドプロ
グラマブルゲートアレイ100を製造するために利用可能
である。ある適切なプロセスは、１ミクロンの二層金属
CMOSプロセスである。フィールドプログラマブルゲート
アレイ回路100を製造するためにそのようなプロセスを
用いることによって、水平入力ワイヤの集合103、105、
107、109、111、及び113と、水平入力ワイヤ122、123、
及び124と、水平出力ワイヤ115、117、119、121、及び1
25のような構成ワイヤは、好ましくは第１金属内に製造
され、ワイヤグループ40、45、46、47、50、及び55（第
２図）のような垂直ラウティングワイヤは、概ね第２金
属内に製造され、ワイヤの集合60、67、70、及び77（第
２図）のような水平ラウティングワイヤは概ね第１金属
内に製造される、90、92、94、及び96で示されたパスリ
ンク（第２図）は、第１及び第２金属の組合せを用いる
ことによって製造され、これらは、Whittenらによる上
述された米国特許出願明細書により詳しく開示されてい
る。この米国特許はここで言及したことによって本出願
の一部とされたい。
本願発明をある特定の実施例について説明してきた
が、本願発明の技術的視点は添付の請求項によって定義
され、ここで説明された実施例に限定されるものではな
く、その実施例は単なる例示にすぎない。例えば、製造
技術、プログラミング技術、種々の垂直ワイヤ及び種々
の水平ワイヤのようなワイヤの数及びラウティング、及
び論理セルの正確な構成は単なる例示である。従って、
ここで説明された以外の他の実施例及び変形変更が、添
付の請求項によって定義された本願発明の技術的視点内
で実施することもできる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュア、フアーティー アメリカ合衆国カリフォルニア州 94022・ロスアルトスヒルズ・バーリー ヒルズロード 12410 (56)参考文献 特開 平１−80127（ＪＰ，Ａ) 特開 昭61−89721（ＪＰ，Ａ) 特開 昭63−30022（ＪＰ，Ａ) 米国特許4758745（ＵＳ，Ａ) 国際公開90／11648（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/173 101 H03K 19/177

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】特定用途向け集積回路であって、 互いに第１クロスオーバ領域内で交差し、かつ前記第１
    クロスオーバ領域内で互いに絶縁された、複数のほぼ平
    行な第１導体、及び１個または複数の電圧供給導体を含
    む複数のほぼ平行な第２導体と、 前記第１導体と前記第２導体の予め選択された交差部に
    配置され、かつ前記第１クロスオーバ領域内に配置され
    た複数の第１プログラマブルリンクと、 第２クロスオーバ領域内で前記第２導体と交差し、かつ
    前記第２クロスオーバ領域内で互いに絶縁された、１個
    または複数のセル入力導体と１個または複数のセル出力
    導体とを含む複数のほぼ平行な第３導体を備えた入力及
    び出力を有する論理セルと、 前記第２導体と前記第３導体の予め選択された交差部に
    配置され、かつ前記第２クロスオーバ領域内に配置され
    た複数の第２プログラマブルリンクとを有することを特
    徴とし、 プログラマブルリンクが、前記電圧供給導体と前記セル
    入力導体との交差部に配置され、 プログラマブルリンクが、前記電圧供給導体と前記セル
    出力導体との交差部には存在しないことを特徴とする特
    定用途向け集積回路。
  2. 【請求項２】前記第１クロスオーバ領域がスイッチセク
    ションであり、前記第２クロスオーバ領域がトラック及
    び論理セルリンクセクションであることを特徴とする請
    求項１に記載の特定用途向け集積回路。
  3. 【請求項３】プログラマブルリンクが、前記トラック及
    び論理セルリンクセクション内の前記第２導体の部分集
    合と前記第３導体の部分集合との各交差部に配置されて
    いることを特徴とする請求項２に記載の特定用途向け集
    積回路。
  4. 【請求項４】前記プログラマブルリンクがアンチヒュー
    ズからなることを特徴とする請求項１に記載の特定用途
    向け集積回路。
  5. 【請求項５】前記電圧供給導体がVCC導体からなること
    を特徴とする請求項４に記載の特定用途向け集積回路。
  6. 【請求項６】前記電圧供給導体がクランド導体であるこ
    とを特徴とする請求項４に記載の特定用途向け集積回
    路。
  7. 【請求項７】特定用途向け集積回路であって、 第１クロスオーバ領域内で交差し、かつ前記第１クロス
    オーバ領域内で互いに絶縁された、複数の略平行な第１
    導体と、１個または複数のエクスプレス導体を含む複数
    の略平行な第２導体と、 前記第１導体と第２導体との予め選択された交差部に配
    置され、かつ前記第１クロスオーバ領域内に配置された
    複数の第１プログラマブルリンクと、 第２クロスオーバ領域内で前記第２導体と交差し、かつ
    前記第２導体と共に前記第２クロスオーバ領域内で互い
    に絶縁されると共に、１個または複数のセル制御導体を
    有する複数の略平行な第３導体を備えた入力及び出力を
    有する論理セルと、 前記第２導体と前記第３との予め選択された交差部に配
    置され、かつ前記第２クロスオーバ領域内に配置された
    複数の第２プログラマブルリンクとを有し、 プログラマブルリンクが、前記エクスプレス導体と前記
    第３導体との交差部の内の、前記エクスプレス導体と前
    記制御導体との交差部のみに配置されていることを特徴
    とする特定用途向け集積回路。
  8. 【請求項８】前記制御導体がセット導体を含むことを特
    徴とする請求項７に記載の特定用途向け集積回路。
  9. 【請求項９】前記制御導体がリセット導体を含むことを
    特徴とする請求項７に記載の特定用途向け集積回路。
  10. 【請求項１０】前記制御導体がクロック導体を含むこと
    を特徴とする請求項７に記載の特定用途向け集積回路。
  11. 【請求項１１】特定用途向け集積回路であって、 複数のほぼ平行な第１水平導体と、 前記第１水平導体とスイッチ領域内で交差し、かつ前記
    水平領域内で互いに絶縁されている複数のほぼ垂直な導
    体と、 前記第１の水平導体と前記垂直導体との間に配置され、
    かつ前記スイッチ領域内に配置された複数の第１アンチ
    ヒューズと、 論理セルと、 複数の第２アンチヒューズとを有することを特徴とし、 前記論理セルが、 第１論理ゲートと、 第２論理ゲートと、 第３論理ゲートと、 前記第１論理ゲートの出力からの一方のデータ入力と、
    前記第２論理ゲートの出力からの他方のデータ入力と、
    前記第３論理ゲートの出力からの選択入力とを有する第
    １マルチプレクサと、 第４論理ゲートと、 第５論理ゲートと、 前記第４論理ゲートの出力からの一方のデータ入力と、
    前記第５論理ゲートの出力からの他方のデータ入力と、
    前記第３論理ゲートの出力からの選択入力とを有する第
    ２マルチプレクサと、 第６論理ゲートと、 前記第１マルチプレクサの出力からの一方のデータ入力
    と、前記第２マルチプレクサの出力からの他方のデータ
    入力と、前記第６論理ゲートからの選択入力とを有する
    第３マルチプレクサと、 前記第３マルチプレクサの出力からの入力を有するフリ
    ップフロップとを有することを特徴とし、 前記論理セルが更に、前記第１、第２、第３、第４、第
    ５、及び第６論理ゲートの入力と、前記第２マルチプレ
    クサ、前記第３マルチプレクサ、及び前記フリップフロ
    ップの出力とに各々接続された複数のほぼ平行な第２水
    平導体を有し、前記垂直導体と前記第２水平導体とがト
    ラック及び論理セルリンク領域内で交差し、かつ前記ト
    ラック及び論理セルリンク領域内で互いに絶縁されてい
    ることを特徴とし、 前記複数の第２アンチヒューズが、前記トラック及び論
    理セルリンク領域内の、前記垂直導体と前記第２水平導
    体との間の予め選択された交差部に配置されることを特
    徴とする特定用途向け集積回路。
  12. 【請求項１２】前記第１、第２、第４、及び第５論理ゲ
    ートが１個の真の入力と１個の補数の入力とを有する２
    入力ANDゲートからなり、 前記第３及び第６論理ゲートが、３個の真の入力と３個
    の補数の入力とを有する６入力ANDゲートからなり、 前記フリップフロップが遅れフリップフロップからなる
    ことを特徴とする請求項11に記載の特定用途向け集積回
    路。
  13. 【請求項１３】複数の入力ドライバと複数の出力ドライ
    バとを更に有し、 前記垂直導体の選択された導体が前記入力ドライバに各
    々接続され、かつ前記垂直導体の予め選択された導体が
    前記出力導体に接続されていることを特徴とする請求項
    11に記載の特定用途向け集積回路。
  14. 【請求項１４】複数の入出力ドライバを更に有し、 前記第１の水平導体の選択された導体が、前記入出力ド
    ライバに各々接続されていることを特徴とする請求項11
    に記載の特定用途向け集積回路。
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