JPS6018892A - 半導体デコ−ダ回路 - Google Patents

半導体デコ−ダ回路

Info

Publication number
JPS6018892A
JPS6018892A JP58127396A JP12739683A JPS6018892A JP S6018892 A JPS6018892 A JP S6018892A JP 58127396 A JP58127396 A JP 58127396A JP 12739683 A JP12739683 A JP 12739683A JP S6018892 A JPS6018892 A JP S6018892A
Authority
JP
Japan
Prior art keywords
transistors
circuit
units
transistor
nmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58127396A
Other languages
English (en)
Inventor
Munehiro Uratani
浦谷　宗宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP58127396A priority Critical patent/JPS6018892A/ja
Priority to GB08416887A priority patent/GB2144563B/en
Priority to DE19843425056 priority patent/DE3425056A1/de
Priority to US06/629,338 priority patent/US4684829A/en
Publication of JPS6018892A publication Critical patent/JPS6018892A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/14—Conversion to or from non-weighted codes
    • H03M7/20—Conversion to or from n-out-of-m codes
    • H03M7/22—Conversion to or from n-out-of-m codes to or from one-out-of-m codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は半導体デコーダ回路に関し、ＣＭＯＳトランジ
スタで構成されるメモリ回路のデコーダ回路に関するも
のである。
〈従来技術〉 半導体メモリの容量は、プロセス技術の急速な進歩によ
り、大幅に増加してきている。一方、メモリセルサイズ
はチップサイズ−にの制約からメモリ容量に逆比例して
縮小化する傾向にある。
一般に非同期型ＣＭＯＳメモリではデコーダ部が第１図
に示す様にＮＡＮＤ回路で構成され、この種のＮＡＮＤ
回路としてはＮＭＯ５）ランジスタを縦積みに接続した
回路が用いられる。このようなＮＡＮＤ回路構成ではＯ
Ｎ抵抗が大きくなり、放電時間が長くなるという欠点が
ある。しかも、上記で述べた理由によるメモリセルサイ
ズの縮小化に伴い、通常のレイアウト方式ではＮＭＯ８
）ランジスタのゲート幅が一層小さくなるためにますま
す放電時間が長くなるという不都合は避けられない。
即ち第１図の非同期型ＣＭＯＳメモリのデコーダ部にお
いて、Ａ′１〜Ａ′ＮのＮ入力が夫々与えられたＮＡＮ
ＤＵ路が設けられるが、このＮ入力ＮＡｒ■回路ＮＡＮ
Ｄ１〜Ｋが高速化の障害となっており、従来から回路方
式及びレイアウト方式の点から各種の工夫がなされてき
た。
第２図は従来から用いられているＣＭＯ８Ｎ人力ＮＡＮ
Ｄ回路の最も簡単な構成であり、Ｎ個のＰＭＯ８）ラン
ジスタが並列接続されると共に、該ＰＭＯ５）ランジス
タの共通接続点と接地間にＮ個のＮＭＯ５）ランジスタ
が直列に縦段接続され、ＰＭＯ３）ランジスタ及びＮＭ
ＯＳ）ランジスタの各ゲートに入力信号Ａ＋７ｉｉ（ｉ
＝１〜Ｎ）が与えられて、ＮＡＮＤ回路として動作する
。
第３図上記ＮＡＮＤ回路例えばＮＡＮＤ、　、　ＮＡＮ
Ｄ　２のレイアウトパターンを示し、実線で囲んだ領域
Ｉ及び２は拡散領域であり、該拡散領域１，２を跨いで
２Ｎ本の信号線λ′ｌ、Ａ′１・・・・・Ａ’Ｎ　、　
Ａ’ＮがＡｎ配線によって形成され、更にＮＭＯＳ）ラ
ンジスタを構成すべきゲート絶縁膜上に上記Ａｆ１．配
線に重なるポリ９９３２層３，３・・・・・・（図中斜
線で示す）が形成される。尚図中■は、Ａ！配線とＮＭ
ＯＳトランジスタ用ゲート電極のポリシリコン層３との
接続を得るためのコンタクトホールを示し、またＸ印は
Ａ２配線と拡散領域との接続を示す。同図ではＩＮＡＮ
Ｄ回路当りＮ個のＮＭＯ３）ランジスタを使用し、各ト
ランジスタのゲート幅はメモリセル長ＬＭＣ以内に収め
なければならない。メモリセル長Ｌ　Ｍ　Ｃに相当する
ＮＭＯＳ）ランジスタのゲート幅をＷＭとするとＮＭＯ
５部縦積みの実質的なゲート幅Ｗ１は、 ・・・・・・・・・・・・・・・・・・・・・・・・・
・・（１）となる。
次に第４図は第２図の従来回路に改良を加えたものであ
り、第５図はそのレイアウトパターンを示したものであ
る。図ではＩＮＡＮＤ回路当り（Ｎ＋ＩＪ／２ａ（７）
ＮＭＯＳ　）ランジスタを使用し、Ａ’　２　／　Ａ１
２−Ａ′Ｎ／ＮＮを入力とするトランジスタのゲート幅
を２　Ｌ　Ｍ　Ｃに相当する値まで拡げることができる
。前記従来回路に比べて広いゲート幅をもつＭＯＳ）ラ
ンジスタが得られるが、この場合の実質的なゲート幅Ｗ
２は ・・・・・・・・・・・・・・・・・・・・・・・（２
）となるに過ぎず、多段に縦積みした回路に対してまで
充分な改良が加えられているとはいえず、いずれの従来
方式においてもＮＭＯ５）ランジスタの縦段接続が障害
となって充分な高速化は果し得なかった。
〈発明の目的〉 本発明は上記従来のデコーダ回路の欠点に鑑みてなされ
たもので、多段ＮＭＯ５）ランジスタを木構造に接続し
、出力に近い側のトランジスタからメモリセル長の１個
分、２個分、４個分、・曲のゲート幅として、ゲート幅
を拡げることにより回路のＯＮ抵抗の増大を防ぎ、高速
化を図ったデコーダ回路を提供する。
〈実施例〉 第６図は本発明による一実施例のデコーダ回路図を示し
、該回路はＣＭＯ５）ランジスタで構成され、Ｎ入力Ａ
′１〜ＡＩＮに対してこれらの反転成いは非反転入力が
夫々ゲートに与えられたＮ個のＰＭＯ８＋−ランジスタ
を並列接続してなるＰＭＯＳトランジスタ部Ｐ４〜Ｐ２
Ｎ−１及びしの２　個のＰＭＯ８）ランジスタ部Ｐ１〜
Ｐ２Ｎ−１の次段に木構造に接続されたＮＭＯＳ）ラン
ジスタ部を設けて構成される。ＮＭＯＳ）ランジスタ部
の木構造は、入力Ａ’ｌ　／Ａｌ、が与えられた２Ｎ−
１個のＮＭＯＳトランジスタ、次に９′２／Ａ１２が入
力された２Ｎ−２個のＮＭＯ５）ランジスタのように最
終段のλＮ／ＡＩ　Ｎが入力された１個のＮＭＯ５）ラ
ンジスタまで、順次その数を半減させながら木構造に縦
段接続して構成される。
第７図は」二記第６図に示したＮＭＯＳ）ランジスタ部
のレイアウトパターンを示す。即ち、入力Ａ　１　／　
Ａ／］が与えられるＮＭＯ５）ランジスタのゲート幅を
１メモリセル長ＬＭＣとすると、入力Ｘ’２．７Ａｆ２
が与えられるＮＭＯ５）ランジスタのゲート幅は２”Ｘ
ＬＭい入力”′３／Ａ・３が与えられるＮＭＯＳ　）ラ
ンジスタは２”ＸＬＭい入力Ａ／、　／Ａ、。
が与えられるＮＭＯＳ）ランジスタのゲート幅は２＝１
ＸＬＭｃとなるように、２　個のＮＡＮＤ回路に含まれ
たＮＭＯＳ）ランジスタをまとめて形成し、上記寸法を
満すゲート幅及び拡散領域に設計される。即ちＮ段のＮ
ＭＯＳ）ランジスタの木構造は、出力段から遠ざかるに
従ってゲート幅が増加する。
上記レイアウトパターンでは、入力”］／Ａ’、及びＸ
′２／Ａ′２を入力とするＮＭＯＳ　）ランジスタのゲ
ート幅については第４図に示した従来回路と同様である
が、入力Ｘ′３／Ａ１３以降に関してはゲート幅を４Ｌ
ＭＣｌ　８ＬＭＣ、・・・と拡げることができ、実質的
なゲート幅Ｗ３は、 ・・・・・・・・・・・・・・・・・・・・・・・・（
３）となる。
第８図は上記のｆ＋）　、　（２）　、　ｉ３）式にお
けるＮＡＮＤゲート入力数と実質的なゲート幅との関係
をまとめて図示したものである。同図から明らかなよう
にＮＡＮＤゲート入力数の増加に従ってゲート幅Ｗ　Ｉ
　＋　Ｗ　２は急激に減少するが、本実施例による回路
構成ではゲート幅Ｗ３は段数ＮがＮ２２の場合にはほと
んど変化しないことがわかった。このことは、メモリ容
量が増加するに従って本実施例の特長が発揮されること
を示している。
第９図は上記実施例に基いたより具体的なメモリのデコ
ーダ回路を示したものである。図では、出力段側のＮＭ
ＯＳ）ランジスタＴＮＯはメモリセル１個分、次段のＴ
ＮＴをメモリセル２個分、ＴＮ２．ＴＮ３をメモリセル
４個分に相当するゲート幅とした。この場合の実質的な
ゲート幅Ｗ４はとなった。（第８図の■印） 尚本実施例で４人力のデコーダ回路について、ＮＭＯＳ
）ランジスタの木構造を４段とせずに３段で止めた理由
は、 １、ＮＡＮＤゲート入力数が４人力と少ないため、第８
図かられかるように、木構造を４段にしても実質的なゲ
ート幅にはほとんど影響がない、２　木構造を４段にし
た場合、本実施例ではメモリセルサイズがそれ程小さく
ないため、ＴＮ３のソース側及びＴＮ４のドレイン側の
面積が大きくなり、その部分の接合容量の影響が現れ始
める懸念があって好ましくない、 ためである。
しかし、近年のＶＬＳＩのようにさらに大容量化が進ん
でメモリセルサイズが縮小化されることにより、木構造
の段数が増した場合には上記の接合容量の影響を少なく
することができるため、ＮＡＮＤゲート入力数の増加と
合わせて効果が期待できる。
〈効　果〉 以上本発明によれば、たとえ多数のＭＯＳ）ランジスタ
が縦段接続される回路においても、ゲート幅の拡大によ
ってＯＮ抵抗の増大を防ぐことができ、動作の高速化を
図ることができる。特にセルサイズを縮少せざるを得な
い高密度メモリ回路
【図面の簡単な説明】
第１図は非同期型ＣＭＯＳメモリのデコーダ部を示すブ
ロック図、第２図は同デコーダ部の従来回路を示す図、
第３図は同従来回路のレイアウトパターン図、第４図は
従来回路の改良例を示す図、第５図は同改良例のレイア
ウトパターン図、第６図は本発明による一実施例を示す
回路図、第７図は同実施例のレイアウトパターン図、第
８図は従来回路と本発明による実施例とを比較するため
のゲート入力数とゲート幅の関係図、第９図は本発明に
よる他の実施例を示す回路図である。 ’　ｉ　／Ａ’ｉ（ｉ　：　１〜ｒｑ　）　：入力線　
Ｌｙｃ：メモリセル長 代理人　弁理士　福　士　愛　彦（他２名）第１図 波　２　朗 ↓゛々ｊＪ　’Ｊ　？Ｊ　’ミ櫨 第３図 １Ｊ４図 ！！　ンンン、１２ｆ潰− 第７図 ＡＢＣＤ　ＡＢＣＤ　）、Ｂ″ｉ：Ｄ　ＡＢ乙万、ｌ−
１−１−Ｌｌ−１−１−１，、Ｉ＋ｌも・［エル、ＰＭ
Ｏ５１１ＰＭＯ５ｊ　ｊ　ｐＮＯ５’、：ＰＭＯ５：＋
　１１ ’Ｉ　Ｎ　、ｊ　１１ −士”−ｔ　’−才・−十−Ｈ・

Claims (1)

  1. 【特許請求の範囲】 １）　Ｎ段縦積みトランジスタで形成される回路を、２
    　個含んでなるデコーダ回路において、出力段から順に
    ２　．２　・・・　２．２　個のトランジスタを木構造
    にＮ段に配置し、各段のトランジスタのゲート幅を出力
    段からの距離が隔たるに伴って拡く形成したことを特徴
    とする半導体デコーダ回路。 ２）前記デコーダ回路は２　Ｎ−１個のＮＡＮＤ回路を
    含んでなり、木構造に配置されたトランジスタはＮＡＮ
    Ｄ回路に含まれたＮＭＯ８）ランジスタであることを特
    徴とする特許請求の範囲第１項記載の半導体デコーダ回
    路。
JP58127396A 1983-07-12 1983-07-12 半導体デコ−ダ回路 Pending JPS6018892A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58127396A JPS6018892A (ja) 1983-07-12 1983-07-12 半導体デコ−ダ回路
GB08416887A GB2144563B (en) 1983-07-12 1984-07-03 Semi-conductor decoder circuit
DE19843425056 DE3425056A1 (de) 1983-07-12 1984-07-07 Halbleiter-dekoderschaltung
US06/629,338 US4684829A (en) 1983-07-12 1984-07-10 CMOS tree decoder with speed enhancement by adjustment of gate width

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58127396A JPS6018892A (ja) 1983-07-12 1983-07-12 半導体デコ−ダ回路

Publications (1)

Publication Number Publication Date
JPS6018892A true JPS6018892A (ja) 1985-01-30

Family

ID=14958954

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58127396A Pending JPS6018892A (ja) 1983-07-12 1983-07-12 半導体デコ−ダ回路

Country Status (4)

Country Link
US (1) US4684829A (ja)
JP (1) JPS6018892A (ja)
DE (1) DE3425056A1 (ja)
GB (1) GB2144563B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63168697U (ja) * 1987-04-17 1988-11-02
JPH04221498A (ja) * 1990-12-20 1992-08-11 Sanyo Electric Co Ltd デコード回路
JPH07249291A (ja) * 1994-03-09 1995-09-26 Nec Corp アドレス生成デコード装置
JP2018527692A (ja) * 2015-09-17 2018-09-20 セネルジク、アクチボラグＸｅｎｅｒｇｉｃ Ａｂ リーク低減のためのｓｒａｍアーキテクチャ

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH069116B2 (ja) * 1985-05-24 1994-02-02 日立超エル・エス・アイエンジニアリング株式会社 半導体集積回路装置
EP0217104B1 (de) * 1985-09-20 1990-06-27 Siemens Aktiengesellschaft Integrierbare Dekodierschaltung
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US4910417A (en) * 1986-09-19 1990-03-20 Actel Corporation Universal logic module comprising multiplexers
US4758744A (en) * 1986-11-26 1988-07-19 Rca Corporation Decoder circuitry with reduced number of inverters and bus lines
JPS63156427A (ja) * 1986-12-19 1988-06-29 Fujitsu Ltd デコ−ド回路
US5157283A (en) * 1988-12-23 1992-10-20 Samsung Electronics Co., Ltd. Tree decoder having two bit partitioning
US5015881A (en) * 1990-03-02 1991-05-14 International Business Machines Corp. High speed decoding circuit with improved AND gate
US5055718A (en) * 1990-05-11 1991-10-08 Actel Corporation Logic module with configurable combinational and sequential blocks
US5198705A (en) * 1990-05-11 1993-03-30 Actel Corporation Logic module with configurable combinational and sequential blocks
US5416367A (en) * 1991-03-06 1995-05-16 Quicklogic Corporation Programmable application specific integrated circuit and logic cell therefor
US5122685A (en) * 1991-03-06 1992-06-16 Quicklogic Corporation Programmable application specific integrated circuit and logic cell therefor
US5124588A (en) * 1991-05-01 1992-06-23 North American Philips Corporation Programmable combinational logic circuit
US5285118A (en) * 1992-07-16 1994-02-08 International Business Machines Corporation Complementary current tree decoder
US5420529A (en) * 1994-05-19 1995-05-30 Northern Telecom Limited Current steering switch and hybrid BiCMOS multiplexer with CMOS commutation signal and CML/ECL data signals
US6590423B1 (en) * 1994-10-11 2003-07-08 Derek Wong Digital circuits exhibiting reduced power consumption
AU8015294A (en) * 1994-10-11 1996-05-02 Derek C. Wong Digital circuits exhibiting reduced power consumption
US5640108A (en) * 1995-06-07 1997-06-17 International Business Machines Corporation Single stage dynamic receiver/decoder
DE19537888C1 (de) * 1995-10-11 1997-01-23 Siemens Ag Decodergatter
US5764085A (en) * 1996-02-28 1998-06-09 Hewlett-Packard Company Method and apparatus for sharing a fet between a plurality of operationally exclusive logic gates
US5936426A (en) * 1997-02-03 1999-08-10 Actel Corporation Logic function module for field programmable array
US6107835A (en) * 1997-12-11 2000-08-22 Intrinsity, Inc. Method and apparatus for a logic circuit with constant power consumption
US6877060B2 (en) * 2001-08-20 2005-04-05 Intel Corporation Dynamic delayed transaction buffer configuration based on bus frequency

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57203274A (en) * 1981-06-08 1982-12-13 Hitachi Ltd Address decoder

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3355598A (en) * 1964-11-25 1967-11-28 Rca Corp Integrated logic arrays employing insulated-gate field-effect devices having a common source region and shared gates
US3539823A (en) * 1968-08-06 1970-11-10 Rca Corp Logic circuit
CH607461A5 (ja) * 1975-12-10 1978-12-29 Centre Electron Horloger
US4176287A (en) * 1978-04-13 1979-11-27 Motorola, Inc. Versatile CMOS decoder
DE3120163A1 (de) * 1981-05-21 1982-12-09 Deutsche Itt Industries Gmbh, 7800 Freiburg Cmos-auswahlschaltung
US4430583A (en) * 1981-10-30 1984-02-07 Bell Telephone Laboratories, Incorporated Apparatus for increasing the speed of a circuit having a string of IGFETs

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57203274A (en) * 1981-06-08 1982-12-13 Hitachi Ltd Address decoder

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63168697U (ja) * 1987-04-17 1988-11-02
JPH04221498A (ja) * 1990-12-20 1992-08-11 Sanyo Electric Co Ltd デコード回路
JPH07249291A (ja) * 1994-03-09 1995-09-26 Nec Corp アドレス生成デコード装置
JP2018527692A (ja) * 2015-09-17 2018-09-20 セネルジク、アクチボラグＸｅｎｅｒｇｉｃ Ａｂ リーク低減のためのｓｒａｍアーキテクチャ
US10811084B2 (en) 2015-09-17 2020-10-20 Xenergic Ab SRAM architecture
US11462262B2 (en) 2015-09-17 2022-10-04 Xenergic Ab SRAM architecture
US11854608B2 (en) 2015-09-17 2023-12-26 Xenergic Ab SRAM architecture

Also Published As

Publication number Publication date
DE3425056C2 (ja) 1990-11-08
GB2144563A (en) 1985-03-06
DE3425056A1 (de) 1985-01-31
US4684829A (en) 1987-08-04
GB8416887D0 (en) 1984-08-08
GB2144563B (en) 1986-10-15

Similar Documents

Publication Publication Date Title
JPS6018892A (ja) 半導体デコ−ダ回路
KR910000623B1 (ko) 반도체 장치
US4855803A (en) Selectively definable semiconductor device
JPS6065547A (ja) 半導体装置
JPS6074644A (ja) Ｃｍｏｓゲ−トアレ−
JP2001352047A (ja) 半導体集積回路
JPH069116B2 (ja) 半導体集積回路装置
JPH02263463A (ja) 半導体集積回路
Sasaki et al. A 15-ns 1-Mbit CMOS SRAM
US6477696B2 (en) Routing definition to optimize layout design of standard cells
JPH05101674A (ja) 半導体メモリ
EP0458244B1 (en) Cell library method for semiconductor integrated circuit design
KR940016232A (ko) 반도체 메모리장치
JP3181000B2 (ja) 半導体集積回路装置
IT8267501A1 (it) Cella elementare per reti di forte logiche a circuito integrato
JPH09167835A (ja) 半導体装置およびその製造方法
JPH02218096A (ja) 半導体メモリの行選択回路
JP2821063B2 (ja) 半導体集積回路装置
JP3154524B2 (ja) 半導体装置の設計方法
JPH06311022A (ja) 半導体論理回路装置
JPS62112420A (ja) 論理回路
KR0157340B1 (ko) 반도체 메모리 소자의 셀 어레이의 배열방법
JPS61212118A (ja) 一致検出回路
JPS6037820A (ja) 論理ｌｓｉにおける入出力回路
JPH02105579A (ja) 論理集積回路