JP3309932B2 - 制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は制御装置に係り、ベース
ユニットに複数のスロットを設けて互いに信号線で接続
するとともに、それらのスロットに主制御ユニットやこ
れによって制御される被制御ユニットを装着するように
接続した制御装置の改良に関する。

【０００２】

【従来の技術】従来、この種の制御装置は、例えば図４
に示すように、図示しない信号線で互いに接続した複数
のスロット１、３、５、７……をベースユニット９に配
設し、箱型に構成された電源ユニット１１、ＣＰＵユニ
ット１３および各々出力機能の異なる複数の入出力ユニ
ット１５、１７……をそれらのスロット１、３、５、７
……に装着するように接続して構成したものが知られて
いる。このような制御装置では、電源ユニット１１から
他のユニット１３〜１７……へ電源を供給した状態でＣ
ＰＵユニット１３から各入出力ユニット１５、１７……
を制御し、例えば、入出力ユニット１５、１７……から
入力した測定温度に基づきＣＰＵユニット１３が操作手
順や操作量を判断又は演算し、入出力ユニット１５、１
７……からそれら操作手順や操作量を制御対象（図示せ
ず）へ出力して制御対象の温度をシーケンス制御やプロ
グラム制御するようになっている。

【０００３】図４中の符号１９ａ、１９ｂ、１９ｃ、１
９ｄ……は各スロット１、３、５、７……の接続端子で
ある。すなわち、各スロット１、３、５、７……は接続
コネクタで形成されており、電源ユニット１１、ＣＰＵ
ユニット１３、入出力ユニット１５、１７……にはそれ
ら各スロット１、３、５、７……の接続端子１９ａ、１
９ｂ、１９ｃ、１９ｄ……に挿入接続される接続端子が
あるが、隠れて見えない。そして、入出力信号形態には
アナログ信号やデジタル信号の別、更にはアナログ信号
でも複数の形態があり、各入出力ユニット１５、１７…
…はそれら入出力信号形態に対応した構成となっている
から、そのような制御装置においてはＣＰＵユニット１
３が入出力ユニット１５、１７……をアドレス呼出しに
よって指定し、目的とする入出力制御をする必要があ
る。

【０００４】そのため、各入出力ユニット１５、１７…
…に対しては、ベースユニット９の各スロット１、３、
５、７……に装着する際又は装着後に、その固有の入出
力用アドレスの割付けが必要である。そこで、従来は各
入出力ユニット１５、１７……内部の回路基板等にアド
レス割付用端子やディップスイッチ（いずれも図示省
略）を配置し、各入出力ユニット１５、１７……の種別
等を考慮してその端子間をアドレス用ジャンパー線で短
絡したりディップスイッチを操作し、各入出力ユニット
１５、１７……のアドレスを設定していた。例えば、デ
ジタル用入出力ユニットは「１」〜「５」に、アナログ
用入出力ユニットは「６」〜「９」にと言ったようなア
ドレス番号を他のユニットと重複せず、かつユニットの
種別や機能グループを間違えないように使用者が注意し
て設定していた。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の制御装置は、使用者がアドレス用ジャンパー線
を短絡したりディップスイッチを操作して各入出力ユニ
ット１５、１７……のアドレス番号を設定しなければな
らないため、アドレス設定操作が面倒であるばかりか、
使用者が誤って複数の入出力ユニット１５、１７……に
同じアドレス番号を設定し易く、もし同一アドレス番号
を設定してしまうと、装置が意図したように動作しな
い。また、最近ではＣＰＵユニット１３の多機能化又は
機能の複雑化に伴って分散可能な機能を他のユニットに
分散する必要が生じ、入出力ユニット１５、１７……を
含めた他のユニットにもＣＰＵを搭載する傾向にある。

【０００６】そのため、入出力ユニット１５、１７……
に搭載したＣＰＵが使用するメモリをＣＰＵユニット１
３のＣＰＵが共用する必要が生じ、ＣＰＵユニット１３
から入出力ユニット１５、１７……内のメモリに対して
アドレス番号等を指定して特定する必要があり、上述し
た入出力ユニット１５、１７……に対するアドレス番号
設定に加えて別の設定項目が増大し、これら複数の設定
作業を簡単に行える構成が望まれていた。本発明はこの
ような状況の下になされたもので、主制御ユニットによ
って制御される被制御ユニットについてアドレス設定の
手間を省略した制御装置の提供を目的とする。また、本
発明は被制御ユニットを形成する複数の回路を自動的に
特定できる制御装置の提供を目的とする。

【０００７】

【課題を解決するための手段】このような課題を解決す
るために本発明は、信号線で接続した複数のスロットを
ベースユニットに設け、個々のスロットに主制御ユニッ
トおよびこれによって制御される被制御ユニットを接続
してなり、個々のスロットの識別信号を出力するスロッ
ト識別部を少なくともそれら被制御ユニットの接続され
るそれらスロットに設け、その被制御ユニットには、そ
の主制御ユニットから信号線を介して指定されたスロッ
トのアドレス信号と上記スロット識別部からの識別信号
が一致したとき、当該被制御ユニットを形成する複数の
動作回路を特定する信号を出力するデコーダを有してい
る。

【０００８】そして、このような本発明において、上記
スロットを接続コネクタで形成し、上記接続コネクタを
形成する接続端子中の一部であってその識別信号を出力
する接続端子で上記スロット識別部を形成したり、更
に、ハイ又はロウレベル電圧の接続された接続端子から
上記スロット識別部を形成すると良い。

【０００９】

【作用】そのような手段を備えた本発明では、ベースユ
ニットの個々のスロットに主制御ユニットおよび被制御
ユニットを接続した状態で、その主制御ユニットから信
号線を介して特定のスロットを指定するアドレス信号を
出力すると、被制御ユニットのデコーダがアドレス信号
とスロット識別部からの識別信号を比較し、互いに内容
が一致したとき、当該被制御ユニットを形成する複数の
動作回路を特定する信号を出力するので、当該被制御ユ
ニットとともにこれを形成する複数の動作回路であって
特定信号で特定された動作回路が動作可能となる。

【００１０】そして、接続コネクタの接続端子中の一部
でそのスロット識別部を形成する構成では、スロットに
被制御ユニットを接続するだけで識別信号が被制御ユニ
ットへ自動的に取込まれる。さらに、ハイ又はロウレベ
ル電圧の接続された接続端子でそのスロット識別部を形
成する構成では、ベースユニット側でスロット識別部の
接続端子を電源や接地ラインに接続することによって種
々の識別信号の出力が可能となる。

【００１１】

【実施例】以下本発明の実施例を図面を参照して説明す
る。なお、本発明の詳細な説明をする前に、便宜上その
概略を説明する。図１は本発明に係る制御装置を示す概
略ブロック図である。本発明は概略的には、図示しない
信号線で接続された複数のスロット２１、２３、２５、
２７……をベースユニット２９に配列し、そのうちスロ
ット２１には主制御ユニットとしての例えばＣＰＵユニ
ット３１を接続し、他のスロット２３、２５、２７……
には被制御ユニットとしての例えば入出力ユニット３
３、３５、３７……を接続して構成されている。なお、
スロット２１、２３、２５、２７……に対するＣＰＵユ
ニット３１や入出力ユニット３３、３５、３７……の実
際の接続状態は上述した図４と同様である。スロット２
３、２５、２７……には個々のスロットを特定する識別
信号を出力するスロット識別部３９、４１、４３……が
形成されており、スロット２３、２５、２７……に接続
された入出力ユニット３３、３５、３７……はその識別
信号が入力可能になっている。

【００１２】各入出力ユニット３３、３５、３７……
は、ベースユニット２９のスロット２３、２５、２７…
…を介してＣＰＵユニット３１から入力された当該スロ
ット２３、２５、２７……を指定するアドレス信号とそ
のスロット識別部３９、４１、４３からの識別信号が一
致したとき、ＣＰＵユニット３１の管理下で制御動作さ
れるようになっている。図１ではスロット２１以外に３
個のスロット２３、２５、２７……がベースユニット２
９に配置され、これらに３個の入出力ユニット３３、３
５、３７が接続されているが、入出力ユニットの数は任
意である。更に、図１において電源ユニットおよびこれ
が接続されるスロットの図示は省略した。以下の説明お
よび図においても同様である。

【００１３】次に、このような本発明の制御装置の詳細
を図２および図３に基づいて説明する。図２は上述した
制御装置についてベースユニット２９に配列したスロッ
ト２１、２３、２５、２７部分を示す図である。図２に
おいて、ベースユニット２９には、図４に示したよう
に、例えば複数の接続端子を有する接続コネクタからな
る複数のスロット２１、２３、２５、２７が配列されて
おり、少なくとも入出力ユニット３３、３５、３７の接
続されるスロット２３、２５、２７は同一構成となって
いる。図２では入出力ユニット３３、３５、３７は図示
されていない。なお、３個以上又はこれ以下のスロット
を配置して構成可能である点は図１と同様である。スロ
ット２１、２３、２５、２７における同じ位置の接続端
子４５ａ〜４５ｃ、４７ａ〜４７ｃ、４９ａ〜４９ｃ、
５１ａ〜５１ｃには、アドレス信号線Ｓ１、データ信号
線Ｓ２および制御信号線Ｓ３が並列接続されている。も
っとも、これ以外の信号線も必要に応じて接続されるが
図示しない。

【００１４】入出力ユニット３３、３５、３７……の接
続されるスロット２３、２５、２７における４個の接続
端子４７ｄ〜４７ｇ、４９ｄ〜４９ｇおよび５１ｄ〜５
１ｇは、入出力ユニット３３、３５、３７にアドレスを
割り付けて指定するスロット識別部３９、４１、４３を
形成している。すなわち、スロット２３の全ての接続端
子４７ｄ〜４７ｇはベースユニット２９において接地さ
れ、スロット２５の接続端子４９ｄ〜４９ｇのうち４９
ｄ〜４９ｆは接地され残りの接続端子４９ｇはベースユ
ニット２９において電源ライン（図では単に電源で示
す。）Ｖに接続されており、スロット２７の接続端子５
１ｄ〜５１ｇのうち５１ｄ、５１ｅ、５１ｇは接地され
接続端子５１ｆは電源ラインＶに接続され、例えばアド
レス１のスロット２３、アドレス２のスロット２５、ア
ドレス３のスロット２７を指定するスロット識別部３
９、４１、４３が形成されている。

【００１５】従って、割り付けられたアドレス０〜２を
４ビットデータで表現すれば、それらスロット識別部３
９、４１、４３からの識別信号は「００００」、「００
０１」および「００１０」となり、４個の接続端子４７
ｄ〜４７ｇ、４９ｄ〜４９ｇおよび５１ｄ〜５１ｇによ
ってアドレス０からアドレスＦまでの１６種類の識別信
号の出力が可能である。スロット識別部３９、４１、４
３の接続端子数を増加させれば、識別できるスロット数
（アドレス数）も増加させることができる。なお、ベー
スユニット２９における電源ラインＶおよび接地ライン
は、例えば図示しない電源ユニットから延びるものであ
る。

【００１６】図３はそのようなベースユニット２９に配
列されたスロット２１、２３、２５、２７と、ＣＰＵユ
ニット３１および入出力ユニット３３、３５、３７の関
係を示す具体的なブロック図であるが、便宜上スロット
２１、２７、ＣＰＵユニット３１および入出力ユニット
３７のみ示して他のスロット２３、２５や入出力ユニッ
ト３３、３５の図示を省略した。図３において、ベース
ユニット２９のスロット２１に接続されるＣＰＵユニッ
ト３１は、制御部５３と、この制御部５３からスロット
２１へ出力するアドレス信号ｓ１のアドレスバッファ５
５と、制御部５３からスロット２１へ出力するデータ信
号ｓ２やスロット２１から制御部５３へ取込むデータ信
号ｓ２のデータバッファ５７と、制御部５３から出力す
る制御信号ｓ３の制御バッファ５９とを有して箱型に形
成されている（外形形状は図４参照）。各バッファ５５
〜５９はタイミング調整用である。

【００１７】制御部５３には、ＣＰＵや、各アドレス信
号ｓ１、データ信号ｓ２および制御信号ｓ３の入出力制
御その他をそのＣＰＵで実行するためのプログラムを内
蔵したＲＯＭ、それらの信号を記憶するＲＡＭ等も含ま
れるが、図示は省略した。ＣＰＵユニット３１は、アド
レスバッファ５５を介して出力されたアドレス信号ｓ１
（例えば信号「００００」、「０００１」又は「００１
０」）によってスロット２３〜２７のいずれかを指定す
るとともに、後述する識別コード部６３等を指定する信
号を加えたアドレス信号ｓ１によって識別コード部６３
等を指定する。さらに、ＣＰＵユニット３１は、制御バ
ッファ５９を介して制御信号ｓ３を入出力ユニット３７
へ出力してその制御信号ｓ３に応じた機能を実行させ、
例えば制御部５３からデータバッファ５７を介してデー
タ信号ｓ２を入出力ユニット３７へ出力したり、この入
出力ユニット３７からのデータ信号ｓ２をデータバッフ
ァ５７を介して制御部５３へ取込んで処理する機能、そ
の他制御装置としての判断演算機能を有している。

【００１８】ベースユニット２９のスロット２７に接続
される入出力ユニット３７は、デコーダ６１、識別コー
ド部６３、Ｉ／Ｏ６５、共有メモリ６７、ＣＰＵ６９、
アドレス信号線Ｓ１、データ信号線Ｓ２および制御信号
線Ｓ３を有して箱型に形成されている（外形形状は図４
参照）。デコーダ６１は、入出力ユニット３７のスロッ
ト識別部４３からの識別信号と、スロット２７およびア
ドレス信号線Ｓ１を介してＣＰＵユニット３１から入力
されたアドレス信号ｓ１とが一致したことを検知したと
き、入出力ユニット３７を動作状態にする機能を有して
いる。すなわち、ＣＰＵユニット３１から入力されたア
ドレス信号ｓ１「００１０」とスロット識別部４３から
の識別信号「００１０」が一致したとき、入出力ユニッ
ト３７を動作状態する。

【００１９】さらに、デコーダ６１は、入出力ユニット
３７を形成する識別コード部６３、Ｉ／Ｏ６５および共
有メモリ６７を指定する信号を加えたアドレス信号ｓ１
が入力されたとき、スロット２７を指定する信号部分と
スロット識別部４３からの識別信号が一致すれば、識別
コード部６３、Ｉ／Ｏ６５又は共有メモリ６７を特定し
てこれを動作可能とするオン信号を出力する機能を有し
ている。もっとも、ＣＰＵユニット３１から出力される
アドレス信号ｓ１は、例えば「００２」、「１０２」、
「２０２」と言った形態のものであり、アドレス信号の
下２桁は例えば上述したスロットのアドレス（アドレス
数）を示し、上位桁は入出力ユニット３３〜３７を形成
する回路例えばスロット識別部６３等を指定する内容と
なっており、デコーダ６１がアドレス信号ｓ１の意味内
容を解読してスロット識別部からの識別信号と比較し、
一致すれば識別コード部６３等へオン信号を出力する訳
である。従って、上述した図２のアドレス２のスロット
２７に本来アドレス１のスロット２５に接続されるべき
入出力ユニット３５が装着され、本来アドレス２のスロ
ット２７に接続されるべきユニット３７がアドレス１の
スロット２５に装着されたとき、ＣＰＵユニット３１が
アドレス２のスロット２７を指定しても入出力ユニット
３７は動作せず、アドレス２のスロット２７に装着され
た入出力ユニット３５が動作する。すなわち、入出力ユ
ニット３５はアドレス２のスロット２７に装着されるこ
とにより、実質的にＣＰＵユニット３１から自動的にス
ロット２７のアドレス２に設定される。

【００２０】識別コード部６３は、予め当該入出力ユニ
ット３７の機能を示すコードが設定されており、デコー
ダ６１からオン信号が入力された状態でＣＰＵユニット
３１から読み出し制御信号ｓ３が出力されると、当該入
出力ユニット３７を示すコードをデータ信号ｓ２として
データ信号線Ｓ２へ出力するものである。識別コード部
６３に設定されたコードとしては、当該入出力ユニット
３７が温度入出力用ユニットであれば「１」、シーケン
サユニットであれば「２」と言ったコードであり、ＣＰ
Ｕユニット３１はこのコードを確認してから入出力ユニ
ット３７への制御を実行する。

【００２１】Ｉ／Ｏ６５は外部機器との間でデータ交換
を行う機能を有する他、デコーダ６１からオン信号が入
力されるとともにＣＰＵユニット３１から読み出し制御
信号ｓ３が入力されると、データ信号線Ｓ２にデータｓ
２を出力する機能を有している。また、Ｉ／Ｏ６５は、
ＣＰＵユニット３１から書込み制御信号ｓ３が入力され
ると、ＣＰＵユニット３１からのデータ信号ｓ２をデー
タ信号線Ｓ２から読み込む機能を有している。共有メモ
リ６７は、ＣＰＵユニット３１の制御部５３を形成する
図示しないＣＰＵとデータを共有する記憶部であってデ
ュアルポート（dual-port） ＲＡＭで形成されており、
当該入出力ユニット３７のＣＰＵ６９も共用する記憶部
である。

【００２２】そして、デコーダ６１からオン信号が入力
された共有メモリ６７に対して、ＣＰＵユニット３１か
ら読み出し制御信号ｓ３が入力されると、共有メモリ６
７からデータ信号線Ｓ２にデータ信号ｓ２が出力され、
書込み制御信号ｓ３が入力されると、ＣＰＵユニット３
１からのデータ信号ｓ２をデータ信号線Ｓ２から読み込
む機能を有している。ＣＰＵ６９はＣＰＵユニット３１
の機能とは別個の機能を有するもので、例えばＩ／Ｏ６
５が外部機器との間でデータ交換するときの制御部とし
て機能したり、取込んだ例えば測定温度データに基づき
操作量を演算し、この操作量をＣＰＵユニット３１へ伝
送する表示用データとして共有メモリ６７に記憶する機
能、その他の機能を有している。

【００２３】次に、上述した本発明の制御装置の動作を
簡単に説明する。図３のように、ベースユニット２９に
配列されたスロット２１にＣＰＵユニット３１が接続さ
れる一方、アドレス２のスロット２７に入出力ユニット
３７が接続されると、アドレス２のスロット２７のスロ
ット識別部４３から識別信号「００１０」が入出力ユニ
ット３７のデコーダ６１に入力される。この状態でＣＰ
Ｕユニット３１からアドレス２を指定するアドレス信号
ｓ１がデコーダ６１に入力されると、デコーダ６１はア
ドレス信号「００２」、「１０２」又は「２０２」を解
読し、識別信号「００１０」とアドレス信号ｓ１の内容
が一致したと検知すると、アドレス信号「００２」、
「１０２」又は「２０２」に応じて識別コード部６３、
Ｉ／Ｏ６５又は共有メモリ６７に対してオン信号を出力
する。

【００２４】そのため、入出力ユニット３７がアドレス
２に自動的に割り付けられるとともに、入出力ユニット
３７を形成する識別コード部６３、Ｉ／Ｏ６５又は共有
メモリ６７が自動的に動作可能状態となる。他の入出力
ユニット３３、３５についても同様である。そして、Ｃ
ＰＵユニット３１が入出力ユニット３７の識別コード部
６３から例えばコード「１」を受けて確認すると、ＣＰ
Ｕユニット３１の管理下で入出力ユニット３７の制御が
可能となり、ＣＰＵユニット３１からそれらのアドレス
信号ｓ１を入出力ユニット３７へ出力することによって
識別コード部６３、Ｉ／Ｏ６５又は共有メモリ６７の制
御、例えばデータの読み書きや外部機器との間でデータ
交換が実行される。

【００２５】他方、ベースユニット２９のスロット２７
に接続された入出力ユニット３７に対してＣＰＵユニッ
ト３１から別のアドレス信号、例えばアドレス信号
「１」がデコーダ６１に入力されても、デコーダ６１が
それら識別信号「００１０」とアドレス信号ｓ１の内容
が一致したと検知しないから、識別コード部６３、Ｉ／
Ｏ６５、共有メモリ６７に対してオン信号が出力され
ず、入出力ユニット３７は動作可能状態とならない。こ
のように本発明の制御装置は、入出力ユニット３３、３
５、３７の接続されるスロット２３、２５、２７をベー
スユニット２９に配置し、スロット２３、２５、２７を
識別する識別信号を出力するスロット識別部３９、４
１、４３を設け、ＣＰＵユニット３１からそのスロット
２３、２５、２７のいずれかを指定するアドレス信号ｓ
１とそのスロット識別部３９、４１、４３からの識別信
号が一致したとき動作するようにそれら入出力ユニット
３３、３５、３７を形成したから、スロット２３、２
５、２７に入出力ユニット３３、３５、３７を接続する
だけで、入出力ユニット３３、３５、３７が動作状態と
なる。

【００２６】そのため、従来のように使用者が個々の入
出力ユニット３３、３５、３７に対してアドレス用ジャ
ンパー線で短絡したりディップスイッチを操作してアド
レス設定する必要がなくなり、使用者によるアドレス設
定の手間を省略することができるし、アドレス設定も正
確となるうえ、入出力ユニット３３、３５、３７に対す
る設定数を増加させない。また、そのスロット２３、２
５、２７に設けたスロット識別部３９、４１、４３が、
図２のように接続コネクタを形成する接続端子４７ｄ〜
４７ｇ、４９ｄ〜４９ｇ、５１ｄ〜５１ｇで形成されて
いるから、ベースユニット２９にスロット２３、２５、
２７を配列するときスロット識別部３９、４１、４３を
形成しておけば、設定誤りを防ぐことができるし構成も
簡単であるばかりか、スロット２３、２５、２７に入出
力ユニット３３、３５、３７を接続するだけで動作状態
にできるので、使用者による特別なアドレス設定操作が
不要となる。

【００２７】さらに、スロット識別部３９、４１、４３
が、接続端子４７ｄ〜４７ｇ、４９ｄ〜４９ｇ、５１ｄ
〜５１ｇにベースユニット２９の電源ラインＶ又は接地
ライン、すなわちハイ又はロウ電位を接続して形成され
ているから、電位接続を変更するだけで、種々の識別信
号の出力が可能となるうえ、製造組立や構成が簡単であ
る。しかも、上述した入出力ユニット３３、３５、３７
は、スロット識別部３９、４１、４３からの識別信号と
ＣＰＵユニット３１からのアドレス信号が一致したと
き、その入出力ユニット３３、３５、３７を形成する複
数の動作回路を特定するオン信号を出力するデコーダ６
１を有するから、入出力ユニット３３、３５、３７自体
の特定のみならず、入出力ユニット３３、３５、３７を
形成する複数の動作回路の特定が自動的に行われ、従来
のアドレス割り付けが簡略化され、操作性が一層向上す
る。

【００２８】上述した実施例では、制御ユニットとして
ＣＰＵユニット３１を、被制御ユニットとして入出力ユ
ニット３３、３５、３７を用いる例を説明したが、本発
明では制御ユニットおよび被制御ユニットとして別のユ
ニットを接続する構成も可能であり、制御ユニットの接
続されるスロットにスロット識別部を形成することも可
能である。要は、制御ユニットおよびこれによって制御
される被制御ユニットとをスロットに接続する構成の制
御装置において実施可能であり、少なくとも被制御ユニ
ットの接続されるスロットにスロット識別部を形成すれ
ばよい。なお、本発明の制御装置においてアドレス設定
とは、スロット、被制御ユニットおよびこれを構成する
動作回路を特定すると言った広い意味である。

【００２９】

【発明の効果】以上説明したように本発明の制御装置
は、ベースユニットに配置された複数のスロットのうち
少なくとも被制御ユニットの接続されるスロットにこの
スロットを識別する識別信号を出力するスロット識別部
を設けるとともに、その主制御ユニットから指定された
スロットのアドレス信号とそのスロット識別部からの識
別信号が一致したとき、当該被制御ユニットを形成する
複数の動作回路を特定する信号を出力するデコーダを被
制御ユニットに形成した。 そのため、その主制御ユニッ
トから指定されたスロットに被制御ユニットを接続しな
ければその被制御ユニットが動作せず、実質的にその被
制御ユニットが主制御ユニットによって自動的にアドレ
ス設定され、アドレス設定の簡素化およびアドレスの誤
設定を防止できる。また、その主制御ユニットから特定
のスロットを指定するアドレス信号を出力することによ
り、被制御ユニットおよびこれを形成する特定の動作回
路を動作可能状態にできるので、一層操作が簡略化され
る利点がある。そして、被制御ユニットと接続する接続
端子中の一部でそのスロット識別部を形成する構成で
は、スロットに被制御ユニットを接続するだけで識別信
号が被制御ユニットへ自動的に取込まれて動作可能状態
にできる。さらに、ハイ又はロウレベル電圧の接続され
た接続端子でそのスロット識別部を形成する構成では、
ベースユニット側でスロット識別部の接続端子を電源や
接地ラインに接続することによって種々の識別信号の出
力が可能となる。

【図面の簡単な説明】

【図１】本発明に係る制御装置の概略を示す概略ブロッ
ク図である。

【図２】本発明の制御装置の一実施例においてベースユ
ニットとスロットを示す図である。

【図３】本発明の制御装置の一実施例においてベースユ
ニット、スロット、主制御ユニットおよび被制御ユニッ
トを示すブロック図である。

【図４】本発明に関する制御装置においてベースユニッ
トに配列されたスロットと各ユニットの関係を互いに分
離した状態で示す概略斜視図である。

【符号の説明】

１、３、５、７、２１、２３、２５、２７ スロット ９、２９ ベースユニット １１ 電源ユニット １３、３１ ＣＰＵユニット（主制御ユニット） １５、１７、３３、３５、３７ 入出力ユニット（被制
御ユニット） １９ａ、１９ｂ、１９ｃ、１９ｄ、４５ａ〜４５ｃ、４
７ａ〜４７ｃ、４９ａ〜４９ｃ、５１ａ〜５１ｃ 接続
端子 ３９、４１、４３ スロット識別部 ５３ 制御部 ５５ アドレスバッファ ５７ データバッファ ５９ 制御バッファ ６１ デコーダ ６３ 識別コード部 ６５ Ｉ／Ｏ ６７ 共有メモリ ６９ ＣＰＵ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−337805（ＪＰ，Ａ) 特開 昭56−11506（ＪＰ，Ａ) 特開 昭60−193011（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G05B 19/05 G06F 13/14 320

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 信号線で接続された複数のスロットをベ
   ースユニットに設け、個々の前記スロットに主制御ユニ
   ットおよびこれによって制御される被制御ユニットを接
   続してなる制御装置において、 少なくとも前記被制御ユニットの接続される前記スロッ
   トにこのスロットを識別する識別番号を出力するスロッ
   ト識別部を設け、 前記被制御ユニットには、前記主制御ユニットから前記
   信号線を介して指定された前記スロットのアドレス信号
   と前記スロット識別部からの識別信号を入力し、それら
   アドレス信号と識別信号が一致したとき、当該被制御ユ
   ニットを形成する複数の動作回路を特定する信号を出力
   するデコーダを有することを特徴とする制御装置。
2. 【請求項２】 前記スロットは接続コネクタから形成さ
   れ、前記スロット識別部は前記接続コネクタを形成する
   接続端子中の一部であって前記識別信号を出力する接続
   端子からなる請求項１記載の制御装置。
3. 【請求項３】 前記スロット識別部は、ハイ又はロウレ
   ベル電圧の接続された接続端子から形成されてなる請求
   項２記載の制御装置。