JPH05217361A

JPH05217361A - メモリカード

Info

Publication number: JPH05217361A
Application number: JP4054366A
Authority: JP
Inventors: Yuzo Matsuo; 雄三松尾; Kimitaka Koseki; 公崇小関
Original assignee: Hitachi Maxell Ltd
Current assignee: Maxell Ltd
Priority date: 1992-02-05
Filing date: 1992-02-05
Publication date: 1993-08-27
Also published as: US5402385A

Abstract

(57)【要約】【目的】メモリカードへの不用意な書込みに対する書込
み保護機能を機械式スイッチ以外の手段により実現す
る。【構成】メモリ１の容量を越える既存のアドレスライン
８と書込み制御ライン４とをゲート回路５０への入力と
し、特定の値がデコードできたときにはメモリ１への書
込みができるようにした。これにより、書込みについて
のアドレス空間が図１（ｂ）の如く最下位のアドレス空
間以外の特定のアドレス空間に限定された。したがっ
て、この特定のアドレス空間を知らないと書き込めな
い。その結果、スイッチを用いないで、規格外の端子や
制御信号を導入することなく、書込み保護機能を実現す
ることができた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリカードに関
し、詳しくは、一部又は全部のメモリが書込み可能なメ
モリカードについての書込み保護機能の実現手段に関す
る。

【０００２】

【従来の技術】通常メモリカードは、複数のメモリＩＣ
（記憶機能を有する集積回路あるいはメモリ素子、な
お、この明細書ではこれらを含めてメモリＩＣという）
が搭載され、これらのメモリＩＣに一連のアドレスが割
り振られて論理的には１つの大容量のメモリが搭載され
ている。そして、見掛け上１つのメモリとして、ゲーム
機器用のゲームを記憶したＲＯＭカードとして、あるい
は制御機器のプログラムやパラメータを記憶した着脱可
能なカードとして多用されている。

【０００３】また、メモリカードの構成についてはＪＥ
ＩＤＡの標準規格（例えばＩＣメモリカードガイドライ
ンＶｅｒ．４．１）があり、外部装置とのインターフェ
イス仕様（例えばアドレスラインの数や端子配置、制御
信号の種類と端子配置など）が規定されている。このよ
うなメモリカードの基本構成を図５（ａ）のブロック図
に示す。ここで、１はメモリ、２はデータライン、３は
下位のアドレスライン、４は書込み制御信号ライン、５
はスイッチ、６は読出し制御ライン、７はチップセレク
ト信号のラインである。

【０００４】メモリ１は、上述の如く複数のメモリＩＣ
とこれらの１つを選択するためのアドレスデコーダとを
具備し、ブロック図レベルでは１つの大容量メモリ（例
えば１Ｍｂｙｔｅ）として把握されるものである。デー
タライン２は、通常８ビットのデータラインであり、外
部端子Ｄ０〜Ｄ７を介する外部装置とメモリ１との間
で、データを双方向に伝える。アドレスライン３は、こ
の例ではメモリ１の記憶容量が１Ｍｂｙｔｅであること
に対応してライン数が２０のアドレスラインであり、外
部端子Ａ０〜Ａ１９を介する外部装置からメモリ１への
アドレスを伝える。ＪＥＩＤＡの規格ではアドレスが２
６ビットあるので、外部端子Ａ２０〜Ａ２５は端子とし
ては存在するが何処にも接続されない（図５ではＮＣで
図示）。

【０００５】書込み制御ライン４は、外部端子ＷＥを介
する外部装置からの、書込みのタイミングを制御する書
込み制御信号を、メモリ１へ伝える。ただし、途中にス
イッチ５が挿入接続されている。このスイッチ５は、機
械的なスイッチであり、メモリカードの外部から手動に
より切換えられるような機構になっている。よって、こ
のスイッチ５が非導通の状態に切換えられている場合に
は、メモリ１への書込み制御信号はメモリ１へ伝えられ
ないので、メモリカードの書込み保護がなされる。

【０００６】読出し制御ライン６は、読出しのタイミン
グを制御する読出し制御信号を伝えるラインであり、チ
ップセレクト信号ライン７は、同一の外部装置に他のメ
モリカードも接続されている場合にそれらと区別してこ
のメモリカードを選択するチップセレクト信号を伝える
ラインである。よって、メモリカードから外部装置への
読出しのタイミングは、ライン６とライン７によって制
御される。また、外部装置からメモリカードへの書込み
のタイミングは、ライン４とライン６とライン７によっ
て制御される。

【０００７】このような構成の下での、このメモリカー
ドのアドレス空間のイメージを図５（ｂ）に示す。
“０”〜“１０４８５７５”までのアドレス空間（以
下、最下位の１Ｍ空間と略記する。図では１メガごとに
Ｍを付して表示。）が６４回繰り返されて、６４個の１
Ｍ空間から６４Ｍのアドレス空間が構成されている。こ
れは、外部装置からのアドレスの上位ビットを伝える外
部端子Ａ２０〜Ａ２５が何処にも接続されていないこと
に起因するものである。よって、最下位の１Ｍ空間と他
の１Ｍ空間とは全く同じ実メモリ１のアドレス空間を重
複して示しており、どの１Ｍ空間にアクセスしても、メ
モリ１にアクセスできる。

【０００８】ところで、既述の如くメモリカードはＲＯ
Ｍカードとして用いられる場合が多く、その場合、メモ
リ１はＲＯＭで構成されることになる。マスクＲＯＭに
よりメモリを構成すれば、コストや容量の面から有利だ
からである。しかし、後からの訂正や変更等に対処する
ため、一部分にＲＡＭ，ＰＲＯＭ，ＥＥＰＲＯＭ等の書
込み可能なメモリを併用することが行われている。

【０００９】よって、メモリカードがＲＡＭカードの場
合には勿論のこと、ＲＯＭカードとして使用される場合
にも、書込みが可能である。そして、ゲームメーカーや
装置メーカーがＲＯＭカードに追加データ等を書込むこ
とで必要な訂正変更が施されたメモリカードを最終ユー
ザに提供することで、量産によるコスト低減と多様なニ
ーズへの柔軟な対応のバランスを図っている。ところ
で、このようなメモリカードは、ユーザにとってはＲＯ
Ｍカードであるから、ユーザにより不用意に書換えられ
てはならないものである。そこで、書込みに対するメモ
リ保護機能が必要であり、従来の構成では、スイッチ５
がこの機能を果たしている。

【００１０】

【発明が解決しようとする課題】しかし、従来は、機械
的に操作可能なスイッチによりメモリ保護機能の選択を
行っているため、意識的に又は無意識のうちに誤ってス
イッチが操作されてメモリカードの状態が書込み可能状
態に切換えられることがある。そして、メモリカードが
書込み可能な状態であるときに装置等の不用意な操作に
より何らかの書込みアクセスが行われると、全てのアド
レス空間が折り畳まれてほとんどの場合に実装メモリの
何処かに対応しているので、特にアクセス可能性の高い
最下位のアドレス空間にアクセスした場合に容易に書込
みがなされてデータが破壊されるという不都合な事態が
起こる。

【００１１】また、通常のユーザはＲＯＭカードには書
込めないものと理解しているので、そのようなメモリカ
ードにメーカー側の都合で設けた読出し書込み選択用の
スイッチが操作可能な状態に設けられていることは、ユ
ーザにとっては不自然である。この発明の目的は、この
ような従来技術の問題点を解決するものであって、不用
意なメモリへの書込みがあった場合にも、メモリに記憶
されていたデータが保護される構成のメモリカードを実
現することである。

【００１２】

【課題を解決するための手段】このような目的を達成す
るこの発明のメモリカードの構成は、少なくとも一部分
は書込み可能なメモリと、前記メモリの容量を越えるア
ドレス空間を有するアドレス信号を外部装置から受け
る、複数のアドレスラインと、前記メモリへの書込みの
タイミングを制御する（又は読出しか書込みかの選択を
示す）書込み制御信号を前記外部装置から受ける書込み
制御ラインと、“０”以外の所定の値をデコードするデ
コーダと、を備え、前記アドレスラインのうち前記メモ
リの容量を包含するアドレス空間に対応する第１の組の
ラインが、前記メモリへのアドレス入力として接続さ
れ、前記アドレスラインから第１の組のラインを除いた
残りのラインの一部又は全部からなる第２の組のライン
が、前記デコーダへの入力として接続され、前記デコー
ダが前記の所定の値をデコードすることにより前記書込
み制御信号が前記メモリに送出されるものである。

【００１３】

【作用】このような構成のこの発明のメモリカードにあ
っては、読出しに関しては従来と同様であり何ら不都合
はないが、書込みに関しては、余剰で未使用とされてい
た上位のアドレスライン（第２の組のライン）を利用
し、このアドレスライン上の値が“０”以外の所定の値
でないと書込み制御信号が無視されるようにしたもので
ある。よって、特定のアドレス空間以外のアドレス空間
にアクセスしても書き込めない。特に、“０”がデコー
ド対象外であることから、最下位のアドレス空間は、そ
の特定のアドレス空間としてアクセスされることがない
ので、確実に書込み保護がなされる。

【００１４】一方、ユーザ向けプログラム等は実メモリ
にアクセスするように作られているのが通常であるか
ら、誤操作等による書込みは実装されたメモリと１対１
に対応する最下位のアドレス空間に対して頻発しやす
い。したがって、ユーザによる誤書込み等はほぼ防止す
ることができ、しかも、書込み可能なアドレス空間を知
悉しているメーカーは容易に書込みを行うことができ
る。

【００１５】

【実施例】以下、この発明の構成のメモリカードの一実
施例について、図１（ａ）のブロック図を参照しながら
説明する。図１（ａ）は従来例の図５（ａ）に対応する
ものであり、１はメモリ、２はデータライン、３は下位
のアドレスライン、４は書込み制御信号ライン、６は読
出し制御ライン、７はチップセレクト信号のラインであ
る。また、８は上位のアドレスライン、５０はデコーダ
を含むゲート回路である。メモリ１は、細かくは複数の
メモリＩＣやアドレスデコーダ等からなるが、この基本
ブロックのレベルでは１つの大容量メモリ（例えば１Ｍ
ｂｙｔｅ）として表示される。なお、詳細については、
他の実施例で述べる。

【００１６】データライン２は、８ビットのデータライ
ンであり、外部端子Ｄ０〜Ｄ７を介する外部装置とメモ
リ１との間で、データを双方向に伝える。アドレスライ
ン３は、この例ではメモリ１の記憶容量が１Ｍｂｙｔｅ
であることに対応してライン数が２０のアドレスライン
であり、外部端子Ａ０〜Ａ１９を介する外部装置からメ
モリ１へのアドレスを伝える。ＪＥＩＤＡの規格におけ
る２６ラインのアドレスラインのうち実メモリに対応す
る下位のアドレスラインであり、第１の組のラインに対
応する。

【００１７】書込み制御ライン４は、外部端子ＷＥを介
する書込み制御信号を伝えるが、従来と異なりゲート回
路５０への入力として接続される。なお、従来例のスイ
ッチ（５）は、他の手段により書込み保護機能が実現さ
れているので、ここでは省略されている。そのため、メ
モリカードのＲＯＭカードとしての使用に際して、一般
ユーザに不自然な感じを与えることがない。ただし、Ｒ
ＯＭカードにも通常は一部に書込み可能なメモリが搭載
されていることを承知しているような特定ユーザ向けに
は、スイッチを兼用することで書込み保護機能の強化を
図ると一層よい。

【００１８】ライン６は、読出しのタイミングを制御す
る読出し制御信号を伝えるラインであり、ライン７は、
同一の外部装置に他のメモリカードも接続されている場
合にそれらと区別してこのメモリカードを選択するチッ
プセレクト信号を伝えるラインである。これらは従来通
りの構成なので、ライン６とライン７によって制御され
るメモリカードから外部装置への読出しのタイミング
は、従来通りであり、アドレスライン３についても従来
通りであるから、読出しに関しては従来通りであり不都
合はない。

【００１９】アドレスライン８は、外部端子Ａ２０〜Ａ
２５を介する外部装置からのアドレスの上位部分を伝え
るが、ゲート回路５０のデコーダへの入力として接続さ
れる。ＪＥＩＤＡの規格における２６ラインのアドレス
ラインのうち実メモリに対応しない上位のアドレスライ
ンであり、第２の組のラインに対応する。アドレスライ
ン３及び８から構成される全体のアドレスは、アドレス
ライン８上の値が“０”のときに、実装されているメモ
リ１のアドレスと１対１に対応する。

【００２０】ゲート回路５０は、アドレスライン８を入
力とするデコーダ、このデコーダの出力と書込み制御信
号を入力するＡＮＤゲート等から構成されるのが基本で
あるが、この例では、デコード値を“１１１１１１”
（２進数）に選んで回路構成を簡略化し多入力のＮＡＮ
Ｄゲートを用いてデコーダとＡＮＤゲート等を一体とし
て実現している。そして、ゲート回路５０の出力が、メ
モリ１への書込みタイミングを制御する信号としてメモ
リ１へ送られる。よって、外部装置からメモリカードへ
の書込みのタイミングはライン４とライン７とライン８
によって制御され、アドレスライン８上の値が特定の値
でないとメモリ１への書込みは行われない。

【００２１】このような構成の下での、このメモリカー
ドのアドレス空間のイメージを図１（ｂ）に示す。読出
しのときのアドレス空間については、従来と同様、メモ
リ１のアドレス空間に対応する最下位の１Ｍ空間（アド
レス“０”〜“１０４８５７５”）が６４回繰り返され
て、６４個の１Ｍ空間から６４Ｍのアドレス空間が構成
されている。これは、外部装置からのアドレスの上位ビ
ットを伝える外部端子Ａ２０〜Ａ２５がアドレスライン
８を介してゲート回路５０のデコーダに接続されて読出
しのアドレス指定には用いられていないことに起因する
ものである。よって、最下位の１Ｍ空間と他の１Ｍ空間
とは全く同じ実メモリ１のアドレス空間を示しており、
どの１Ｍ空間にアクセスしても、従来通りメモリ１にア
クセスできる。

【００２２】一方、書込みのときのアドレス空間につい
ては、外部装置からのアドレスの上位ビットを伝える外
部端子Ａ２０〜Ａ２５がアドレスライン８によりゲート
回路５０のデコーダに接続されて書込み制御信号を抑制
し実効的には書込み時のアドレス限定に用いられてい
る。このことから、アドレスライン８上の値が例えば前
述の“１１１１１１”（２進数）のときは最上位の１Ｍ
空間に限定される。もちろんデコーダがデコードする値
を他の値にすれば、例えば“１１１１１０”（２進数）
のときは６２Ｍ以上６３Ｍ未満の１Ｍ空間に限定される
（図１の（ｂ）の（書込み空間）参照）。

【００２３】よって、メモリ１のアドレス空間に対応す
る１Ｍ空間は６４個の１Ｍ空間のうちの１つに限定され
るので、このアドレス空間の位置を知らないとメモリ１
に書込むことができない。また、デコード値として
“０”以外の値が設定されるので、最も頻繁にアクセス
される最下位の１Ｍ空間は、書込み保護の対象とされ
る。したがって、通常起こりうる程度の誤操作等による
誤書込みに対する書込み保護機能としては十分である。

【００２４】ゲート回路５０のより具体的な説明をする
と図３に示すようにＡ２０〜２４に接続される上位のア
ドレスラインのうち少なくとも１本のアドレスライン
（この図の場合はＡ２５のみからのアドレスライン）か
らの入力と、書込み制御信号を伝えるライン４にＮＯＴ
ゲートを接続して得られた信号をＮＡＮＤゲートの入力
とする構成とするか、または、図４に示すようにＡ２０
〜Ａ２５に接続される上位のアドレスラインの全部をＮ
ＡＮＤゲート１０の入力とし、さらにＡ２０〜Ａ２５に
接続されるアドレスラインのうちＡ２０，Ａ２２，Ａ２
４に接続されるラインのみＮＯＴゲート１１を介してＮ
ＡＮＤゲートに接続される。この場合デコード値として
“１０１０１０”（２進数）の値が設定され、同時に、
ライン４より書込み制御信号が送信されたとき、メモリ
１への書込みタイミングを制御する信号がメモリ１に送
信される。この図４で示すようにＡ２０〜Ａ２５に接続
されるアドレスラインを使用し、さらに適宜ＮＯＴゲー
ト１１を組み合わせることによって特定のデコード値と
したときのみ、メモリ１への書込みを可能とすることが
でき、より書込み保護がなされるので、好ましい。な
お、ゲート回路５０は上記具体例に限らず、他の論理回
路およびプログラムで実行できる構成からすることがで
きることは、いうまでもない。

【００２５】また、図４に、ＪＥＩＤＡの規格に従う他
の実施例の詳細なブロック図を示す。ここで、２はデー
タライン、３は下位のアドレスライン、４は書込み制御
信号ライン、６は読出し制御ライン、７はチップセレク
ト信号のライン、８は上位のアドレスライン、５０はデ
コーダを含むゲート回路であり、上述の実施例における
ものと同様の構成である。また、９はメモリ選択信号の
ライン、１００はデコーダ、１０１〜１０４はそれぞれ
１ＭバイトのメモリＩＣであり、具体的には１０１〜１
０３はマスクＲＯＭ、１０４はフラッシュメモリ，ＥＥ
ＰＲＯＭ等の書き替え可能メモリであり、１０５はメモ
リＩＣの送信スピードなどの属性情報を記憶したアトリ
ビュートメモリである。

【００２６】１０１〜１０３のマスクＲＯＭから構成さ
れるメモリＩＣには、ゲームなどの所定のプログラムが
記憶された書き替え不能メモリであり、１０４はバージ
ョンアップなどにより、前記プログラムの一部を書き替
えて記憶するためのフラッシュメモリ等の書き替え可能
メモリである。今、書き替え不能メモリＩＣ１０１〜１
０３中のプログラムの一部を変更したいと考えたとき、
前述のように特定のデコード値を発生する信号をＡ２２
〜Ａ２５に外部装置から送給し、同時に、ライン４より
書込み制御信号を送給して、ゲート回路５０からメモリ
ＩＣ１０１〜１０４に対して書込み制御信号を送給す
る。また、同時に、Ａ０〜Ａ２１に書き替え可能メモリ
ＩＣ１０４のアドレスを示す信号を外部装置から送給す
るとともに、ライン７よりチップセレクト信号を送給
し、デコーダ１００からメモリＩＣ１０４の所定アドレ
スを指定する信号をアドレスライン３とチップセレクト
ライン７より送給することによって、書き替え可能メモ
リＩＣ１０４に対し、変更プログラムを書込む。このよ
うにしてメモリＩＣ１０１〜１０４に書込まれたプログ
ラムは、読出し時には前述のように、Ｄ０〜１５ライン
２，Ａ０〜Ａ２１ライン３，ライン６によって適宜読み
取ることができる。上記実施例では、製造を容易とし、
データの書き替えを防止するため、メモリＩＣ１０１〜
１０３をマスクＲＯＭで形成したが、これらのメモリＩ
Ｃ１０１〜１０３を全て、ＳＲＡＭ，ＰＲＯＭ，ＥＥＰ
ＲＯＭなどの書き替え可能なメモリで構成してもよいこ
とはいうまでもない。また、本発明では、上記メモリＩ
Ｃ１０１〜１０４のような主メモリに限らず、主メモリ
の製造メーカー，送信スピード，フォーマットなどの属
性情報を記憶したアトリビュートメモリにも適用できる
ことは、いうまでもない。次に、このアトリビュートメ
モリ１０５に適用した例について説明する。

【００２７】デコーダ１００とアトリビュートメモリ１
０５が全体として、やはり上述の実施例におけるメモリ
（１）に相当する。つまり、この例は２組のメモリを具
備するものである。規格より、アトリビュートメモリ１
０５の容量は比較的小さく、また、メモリＩＣ１０１〜
１０４にアクセスするかアトリビュートメモリ１０５に
アクセスするかはライン９上のメモリ選択信号により選
択される。

【００２８】詳述すると、チップセレクト信号のライン
７、メモリ選択信号のライン９、それにアドレスライン
３の上位ビットがデコーダ１００の入力として接続さ
れ、デコーダ１００がデコードする。これにより、メモ
リＩＣ１０１，１０２，１０３，１０４への選択信号
Ａ，Ｂ，Ｃ，Ｄあるいはアトリビュートメモリ１０５へ
の選択信号Ｅが選択的に出力されることで、アクセスす
べきメモリ素子等が選択される。さらに、データライン
２、アドレスライン３、読出し制御ライン６、書込み制
御ライン４とアドレスライン８とを受けるゲート回路５
０の出力信号線は、メモリＩＣ１０１〜１０４とアトリ
ビュートメモリ１０５との双方に接続されている。

【００２９】したがって、この書込み保護機能は、メモ
リＩＣ１０１〜１０４に対して有効なだけではなく、ア
トリビュートメモリ１０５に対しても有効である。ま
た、この例では、ゲート回路５０を双方のメモリで共用
しているが、ゲート回路を複数設けてそれぞれのデコー
ダにより異なる値をデコードすることにより書込み保護
の強化を図ることも可能である。さらに、それぞれのメ
モリサイズに合わせてデコードするアドレスラインを異
ならせることも容易であり、例えばメモリ容量の小さい
アトリビュートメモリ１０５についてはアドレスライン
３の上位ビットのラインも含めてデコードすれば、重要
度の高い情報を保持するアトリビュートメモリ１０５に
対する書込み保護が一層強化されることになる。

【００３０】

【発明の効果】以上の説明から理解できるように、この
発明の構成のメモリカードにあっては、規格外の端子や
制御信号を導入することなく、余っている既存のアドレ
スラインを用いることにより、書込み保護機能を実現し
た。その結果、誤操作等による不用意なメモリへの書込
みから、メモリ内のデータが保護される。また、書込み
保護用のスイッチを不要として、メモリカードをＲＯＭ
カードとして用いる際の不自然さを解消することもでき
るし、書込み保護用のスイッチと併用することで、より
確実な書込み保護を行なうこともできるという効果があ
る。

【図面の簡単な説明】

【図１】図１（ａ）は、この発明の構成のメモリカード
の一実施例のブロック図である。図１（ｂ）は、そのア
ドレス空間のイメージの図である。

【図２】図２は、この発明の構成のメモリカードにおけ
るゲート回路の説明のためのブロック図である。

【図３】図３は、この発明の構成のメモリカードにおけ
るゲート回路の説明のためのブロック図である。

【図４】図４は、この発明の構成のメモリカードの他の
実施例のより詳細なブロック図である。

【図５】図５（ａ）は、従来のメモリカードの基本構成
を示すブロック図である。図５（ｂ）は、そのアドレス
空間のイメージの図である。

【符号の説明】

１メモリ２データライン３下位のアドレスライン４書込み制御信号ライン５スイッチ６読出し制御ライン７チップセレクト信号のライン８上位のアドレスライン９メモリ選択信号のライン５０デコーダを含むゲート回路１００デコーダ１０１〜１０４メモリＩＣ１０５アトリビュートメモリ

Claims

【特許請求の範囲】

【請求項１】少なくとも一部分は書込み可能なメモリ
と、前記メモリの容量を越えるアドレス空間を有するア
ドレス信号を外部装置から受ける複数のアドレスライン
と、前記メモリへの書込みのタイミングを制御する（又
は読出しか書込みかの選択を示す）書込み制御信号を前
記外部装置から受ける書込み制御ラインと、“０”以外
の所定の値をデコードするデコーダと、を備え、前記ア
ドレスラインのうち前記メモリの容量を包含するアドレ
ス空間に対応する第１の組のラインが前記メモリへのア
ドレス入力として接続され、前記アドレスラインから第
１の組のラインを除いた残りのラインの一部又は全部か
らなる第２の組のラインと前記書込み制御ラインが前記
デコーダへの入力として接続され、前記デコーダが前記
の所定の値をデコードすることにより前記書込み制御信
号が前記メモリに送出されることを特徴とするメモリカ
ード。