JP3325664B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ及びそ
の製造方法に係り、特に半導体活性層に多結晶シリコン
層を用いる多結晶シリコン薄膜トランジスタ及びその製
造方法に関する。近年、薄膜トランジスタは、アクティ
ブマトリクス型の液晶表示パネルやエレクトロルミネッ
センス等の駆動素子として用いられている。特に液晶表
示パネルは、薄型の液晶テレビや情報端末として使用さ
れており、その高精彩化、高性能化のために、多結晶シ
リコン薄膜トランジスタが注目され、開発されている。
の製造方法に係り、特に半導体活性層に多結晶シリコン
層を用いる多結晶シリコン薄膜トランジスタ及びその製
造方法に関する。近年、薄膜トランジスタは、アクティ
ブマトリクス型の液晶表示パネルやエレクトロルミネッ
センス等の駆動素子として用いられている。特に液晶表
示パネルは、薄型の液晶テレビや情報端末として使用さ
れており、その高精彩化、高性能化のために、多結晶シ
リコン薄膜トランジスタが注目され、開発されている。
【０００２】
【従来の技術】従来の多結晶シリコン薄膜トランジスタ
の製造方法を、図１０を用いて説明する。ガラス基板等
からなる透明絶縁性基板７０上に、例えばＳｉＨ4 （シ
ラン）ガス等を原料ガスとするプラズマＣＶＤ（気相成
長）法により、多結晶シリコン層からなる半導体活性層
７２を形成する。
の製造方法を、図１０を用いて説明する。ガラス基板等
からなる透明絶縁性基板７０上に、例えばＳｉＨ4 （シ
ラン）ガス等を原料ガスとするプラズマＣＶＤ（気相成
長）法により、多結晶シリコン層からなる半導体活性層
７２を形成する。
【０００３】次いで、この半導体活性層７２上に、ゲー
ト絶縁膜７４を介してゲート電極７６を形成した後、ゲ
ート電極７６をマスクとして半導体活性層７２に例えば
Ｖ族不純物原子を添加して、半導体活性層７２表面にｎ
+ 型ソース領域７８及びｎ+型ドレイン領域８０を相対
して形成する。次いで、全面に、層間絶縁膜８２を堆積
した後、コンタクト窓を開口し、このコンタクト窓を介
して、ｎ+ 型ソース領域７８及びｎ+ 型ドレイン領域８
０にそれぞれ接続するソース電極８４及びドレイン電極
８６を形成する。こうして図１０に示すような多結晶シ
リコン薄膜トランジスタを作製する。
ト絶縁膜７４を介してゲート電極７６を形成した後、ゲ
ート電極７６をマスクとして半導体活性層７２に例えば
Ｖ族不純物原子を添加して、半導体活性層７２表面にｎ
+ 型ソース領域７８及びｎ+型ドレイン領域８０を相対
して形成する。次いで、全面に、層間絶縁膜８２を堆積
した後、コンタクト窓を開口し、このコンタクト窓を介
して、ｎ+ 型ソース領域７８及びｎ+ 型ドレイン領域８
０にそれぞれ接続するソース電極８４及びドレイン電極
８６を形成する。こうして図１０に示すような多結晶シ
リコン薄膜トランジスタを作製する。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
多結晶シリコン薄膜トランジスタの製造方法において、
非晶質基板である透明絶縁性基板７０上にプラズマＣＶ
Ｄ法を用いて半導体活性層７２となる多結晶シリコン層
を成長させる場合、透明絶縁性基板７０付近では下地の
影響を受けて結晶性が悪く、膜厚が厚くなるにしたがっ
て結晶性が向上していき、ある程度の膜厚で飽和傾向を
示す。
多結晶シリコン薄膜トランジスタの製造方法において、
非晶質基板である透明絶縁性基板７０上にプラズマＣＶ
Ｄ法を用いて半導体活性層７２となる多結晶シリコン層
を成長させる場合、透明絶縁性基板７０付近では下地の
影響を受けて結晶性が悪く、膜厚が厚くなるにしたがっ
て結晶性が向上していき、ある程度の膜厚で飽和傾向を
示す。
【０００５】一般に、半導体活性層７２は、結晶性が悪
くてキャリアの移動度が小さいほどデバイスに用いるの
が不利となり、その結晶性が良いほど、薄膜トランジス
タの特性が良好となるため、通常、半導体活性層７２の
膜厚は５００ｎｍ程度に厚く成長させている。しかし、
結晶性を良くするため、半導体活性層７２の膜厚を厚く
すると、ゲート電極７６から遠く離れて電圧制御の効か
ない領域においては、チャネル導電型と同じキャリアが
流れるため、オフ電流が増大してしまう。
くてキャリアの移動度が小さいほどデバイスに用いるの
が不利となり、その結晶性が良いほど、薄膜トランジス
タの特性が良好となるため、通常、半導体活性層７２の
膜厚は５００ｎｍ程度に厚く成長させている。しかし、
結晶性を良くするため、半導体活性層７２の膜厚を厚く
すると、ゲート電極７６から遠く離れて電圧制御の効か
ない領域においては、チャネル導電型と同じキャリアが
流れるため、オフ電流が増大してしまう。
【０００６】また、情報端末として使用される液晶ディ
スプレーは、チャネル部に遮光膜を形成する等の特別の
手段を取らない限り、常に外部光やバックライトの光が
入射する環境にあるため、透明絶縁性基板７０裏面等か
ら半導体活性層７２に外部光が入射する。こうした場
合、光リーク電流が発生して薄膜トランジスタのオフ電
流を増加させる原因となるが、この光リーク電流は半導
体活性層７２の膜厚が厚いほど増加してしまう。
スプレーは、チャネル部に遮光膜を形成する等の特別の
手段を取らない限り、常に外部光やバックライトの光が
入射する環境にあるため、透明絶縁性基板７０裏面等か
ら半導体活性層７２に外部光が入射する。こうした場
合、光リーク電流が発生して薄膜トランジスタのオフ電
流を増加させる原因となるが、この光リーク電流は半導
体活性層７２の膜厚が厚いほど増加してしまう。
【０００７】このように、半導体活性層７２の膜厚が薄
ければ、良好なオン電流特性を得ることができず、オン
電流特性を向上させるために膜厚を厚くすると、逆にオ
フ電流特性が劣化してしまう。従って、オン／オフ比の
大きな良質の薄膜トランジスタを得ることが困難であっ
た。尚、この問題を解決する方法として、非晶質シリコ
ンを減圧ＣＶＤ法等で成長した後、熱やレーザによるア
ニールで多結晶シリコンを固相成長させる方法がある。
この場合、結晶性の膜厚方向の依存性は少なく、厚さが
５０ｎｍから１００ｎｍ程度の多結晶シリコン層でも必
要な特性を満たすことができる。
ければ、良好なオン電流特性を得ることができず、オン
電流特性を向上させるために膜厚を厚くすると、逆にオ
フ電流特性が劣化してしまう。従って、オン／オフ比の
大きな良質の薄膜トランジスタを得ることが困難であっ
た。尚、この問題を解決する方法として、非晶質シリコ
ンを減圧ＣＶＤ法等で成長した後、熱やレーザによるア
ニールで多結晶シリコンを固相成長させる方法がある。
この場合、結晶性の膜厚方向の依存性は少なく、厚さが
５０ｎｍから１００ｎｍ程度の多結晶シリコン層でも必
要な特性を満たすことができる。
【０００８】しかし、アニール温度は６００℃程度が必
要であることにより、この温度で使用できる透明絶縁性
基板は石英のような高価な基板を用いなければならない
ため、コスト的な問題がある。また、レーザによるアニ
ールは低温で可能だが、大面積に渡って各素子ごとに均
一に結晶化を行うのは再現性の点で困難である。そこで
本発明は、オン電流特性を向上させると共にオフ電流を
大幅に低減して、オン／オフ比を大きくすることができ
る薄膜トランジスタ及びその製造方法を提供することを
目的とする。
要であることにより、この温度で使用できる透明絶縁性
基板は石英のような高価な基板を用いなければならない
ため、コスト的な問題がある。また、レーザによるアニ
ールは低温で可能だが、大面積に渡って各素子ごとに均
一に結晶化を行うのは再現性の点で困難である。そこで
本発明は、オン電流特性を向上させると共にオフ電流を
大幅に低減して、オン／オフ比を大きくすることができ
る薄膜トランジスタ及びその製造方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記課題は、透明絶縁基
板と、前記透明絶縁基板上に形成された半導体活性層
と、前記半導体活性層表面に相対して形成されたソース
領域及びドレイン領域と、前記ソース領域と前記ドレイ
ン領域とに挟まれた前記半導体活性層上にゲート絶縁膜
を介して形成されたゲート電極とを具備する薄膜トラン
ジスタにおいて、前記半導体活性層が、前記透明絶縁基
板上に形成された第１の多結晶シリコン層からなるオフ
電流低減層と、前記オフ電流低減層上に積層された第２
の多結晶シリコン層からなるチャネル層とを有し、前記
ソース領域及び前記ドレイン領域が、それぞれ前記チャ
ネル層内に形成されており、前記オフ電流低減層が、水
素を含有しない原料及び雰囲気ガスを用いて前記透明絶
縁基板上に形成された第１の多結晶シリコン層からな
り、前記チャネル層が、水素を含有する原料又は雰囲気
ガスを用いて前記オフ電流低減層上に形成された第２の
多結晶シリコン層からなることを特徴とする薄膜トラン
ジスタによって達成される。
板と、前記透明絶縁基板上に形成された半導体活性層
と、前記半導体活性層表面に相対して形成されたソース
領域及びドレイン領域と、前記ソース領域と前記ドレイ
ン領域とに挟まれた前記半導体活性層上にゲート絶縁膜
を介して形成されたゲート電極とを具備する薄膜トラン
ジスタにおいて、前記半導体活性層が、前記透明絶縁基
板上に形成された第１の多結晶シリコン層からなるオフ
電流低減層と、前記オフ電流低減層上に積層された第２
の多結晶シリコン層からなるチャネル層とを有し、前記
ソース領域及び前記ドレイン領域が、それぞれ前記チャ
ネル層内に形成されており、前記オフ電流低減層が、水
素を含有しない原料及び雰囲気ガスを用いて前記透明絶
縁基板上に形成された第１の多結晶シリコン層からな
り、前記チャネル層が、水素を含有する原料又は雰囲気
ガスを用いて前記オフ電流低減層上に形成された第２の
多結晶シリコン層からなることを特徴とする薄膜トラン
ジスタによって達成される。
【００１０】
【００１１】また、透明絶縁基板と、前記透明絶縁基板
上に形成された半導体活性層と、前記半導体活性層表面
に相対して形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域とに挟まれた前記半
導体活性層上にゲート絶縁膜を介して形成されたゲート
電極とを具備する薄膜トランジスタにおいて、前記半導
体活性層が、前記透明絶縁基板上に形成された第１の多
結晶シリコン層からなるオフ電流低減層と、前記オフ電
流低減層上に積層された第２の多結晶シリコン層からな
るチャネル層とを有し、前記ソース領域及び前記ドレイ
ン領域が、それぞれ前記チャネル層内に形成されてお
り、前記オフ電流低減層が、チャネル導電型と逆導電型
の不純物が添加された不純物ドープ層を有する第１の多
結晶シリコン層からなり、前記チャネル層が、水素を含
有する原料又は雰囲気ガスを用いて前記不純物ドープ層
上に形成された第２の多結晶シリコン層からなり、前記
チャネル層内の前記ソース領域及び前記ドレイン領域と
前記オフ電流低減層の前記不純物ドープ層とが、３０ｎ
ｍ以上の間隔を有していることを特徴とする薄膜トラン
ジスタによって達成される。
上に形成された半導体活性層と、前記半導体活性層表面
に相対して形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域とに挟まれた前記半
導体活性層上にゲート絶縁膜を介して形成されたゲート
電極とを具備する薄膜トランジスタにおいて、前記半導
体活性層が、前記透明絶縁基板上に形成された第１の多
結晶シリコン層からなるオフ電流低減層と、前記オフ電
流低減層上に積層された第２の多結晶シリコン層からな
るチャネル層とを有し、前記ソース領域及び前記ドレイ
ン領域が、それぞれ前記チャネル層内に形成されてお
り、前記オフ電流低減層が、チャネル導電型と逆導電型
の不純物が添加された不純物ドープ層を有する第１の多
結晶シリコン層からなり、前記チャネル層が、水素を含
有する原料又は雰囲気ガスを用いて前記不純物ドープ層
上に形成された第２の多結晶シリコン層からなり、前記
チャネル層内の前記ソース領域及び前記ドレイン領域と
前記オフ電流低減層の前記不純物ドープ層とが、３０ｎ
ｍ以上の間隔を有していることを特徴とする薄膜トラン
ジスタによって達成される。
【００１２】更に、上記課題は、透明絶縁基板と、前記
透明絶縁基板上に形成された半導体活性層と、前記半導
体活性層表面に相対して形成されたソース領域及びドレ
イン領域と、前記ソース領域と前記ドレイン領域とに挟
まれた前記半導体活性層上にゲート絶縁膜を介して形成
されたゲート電極とを具備する薄膜トランジスタの製造
方法において、前記透明絶縁基板上に、水素を含有しな
い原料及び雰囲気ガスを用いて、第１の多結晶シリコン
層を形成する第１の工程と、前記第１の多結晶シリコン
層表面を大気に晒すことなく、前記第１の多結晶シリコ
ン層上に、水素を含有する原料又は雰囲気ガスを用い
て、第２の多結晶シリコン層を形成する第２の工程と、
前記第１及び第２の多結晶シリコン層を所定の形状にパ
ターニングして、前記第１の多結晶シリコン層からなる
前記オフ電流低減層と前記第２の多結晶シリコン層から
なる前記チャネル層とが順に積層された前記半導体活性
層を形成する第３の工程と、前記半導体活性層の前記チ
ャネル層上に、前記ゲート絶縁膜を介して前記ゲート電
極を形成した後、前記ゲート電極を挟む前記半導体活性
層に所定の不純物を添加して、前記チャネル層内に前記
ソース領域及び前記ドレイン領域を形成する第４の工程
とを含むことを特徴とする薄膜トランジスタの製造方法
によって達成される。
透明絶縁基板上に形成された半導体活性層と、前記半導
体活性層表面に相対して形成されたソース領域及びドレ
イン領域と、前記ソース領域と前記ドレイン領域とに挟
まれた前記半導体活性層上にゲート絶縁膜を介して形成
されたゲート電極とを具備する薄膜トランジスタの製造
方法において、前記透明絶縁基板上に、水素を含有しな
い原料及び雰囲気ガスを用いて、第１の多結晶シリコン
層を形成する第１の工程と、前記第１の多結晶シリコン
層表面を大気に晒すことなく、前記第１の多結晶シリコ
ン層上に、水素を含有する原料又は雰囲気ガスを用い
て、第２の多結晶シリコン層を形成する第２の工程と、
前記第１及び第２の多結晶シリコン層を所定の形状にパ
ターニングして、前記第１の多結晶シリコン層からなる
前記オフ電流低減層と前記第２の多結晶シリコン層から
なる前記チャネル層とが順に積層された前記半導体活性
層を形成する第３の工程と、前記半導体活性層の前記チ
ャネル層上に、前記ゲート絶縁膜を介して前記ゲート電
極を形成した後、前記ゲート電極を挟む前記半導体活性
層に所定の不純物を添加して、前記チャネル層内に前記
ソース領域及び前記ドレイン領域を形成する第４の工程
とを含むことを特徴とする薄膜トランジスタの製造方法
によって達成される。
【００１３】また、透明絶縁基板と、前記透明絶縁基板
上に形成された半導体活性層と、前記半導体活性層表面
に相対して形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域とに挟まれた前記半
導体活性層上にゲート絶縁膜を介して形成されたゲート
電極とを具備する薄膜トランジスタの製造方法におい
て、前記透明絶縁基板上に、チャネル導電型と逆導電型
の第１の多結晶シリコン層を形成する第１の工程と、前
記第１の多結晶シリコン層表面を大気に晒すことなく、
前記第１の多結晶シリコン層上に、水素を含有する原料
又は雰囲気ガスを用いて、第２の多結晶シリコン層を形
成する第２の工程と、前記第１及び第２の多結晶シリコ
ン層を所定の形状にパターニングして、前記第１の多結
晶シリコン層からなる前記オフ電流低減層と前記第２の
多結晶シリコン層からなる前記チャネル層とが順に積層
された前記半導体活性層を形成する第３の工程と、前記
半導体活性層の前記チャネル層上に、前記ゲート絶縁膜
を介して前記ゲート電極を形成した後、前記ゲート電極
を挟む前記半導体活性層に所定の不純物を添加して、前
記チャネル層内に前記ソース領域及び前記ドレイン領域
を形成する第４の工程とを含み、前記第１の工程が、前
記透明絶縁基板上に、ノンドープの多結晶シリコン層を
形成した後、連続して、チャネル導電型と逆導電型の不
純物ドープ層を形成し、前記ノンドープの多結晶シリコ
ン層と前記不純物ドープ層とが順に積層した第１の多結
晶シリコン層を形成する工程であることを特徴とする薄
膜トランジスタの製造方法によって達成される。
上に形成された半導体活性層と、前記半導体活性層表面
に相対して形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域とに挟まれた前記半
導体活性層上にゲート絶縁膜を介して形成されたゲート
電極とを具備する薄膜トランジスタの製造方法におい
て、前記透明絶縁基板上に、チャネル導電型と逆導電型
の第１の多結晶シリコン層を形成する第１の工程と、前
記第１の多結晶シリコン層表面を大気に晒すことなく、
前記第１の多結晶シリコン層上に、水素を含有する原料
又は雰囲気ガスを用いて、第２の多結晶シリコン層を形
成する第２の工程と、前記第１及び第２の多結晶シリコ
ン層を所定の形状にパターニングして、前記第１の多結
晶シリコン層からなる前記オフ電流低減層と前記第２の
多結晶シリコン層からなる前記チャネル層とが順に積層
された前記半導体活性層を形成する第３の工程と、前記
半導体活性層の前記チャネル層上に、前記ゲート絶縁膜
を介して前記ゲート電極を形成した後、前記ゲート電極
を挟む前記半導体活性層に所定の不純物を添加して、前
記チャネル層内に前記ソース領域及び前記ドレイン領域
を形成する第４の工程とを含み、前記第１の工程が、前
記透明絶縁基板上に、ノンドープの多結晶シリコン層を
形成した後、連続して、チャネル導電型と逆導電型の不
純物ドープ層を形成し、前記ノンドープの多結晶シリコ
ン層と前記不純物ドープ層とが順に積層した第１の多結
晶シリコン層を形成する工程であることを特徴とする薄
膜トランジスタの製造方法によって達成される。
【００１４】また、透明絶縁基板と、前記透明絶縁基板
上に形成された半導体活性層と、前記半導体活性層表面
に相対して形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域とに挟まれた前記半
導体活性層上にゲート絶縁膜を介して形成されたゲート
電極とを具備する薄膜トランジスタの製造方法におい
て、前記透明絶縁基板上に、チャネル導電型と逆導電型
の第１の多結晶シリコン層を形成する第１の工程と、前
記第１の多結晶シリコン層表面を大気に晒すことなく、
前記第１の多結晶シリコン層上に、水素を含有する原料
又は雰囲気ガスを用いて、第２の多結晶シリコン層を形
成する第２の工程と、前記第１及び第２の多結晶シリコ
ン層を所定の形状にパターニングして、前記第１の多結
晶シリコン層からなる前記オフ電流低減層と前記第２の
多結晶シリコン層からなる前記チャネル層とが順に積層
された前記半導体活性層を形成する第３の工程と、前記
半導体活性層の前記チャネル層上に、前記ゲート絶縁膜
を介して前記ゲート電極を形成した後、前記ゲート電極
を挟む前記半導体活性層に所定の不純物を添加して、前
記チャネル層内に前記ソース領域及び前記ドレイン領域
を形成する第４の工程とを含み、前記半導体活性層に所
定の不純物を添加して前記チャネル層内に形成する前記
ソース領域及び前記ドレイン領域の接合深さを制御し
て、前記ソース領域及び前記ドレイン領域と前記オフ電
流低減層との間隔が、３０ｎｍ以上になるようにするこ
とを特徴とする薄膜トランジスタの製造方法によって達
成される。
上に形成された半導体活性層と、前記半導体活性層表面
に相対して形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域とに挟まれた前記半
導体活性層上にゲート絶縁膜を介して形成されたゲート
電極とを具備する薄膜トランジスタの製造方法におい
て、前記透明絶縁基板上に、チャネル導電型と逆導電型
の第１の多結晶シリコン層を形成する第１の工程と、前
記第１の多結晶シリコン層表面を大気に晒すことなく、
前記第１の多結晶シリコン層上に、水素を含有する原料
又は雰囲気ガスを用いて、第２の多結晶シリコン層を形
成する第２の工程と、前記第１及び第２の多結晶シリコ
ン層を所定の形状にパターニングして、前記第１の多結
晶シリコン層からなる前記オフ電流低減層と前記第２の
多結晶シリコン層からなる前記チャネル層とが順に積層
された前記半導体活性層を形成する第３の工程と、前記
半導体活性層の前記チャネル層上に、前記ゲート絶縁膜
を介して前記ゲート電極を形成した後、前記ゲート電極
を挟む前記半導体活性層に所定の不純物を添加して、前
記チャネル層内に前記ソース領域及び前記ドレイン領域
を形成する第４の工程とを含み、前記半導体活性層に所
定の不純物を添加して前記チャネル層内に形成する前記
ソース領域及び前記ドレイン領域の接合深さを制御し
て、前記ソース領域及び前記ドレイン領域と前記オフ電
流低減層との間隔が、３０ｎｍ以上になるようにするこ
とを特徴とする薄膜トランジスタの製造方法によって達
成される。
【００１５】また、上記の薄膜トランジスタの製造方法
において、前記第１の工程が、前記第１の多結晶シリコ
ン層を１００ｎｍ以上の厚さに形成する工程であり、前
記第２の工程が、前記第２の多結晶シリコン層を１００
ｎｍ以下の厚さに形成する工程であることが望ましい。
また、上記の薄膜トランジスタの製造方法において、前
記半導体活性層に所定の不純物を添加して前記チャネル
層内に形成する前記ソース領域及び前記ドレイン領域の
接合深さを制御して、前記ソース領域及び前記ドレイン
領域と前記オフ電流低減層との間隔が、３０ｎｍ以上に
なるようにすることが望ましい。
において、前記第１の工程が、前記第１の多結晶シリコ
ン層を１００ｎｍ以上の厚さに形成する工程であり、前
記第２の工程が、前記第２の多結晶シリコン層を１００
ｎｍ以下の厚さに形成する工程であることが望ましい。
また、上記の薄膜トランジスタの製造方法において、前
記半導体活性層に所定の不純物を添加して前記チャネル
層内に形成する前記ソース領域及び前記ドレイン領域の
接合深さを制御して、前記ソース領域及び前記ドレイン
領域と前記オフ電流低減層との間隔が、３０ｎｍ以上に
なるようにすることが望ましい。
【００１６】
【作用】本発明は、透明絶縁基板上に、第１及び第２の
多結晶シリコン層を、途中で大気に晒すことなく連続し
て成長させ、しかも第１の多結晶シリコン層の膜厚を１
００ｎｍ以上とすることにより、また第２の多結晶シリ
コン層を水素を含む原料ガス中で成長させることによ
り、第２の多結晶シリコン層は良好な結晶性を有するこ
とができる。このため、この第２の多結晶シリコン層か
らなるチャネル層は大きな移動度をもつ良好な電気特性
を得ることができる。
多結晶シリコン層を、途中で大気に晒すことなく連続し
て成長させ、しかも第１の多結晶シリコン層の膜厚を１
００ｎｍ以上とすることにより、また第２の多結晶シリ
コン層を水素を含む原料ガス中で成長させることによ
り、第２の多結晶シリコン層は良好な結晶性を有するこ
とができる。このため、この第２の多結晶シリコン層か
らなるチャネル層は大きな移動度をもつ良好な電気特性
を得ることができる。
【００１７】他方、透明絶縁基板上に、第１の多結晶シ
リコン層を、水素を含まない原料及び雰囲気ガス中で成
長させることにより、第１の多結晶シリコン層中の多結
晶シリコンのグレインの粒界には未結合手などに起因す
る欠陥が多数存在することになる。このため、第１の多
結晶シリコン層からなるオフ電流低減層に外部からの光
が入射した場合に発生する光リーク電流は、多数の欠陥
により直ちに再結合してしまって外部には流れ出すこと
は殆どなく、膜厚を１００ｎｍ以上に厚くても、光リー
ク電流の増加に寄与することはない。
リコン層を、水素を含まない原料及び雰囲気ガス中で成
長させることにより、第１の多結晶シリコン層中の多結
晶シリコンのグレインの粒界には未結合手などに起因す
る欠陥が多数存在することになる。このため、第１の多
結晶シリコン層からなるオフ電流低減層に外部からの光
が入射した場合に発生する光リーク電流は、多数の欠陥
により直ちに再結合してしまって外部には流れ出すこと
は殆どなく、膜厚を１００ｎｍ以上に厚くても、光リー
ク電流の増加に寄与することはない。
【００１８】或いはまた、透明絶縁基板上に、チャネル
導電型と逆導電型の第１の多結晶シリコン層若しくはノ
ンドープの多結晶シリコン層とチャネル導電型と逆導電
型の不純物ドープ層とが積層した第１の多結晶シリコン
層を成長させることにより、チャネル層の下に逆導電型
の層が接することになるため、ゲート電極から遠く離れ
て電圧制御の効かない領域においてチャネル導電型と同
じキャリアが流れることを防止し、オフ電流を低減する
ことができる。
導電型と逆導電型の第１の多結晶シリコン層若しくはノ
ンドープの多結晶シリコン層とチャネル導電型と逆導電
型の不純物ドープ層とが積層した第１の多結晶シリコン
層を成長させることにより、チャネル層の下に逆導電型
の層が接することになるため、ゲート電極から遠く離れ
て電圧制御の効かない領域においてチャネル導電型と同
じキャリアが流れることを防止し、オフ電流を低減する
ことができる。
【００１９】このようにして、多数の欠陥の存在によっ
て光リーク電流の流出を防止したり、チャネル導電型と
逆導電型の層の存在によってリークパスの拡大を阻止し
たりするオフ電流低減層と、良好な結晶性によって移動
度が大きくなるチャネル層とから半導体活性層を構成す
ることにより、オン電流特性を向上させつつオフ電流を
低減することができるため、薄膜トランジスタのオン／
オフ比を大きくすることが可能となる。
て光リーク電流の流出を防止したり、チャネル導電型と
逆導電型の層の存在によってリークパスの拡大を阻止し
たりするオフ電流低減層と、良好な結晶性によって移動
度が大きくなるチャネル層とから半導体活性層を構成す
ることにより、オン電流特性を向上させつつオフ電流を
低減することができるため、薄膜トランジスタのオン／
オフ比を大きくすることが可能となる。
【００２０】
【実施例】以下、本発明を図示する実施例に基づき具体
的に説明する。図１は本発明の第１の実施例による多結
晶シリコン薄膜トランジスタを示す断面図である。ガラ
ス基板等からなる透明絶縁性基板１０上に、水素を含有
しない原料及び雰囲気ガスを用いて形成された厚さ１０
０ｎｍ以上、例えば４５０ｎｍの多結晶シリコン層から
なるオフ電流低減層１２と、水素を含有する原料又は雰
囲気ガスを用いて形成された厚さ１００ｎｍ以下、例え
ば５０ｎｍの多結晶シリコン層からなるチャネル層１４
とが順に積層され、これらオフ電流低減層１２及びチャ
ネル層１４から半導体活性層２６が構成されている。
的に説明する。図１は本発明の第１の実施例による多結
晶シリコン薄膜トランジスタを示す断面図である。ガラ
ス基板等からなる透明絶縁性基板１０上に、水素を含有
しない原料及び雰囲気ガスを用いて形成された厚さ１０
０ｎｍ以上、例えば４５０ｎｍの多結晶シリコン層から
なるオフ電流低減層１２と、水素を含有する原料又は雰
囲気ガスを用いて形成された厚さ１００ｎｍ以下、例え
ば５０ｎｍの多結晶シリコン層からなるチャネル層１４
とが順に積層され、これらオフ電流低減層１２及びチャ
ネル層１４から半導体活性層２６が構成されている。
【００２１】この半導体活性層２６のチャネル層１４表
面には、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域
２４が相対して形成されている。尚、ここで、ｎ+ 型ソ
ース領域２２及びｎ+ 型ドレイン領域２４はチャネル層
１４内に形成され、オフ電流低減層１２には達していな
い。ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２４
がオフ電流低減層１２にまで達すると、オフ電流低減層
１２に多数存在する欠陥によってオフ電流が増加する悪
影響が現れるからである。
面には、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域
２４が相対して形成されている。尚、ここで、ｎ+ 型ソ
ース領域２２及びｎ+ 型ドレイン領域２４はチャネル層
１４内に形成され、オフ電流低減層１２には達していな
い。ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２４
がオフ電流低減層１２にまで達すると、オフ電流低減層
１２に多数存在する欠陥によってオフ電流が増加する悪
影響が現れるからである。
【００２２】また、ｎ+ 型ソース領域２２とｎ+ 型ドレ
イン領域２４とに挟まれたチャネル層１４上には、例え
ば厚さ１５０ｎｍのＳｉＯ2 （酸化シリコン）膜からな
るゲート絶縁膜１６を介して、例えば厚さ３００ｎｍの
Ａｌ（アルミニウム）膜からなるゲート電極１８が形成
されている。また、全面に、例えば厚さ４００ｎｍのＳ
ｉＮx （窒化シリコン）膜からなる層間絶縁膜２８が形
成されている。更に、この層間絶縁膜２８に開口された
コンタクト窓を介して、ｎ+ 型ソース領域２２及びｎ+
型ドレイン領域２４にそれぞれ接続する例えば厚さ６０
０ｎｍのＡｌ膜からなるソース電極３０及びドレイン電
極３２が形成されている。
イン領域２４とに挟まれたチャネル層１４上には、例え
ば厚さ１５０ｎｍのＳｉＯ2 （酸化シリコン）膜からな
るゲート絶縁膜１６を介して、例えば厚さ３００ｎｍの
Ａｌ（アルミニウム）膜からなるゲート電極１８が形成
されている。また、全面に、例えば厚さ４００ｎｍのＳ
ｉＮx （窒化シリコン）膜からなる層間絶縁膜２８が形
成されている。更に、この層間絶縁膜２８に開口された
コンタクト窓を介して、ｎ+ 型ソース領域２２及びｎ+
型ドレイン領域２４にそれぞれ接続する例えば厚さ６０
０ｎｍのＡｌ膜からなるソース電極３０及びドレイン電
極３２が形成されている。
【００２３】次に、図１の多結晶シリコン薄膜トランジ
スタの製造方法を、図２及び図３に示す工程図を用いて
説明する。まず、透明絶縁性基板１０上に、Ａｒ（アル
ゴン）雰囲気中におけるシリコンターゲットを用いた高
周波スパッタ法により、基板温度４５０℃、圧力５×１
０ -3Torrの条件で、多結晶シリコン層１２ａを４５０ｎ
ｍの厚さに堆積する。
スタの製造方法を、図２及び図３に示す工程図を用いて
説明する。まず、透明絶縁性基板１０上に、Ａｒ（アル
ゴン）雰囲気中におけるシリコンターゲットを用いた高
周波スパッタ法により、基板温度４５０℃、圧力５×１
０ -3Torrの条件で、多結晶シリコン層１２ａを４５０ｎ
ｍの厚さに堆積する。
【００２４】続いて、多結晶シリコン層１２ａを大気に
晒すことなく、透明絶縁性基板１０をスパッタ装置から
ＣＶＤ装置に移動させた後、プラズマＣＶＤ法により、
原料ガスとして流量１０sccmのＳｉＨ4 ガス及び流量５
００sccmのＨ2 （水素）ガスを用い、基板温度４５０
℃、圧力０．５Torr、放電電力２００Ｗの条件で、多結
晶シリコン層１２ａ上に、多結晶シリコン層１４ａを５
０ｎｍの厚さに成長させる（図２（ａ）参照）。
晒すことなく、透明絶縁性基板１０をスパッタ装置から
ＣＶＤ装置に移動させた後、プラズマＣＶＤ法により、
原料ガスとして流量１０sccmのＳｉＨ4 ガス及び流量５
００sccmのＨ2 （水素）ガスを用い、基板温度４５０
℃、圧力０．５Torr、放電電力２００Ｗの条件で、多結
晶シリコン層１２ａ上に、多結晶シリコン層１４ａを５
０ｎｍの厚さに成長させる（図２（ａ）参照）。
【００２５】次いで、多結晶シリコン層１４ａ上に、プ
ラズマＣＶＤ法により、ＳｉＯ2 膜１６ａを１５０ｎｍ
の厚さに成長させた後、このＳｉＯ2 膜１６ａ上に、ス
パッタ法により、Ａｌ膜１８ａを３００ｎｍの厚さに堆
積する。そしてこのＡｌ膜１８ａ上に、所定の形状にパ
ターニングしたレジスト２０を形成する（図２（ｂ）参
照）。
ラズマＣＶＤ法により、ＳｉＯ2 膜１６ａを１５０ｎｍ
の厚さに成長させた後、このＳｉＯ2 膜１６ａ上に、ス
パッタ法により、Ａｌ膜１８ａを３００ｎｍの厚さに堆
積する。そしてこのＡｌ膜１８ａ上に、所定の形状にパ
ターニングしたレジスト２０を形成する（図２（ｂ）参
照）。
【００２６】次いで、このレジスト２０をマスクとし
て、Ａｌ膜１８ａ及びＳｉＯ2 膜１６ａを順にエッチン
グし、Ａｌ膜１８ａからなるゲート電極１８及びＳｉＯ
2 膜１６ａからなるゲート絶縁膜１６をそれぞれ形成す
る。続いて、レジスト２０を剥離除去した後、ゲート電
極１８をマスクとするイオンシャワー法により、例えば
Ｖ族不純物原子としてのＰ（リン）を多結晶シリコン層
１４ａ内にのみ導入して、ゲート電極１８を挟む多結晶
シリコン層１４ａ表面にｎ+ 型ソース領域２２及びｎ+
型ドレイン領域２４を相対して形成する（図２（ｃ）参
照）。
て、Ａｌ膜１８ａ及びＳｉＯ2 膜１６ａを順にエッチン
グし、Ａｌ膜１８ａからなるゲート電極１８及びＳｉＯ
2 膜１６ａからなるゲート絶縁膜１６をそれぞれ形成す
る。続いて、レジスト２０を剥離除去した後、ゲート電
極１８をマスクとするイオンシャワー法により、例えば
Ｖ族不純物原子としてのＰ（リン）を多結晶シリコン層
１４ａ内にのみ導入して、ゲート電極１８を挟む多結晶
シリコン層１４ａ表面にｎ+ 型ソース領域２２及びｎ+
型ドレイン領域２４を相対して形成する（図２（ｃ）参
照）。
【００２７】次いで、多結晶シリコン層１４ａ及び多結
晶シリコン層１２ａを所定の形状にパターニングして、
多結晶シリコン層１４ａからなるチャネル層１４及び多
結晶シリコン層１２ａからなるオフ電流低減層１２を形
成し、これらチャネル層１４及びオフ電流低減層１２か
らなる半導体活性層２６を形成する。続いて、全面に、
ＳｉＮx 膜を４００ｎｍの厚さに成長させて、ＳｉＮx
膜からなる層間絶縁膜２８を形成する（図３（ｄ）参
照）。
晶シリコン層１２ａを所定の形状にパターニングして、
多結晶シリコン層１４ａからなるチャネル層１４及び多
結晶シリコン層１２ａからなるオフ電流低減層１２を形
成し、これらチャネル層１４及びオフ電流低減層１２か
らなる半導体活性層２６を形成する。続いて、全面に、
ＳｉＮx 膜を４００ｎｍの厚さに成長させて、ＳｉＮx
膜からなる層間絶縁膜２８を形成する（図３（ｄ）参
照）。
【００２８】次いで、ｎ+ 型ソース領域２２及びｎ+ 型
ドレイン領域２４上の層間絶縁膜２８にコンタクト窓を
開口した後、このコンタクト窓を介して、ｎ+ 型ソース
領域２２及びｎ+ 型ドレイン領域２４にそれぞれ接続す
る厚さ６００ｎｍのＡｌ膜からなるソース電極３０及び
ドレイン電極３２を形成する。こうして、図１に示す多
結晶シリコン薄膜トランジスタを完成する（図３（ｅ）
参照）。
ドレイン領域２４上の層間絶縁膜２８にコンタクト窓を
開口した後、このコンタクト窓を介して、ｎ+ 型ソース
領域２２及びｎ+ 型ドレイン領域２４にそれぞれ接続す
る厚さ６００ｎｍのＡｌ膜からなるソース電極３０及び
ドレイン電極３２を形成する。こうして、図１に示す多
結晶シリコン薄膜トランジスタを完成する（図３（ｅ）
参照）。
【００２９】このように本実施例によれば、Ａｒ雰囲気
中における高周波スパッタを用いて透明絶縁性基板１０
上に多結晶シリコン層１２ａを堆積することにより、即
ち水素を含まない原料及び雰囲気ガス中で形成すること
により、多結晶シリコン層１２ａには殆ど水素が含まれ
ないため、また成長の際の基板温度が４５０℃と低温で
あるため、多結晶シリコン層１２ａ中の多結晶シリコン
のグレインの粒界には未結合手などに起因する欠陥が多
数存在する。
中における高周波スパッタを用いて透明絶縁性基板１０
上に多結晶シリコン層１２ａを堆積することにより、即
ち水素を含まない原料及び雰囲気ガス中で形成すること
により、多結晶シリコン層１２ａには殆ど水素が含まれ
ないため、また成長の際の基板温度が４５０℃と低温で
あるため、多結晶シリコン層１２ａ中の多結晶シリコン
のグレインの粒界には未結合手などに起因する欠陥が多
数存在する。
【００３０】そのため、多結晶シリコン層１２ａからな
るオフ電流低減層１２は、その電気的特性は良くなく、
外部から入射した光によって発生する光リーク電流は、
グレインの粒界に存在する未結合手などの欠陥により直
ちに再結合してしまうため、外部には流れ出すことは殆
どない。従って、多結晶シリコン層１２ａからなるオフ
電流低減層１２の膜厚が４５０ｎｍと厚くても、光リー
ク電流の増加に寄与することはない。
るオフ電流低減層１２は、その電気的特性は良くなく、
外部から入射した光によって発生する光リーク電流は、
グレインの粒界に存在する未結合手などの欠陥により直
ちに再結合してしまうため、外部には流れ出すことは殆
どない。従って、多結晶シリコン層１２ａからなるオフ
電流低減層１２の膜厚が４５０ｎｍと厚くても、光リー
ク電流の増加に寄与することはない。
【００３１】また、透明絶縁性基板１０上に成長させた
多結晶シリコン層１２ａの結晶性は、その膜厚が厚くな
るに従って向上していき、膜厚が１００ｎｍ以上となる
多結晶シリコン層１２ａ表面近傍では良好な結晶性を得
ることができるため、この結晶性の向上した多結晶シリ
コン層１２ａ上に、途中で大気に晒すことなく、多結晶
シリコン層１４ａを連続して成長させることにより、多
結晶シリコン層１４ａの結晶性を良好なものにすること
ができる。
多結晶シリコン層１２ａの結晶性は、その膜厚が厚くな
るに従って向上していき、膜厚が１００ｎｍ以上となる
多結晶シリコン層１２ａ表面近傍では良好な結晶性を得
ることができるため、この結晶性の向上した多結晶シリ
コン層１２ａ上に、途中で大気に晒すことなく、多結晶
シリコン層１４ａを連続して成長させることにより、多
結晶シリコン層１４ａの結晶性を良好なものにすること
ができる。
【００３２】しかも、この多結晶シリコン層１４ａは、
ＳｉＨ4 ガス及びＨ2 ガスを用いるプラズマＣＶＤ法に
より成長させることにより、即ち水素を含む原料ガス中
で形成することにより、プラズマで分解した水素ラジカ
ルや水素原子が多結晶シリコン層１４ａ中に取り込ま
れ、グレインの粒界に存在する未結合手を水素が終端し
ているため、欠陥が減少している。
ＳｉＨ4 ガス及びＨ2 ガスを用いるプラズマＣＶＤ法に
より成長させることにより、即ち水素を含む原料ガス中
で形成することにより、プラズマで分解した水素ラジカ
ルや水素原子が多結晶シリコン層１４ａ中に取り込ま
れ、グレインの粒界に存在する未結合手を水素が終端し
ているため、欠陥が減少している。
【００３３】そのため、多結晶シリコン層１４ａからな
るチャネル層１４は、キャリア移動度が大きくなり、良
好な電気特性を得ることができ、従ってオン電流特性を
向上させことができる。尚、このチャネル層１４に発生
する光リーク電流は、その膜厚を１００ｎｍ以下、例え
ば５０ｎｍ程度に薄くすることにより、その増加を抑制
することができる。
るチャネル層１４は、キャリア移動度が大きくなり、良
好な電気特性を得ることができ、従ってオン電流特性を
向上させことができる。尚、このチャネル層１４に発生
する光リーク電流は、その膜厚を１００ｎｍ以下、例え
ば５０ｎｍ程度に薄くすることにより、その増加を抑制
することができる。
【００３４】こうして、多数の欠陥の存在によって光リ
ーク電流の流出を防止する多結晶シリコン層１２ａから
なるオフ電流低減層１２と、良好な結晶性によって大き
な移動度をもつ多結晶シリコン層１４ａからなるチャネ
ル層１４とから半導体活性層２６が構成されるため、オ
ン電流特性を向上させつつ光リーク電流を従来の約１／
１０に低減することができた。
ーク電流の流出を防止する多結晶シリコン層１２ａから
なるオフ電流低減層１２と、良好な結晶性によって大き
な移動度をもつ多結晶シリコン層１４ａからなるチャネ
ル層１４とから半導体活性層２６が構成されるため、オ
ン電流特性を向上させつつ光リーク電流を従来の約１／
１０に低減することができた。
【００３５】これにより、多結晶シリコン薄膜トランジ
スタのオン／オフ比を大きくして、アクティブマトリク
スの特性を向上させ、高画質の液晶ディスプレイ等を実
現することが可能となる。更に、多結晶シリコン層１２
ａ及び多結晶シリコン層１４ａは、５００℃以下の基板
温度において形成するため、透明絶縁性基板１０として
高価な石英基板を用いなくてもよく、製造コストの低減
にも寄与することができる。
スタのオン／オフ比を大きくして、アクティブマトリク
スの特性を向上させ、高画質の液晶ディスプレイ等を実
現することが可能となる。更に、多結晶シリコン層１２
ａ及び多結晶シリコン層１４ａは、５００℃以下の基板
温度において形成するため、透明絶縁性基板１０として
高価な石英基板を用いなくてもよく、製造コストの低減
にも寄与することができる。
【００３６】尚、上記第１の実施例においては、多結晶
シリコン層１２ａをＡｒ雰囲気中における高周波スパッ
タを用いて堆積しているが、この方法に限定されず、例
えば真空蒸着法や、ＳｉＣｌ4 等を用いたプラズマＣＶ
Ｄ法等を用いてもよい。また、多結晶シリコン層１４ａ
の形成方法も、ＳｉＨ4 ガス及びＨ2 ガスを用いるプラ
ズマＣＶＤ法に限定されず、例えばＡｒとＨ2 との混合
ガス雰囲気中での高周波スパッタ法等を用いてもよい。
シリコン層１２ａをＡｒ雰囲気中における高周波スパッ
タを用いて堆積しているが、この方法に限定されず、例
えば真空蒸着法や、ＳｉＣｌ4 等を用いたプラズマＣＶ
Ｄ法等を用いてもよい。また、多結晶シリコン層１４ａ
の形成方法も、ＳｉＨ4 ガス及びＨ2 ガスを用いるプラ
ズマＣＶＤ法に限定されず、例えばＡｒとＨ2 との混合
ガス雰囲気中での高周波スパッタ法等を用いてもよい。
【００３７】次に、本発明の第２の実施例による多結晶
シリコン薄膜トランジスタを、図４を用いて説明する。
図４は第２の実施例による多結晶シリコン薄膜トランジ
スタを示す断面図である。尚、上記図１に示す多結晶シ
リコン薄膜トランジスタの構成要素と同一の構成要素に
は同一の符号を付して説明を省略する。
シリコン薄膜トランジスタを、図４を用いて説明する。
図４は第２の実施例による多結晶シリコン薄膜トランジ
スタを示す断面図である。尚、上記図１に示す多結晶シ
リコン薄膜トランジスタの構成要素と同一の構成要素に
は同一の符号を付して説明を省略する。
【００３８】本実施例は、上記第１の実施例における水
素を含有しない原料及び雰囲気ガスを用いて形成された
多結晶シリコン層１２ａからなるオフ電流低減層１２の
代わりに、ノンドープ多結晶シリコン層とｐ型多結晶シ
リコン層とが順に積層されたオフ電流低減層が形成され
ている点に特徴がある。即ち、透明絶縁性基板１０上
に、厚さ１００ｎｍのノンドープ多結晶シリコン層３４
ａとチャネル導電型と逆導電型の不純物が添加された厚
さ１００ｎｍのｐ型多結晶シリコン層３６ａとが順に積
層され、オフ電流低減層４０を形成している。また、こ
のオフ電流低減層４０上には、水素を含有する原料又は
雰囲気ガスを用いて形成された厚さ１００ｎｍの多結晶
シリコン層からなるチャネル層３８が積層されている。
そしてこれらオフ電流低減層４０及びチャネル層３８か
ら半導体活性層４２が構成されている。
素を含有しない原料及び雰囲気ガスを用いて形成された
多結晶シリコン層１２ａからなるオフ電流低減層１２の
代わりに、ノンドープ多結晶シリコン層とｐ型多結晶シ
リコン層とが順に積層されたオフ電流低減層が形成され
ている点に特徴がある。即ち、透明絶縁性基板１０上
に、厚さ１００ｎｍのノンドープ多結晶シリコン層３４
ａとチャネル導電型と逆導電型の不純物が添加された厚
さ１００ｎｍのｐ型多結晶シリコン層３６ａとが順に積
層され、オフ電流低減層４０を形成している。また、こ
のオフ電流低減層４０上には、水素を含有する原料又は
雰囲気ガスを用いて形成された厚さ１００ｎｍの多結晶
シリコン層からなるチャネル層３８が積層されている。
そしてこれらオフ電流低減層４０及びチャネル層３８か
ら半導体活性層４２が構成されている。
【００３９】この半導体活性層４２のチャネル層３８表
面には、上記図１の場合と同様に、ｎ+ 型ソース領域２
２及びｎ+ 型ドレイン領域２４が相対して形成されてい
る。尚、ここで、これらｎ+ 型ソース領域２２及びｎ+
型ドレイン領域２４の接合深さは７０ｎｍ未満に制御さ
れており、従ってｎ+ 型ソース領域２２及びｎ+ 型ドレ
イン領域２４とオフ電流低減層４０のｐ型多結晶シリコ
ン層３６ａとの間隔は３０ｎｍ以上となっている。この
間隔が３０ｎｍよりも狭くなると、ｎ+ 型ソース領域２
２及びｎ+ 型ドレイン領域２４とｐ型多結晶シリコン層
３６ａとのｐｎ接合におけるエネルギーバンドの傾きが
急俊になり、トンネル電流によるリーク電流が発生する
恐れが生ずるからである。
面には、上記図１の場合と同様に、ｎ+ 型ソース領域２
２及びｎ+ 型ドレイン領域２４が相対して形成されてい
る。尚、ここで、これらｎ+ 型ソース領域２２及びｎ+
型ドレイン領域２４の接合深さは７０ｎｍ未満に制御さ
れており、従ってｎ+ 型ソース領域２２及びｎ+ 型ドレ
イン領域２４とオフ電流低減層４０のｐ型多結晶シリコ
ン層３６ａとの間隔は３０ｎｍ以上となっている。この
間隔が３０ｎｍよりも狭くなると、ｎ+ 型ソース領域２
２及びｎ+ 型ドレイン領域２４とｐ型多結晶シリコン層
３６ａとのｐｎ接合におけるエネルギーバンドの傾きが
急俊になり、トンネル電流によるリーク電流が発生する
恐れが生ずるからである。
【００４０】また、上記図１の場合と同様に、これらｎ
+ 型ソース領域２２とｎ+ 型ドレイン領域２４とに挟ま
れたチャネル層３８上には、例えば厚さ３００ｎｍのＳ
ｉＯ 2 膜からなるゲート絶縁膜１６を介して、例えば厚
さ１５００ｎｍのＡｌ膜からなるゲート電極１８が形成
されている。更に、全面には、ＳｉＮx 膜からなる層間
絶縁膜２８が形成され、この層間絶縁膜２８に開口され
たコンタクト窓を介して、ｎ+ 型ソース領域２２及びｎ
+ 型ドレイン領域２４にそれぞれ接続するＡｌ膜からな
るソース電極３０及びドレイン電極３２が形成されてい
る。
+ 型ソース領域２２とｎ+ 型ドレイン領域２４とに挟ま
れたチャネル層３８上には、例えば厚さ３００ｎｍのＳ
ｉＯ 2 膜からなるゲート絶縁膜１６を介して、例えば厚
さ１５００ｎｍのＡｌ膜からなるゲート電極１８が形成
されている。更に、全面には、ＳｉＮx 膜からなる層間
絶縁膜２８が形成され、この層間絶縁膜２８に開口され
たコンタクト窓を介して、ｎ+ 型ソース領域２２及びｎ
+ 型ドレイン領域２４にそれぞれ接続するＡｌ膜からな
るソース電極３０及びドレイン電極３２が形成されてい
る。
【００４１】次に、図４の多結晶シリコン薄膜トランジ
スタの製造方法を、図５に示す工程図を用いて説明す
る。まず、透明絶縁性基板１０上に、プラズマＣＶＤ法
により、原料ガスとして流量１０sccmのＳｉＨ4 ガス及
び流量５００sccmのＨ2 ガスを導入し、基板温度４５０
℃、圧力０．５Torr、放電電力２００Ｗの条件で、ノン
ドープ多結晶シリコン層３４ａを成長させる。
スタの製造方法を、図５に示す工程図を用いて説明す
る。まず、透明絶縁性基板１０上に、プラズマＣＶＤ法
により、原料ガスとして流量１０sccmのＳｉＨ4 ガス及
び流量５００sccmのＨ2 ガスを導入し、基板温度４５０
℃、圧力０．５Torr、放電電力２００Ｗの条件で、ノン
ドープ多結晶シリコン層３４ａを成長させる。
【００４２】そしてこのノンドープ多結晶シリコン層３
４ａの膜厚が１００ｎｍになったところで、更に流量１
sccmのＢ2 Ｈ6 （ジボラン）ガスを導入し、ノンドープ
多結晶シリコン層３４ａ上に連続してｐ型多結晶シリコ
ン層３６ａを１００ｎｍの厚さに積層する。続いて、Ｂ
2 Ｈ6 ガスの導入を止め、ＳｉＨ4 ガス及びＨ2 ガスの
みにより、ｐ型多結晶シリコン層３６ａ上に連続して多
結晶シリコン層３８ａを１００ｎｍの厚さに積層する
（図５（ａ）参照）。
４ａの膜厚が１００ｎｍになったところで、更に流量１
sccmのＢ2 Ｈ6 （ジボラン）ガスを導入し、ノンドープ
多結晶シリコン層３４ａ上に連続してｐ型多結晶シリコ
ン層３６ａを１００ｎｍの厚さに積層する。続いて、Ｂ
2 Ｈ6 ガスの導入を止め、ＳｉＨ4 ガス及びＨ2 ガスの
みにより、ｐ型多結晶シリコン層３６ａ上に連続して多
結晶シリコン層３８ａを１００ｎｍの厚さに積層する
（図５（ａ）参照）。
【００４３】次いで、上記図２（ｂ）〜（ｃ）に示され
る工程と同様にして、多結晶シリコン層３８ａ上に、Ｓ
ｉＯ2 膜及びＡｌ膜を順に成長させた後、Ａｌ膜上に所
定の形状にパターニングしたレジストをマスクとして、
Ａｌ膜及びＳｉＯ2 膜を順にエッチングし、Ａｌ膜から
なるゲート電極１８及びＳｉＯ2 膜からなるゲート絶縁
膜１６を形成する。
る工程と同様にして、多結晶シリコン層３８ａ上に、Ｓ
ｉＯ2 膜及びＡｌ膜を順に成長させた後、Ａｌ膜上に所
定の形状にパターニングしたレジストをマスクとして、
Ａｌ膜及びＳｉＯ2 膜を順にエッチングし、Ａｌ膜から
なるゲート電極１８及びＳｉＯ2 膜からなるゲート絶縁
膜１６を形成する。
【００４４】続いて、レジストを剥離除去した後、ゲー
ト電極１８をマスクとするイオンシャワー法により、例
えばＰを多結晶シリコン層３８ａ内にのみ導入して、多
結晶シリコン層３８ａ表面にｎ+ 型ソース領域２２及び
ｎ+ 型ドレイン領域２４を相対して形成する（図５
（ｂ）参照）。尚、このとき、イオンシャワーの加速電
圧等を制御して、ｎ+ 型ソース領域２２及びｎ+ 型ドレ
イン領域２４の接合深さが７０ｎｍ未満になるように制
御し、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２
４とオフ電流低減層４０のｐ型多結晶シリコン層３６ａ
との間隔は３０ｎｍより広くなるように留意する。
ト電極１８をマスクとするイオンシャワー法により、例
えばＰを多結晶シリコン層３８ａ内にのみ導入して、多
結晶シリコン層３８ａ表面にｎ+ 型ソース領域２２及び
ｎ+ 型ドレイン領域２４を相対して形成する（図５
（ｂ）参照）。尚、このとき、イオンシャワーの加速電
圧等を制御して、ｎ+ 型ソース領域２２及びｎ+ 型ドレ
イン領域２４の接合深さが７０ｎｍ未満になるように制
御し、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２
４とオフ電流低減層４０のｐ型多結晶シリコン層３６ａ
との間隔は３０ｎｍより広くなるように留意する。
【００４５】次いで、上記図２（ｄ）〜（ｅ）に示され
る工程と同様にして、多結晶シリコン層３８ａ、ｐ型多
結晶シリコン層３６ａ、及びノンドープ多結晶シリコン
層３４ａを所定の形状にパターニングして、多結晶シリ
コン層３８ａからなるチャネル層３８並びにｐ型多結晶
シリコン層３６ａ及びノンドープ多結晶シリコン層３４
ａからなるオフ電流低減層４０を形成し、これらチャネ
ル層３８及びオフ電流低減層４０からなる半導体活性層
４４を形成する。
る工程と同様にして、多結晶シリコン層３８ａ、ｐ型多
結晶シリコン層３６ａ、及びノンドープ多結晶シリコン
層３４ａを所定の形状にパターニングして、多結晶シリ
コン層３８ａからなるチャネル層３８並びにｐ型多結晶
シリコン層３６ａ及びノンドープ多結晶シリコン層３４
ａからなるオフ電流低減層４０を形成し、これらチャネ
ル層３８及びオフ電流低減層４０からなる半導体活性層
４４を形成する。
【００４６】続いて、全面に、ＳｉＮx 膜からなる層間
絶縁膜２８を形成し、この層間絶縁膜２８にコンタクト
窓を開口した後、このコンタクト窓を介してｎ+ 型ソー
ス領域２２及びｎ+ 型ドレイン領域２４にそれぞれ接続
するＡｌ膜からなるソース電極３０及びドレイン電極３
２を形成する。こうして、図４に示す多結晶シリコン薄
膜トランジスタを完成する（図５（ｃ）参照）。
絶縁膜２８を形成し、この層間絶縁膜２８にコンタクト
窓を開口した後、このコンタクト窓を介してｎ+ 型ソー
ス領域２２及びｎ+ 型ドレイン領域２４にそれぞれ接続
するＡｌ膜からなるソース電極３０及びドレイン電極３
２を形成する。こうして、図４に示す多結晶シリコン薄
膜トランジスタを完成する（図５（ｃ）参照）。
【００４７】このように本実施例によれば、ＳｉＨ4 ガ
ス及びＨ2 ガスを原料ガスとするプラズマＣＶＤ法を用
いて、透明絶縁性基板１０上に、厚さ１００ｎｍのノン
ドープ多結晶シリコン層３４ａ、厚さ１００ｎｍのｐ型
多結晶シリコン層３６ａ、厚さ１００ｎｍの多結晶シリ
コン層３８ａを連続して成長させることにより、上記第
１の実施例における多結晶シリコン層１４ａと同様に、
多結晶シリコン層３８ａを良好な結晶性を有するように
することができるため、その多結晶シリコン層１４ａか
らなるチャネル層１４と同様に、大きな移動度をもつ良
好な電気特性をもつチャネル層３８を得ることができ、
薄膜トランジスタのオン電流特性を向上させることがで
きる。
ス及びＨ2 ガスを原料ガスとするプラズマＣＶＤ法を用
いて、透明絶縁性基板１０上に、厚さ１００ｎｍのノン
ドープ多結晶シリコン層３４ａ、厚さ１００ｎｍのｐ型
多結晶シリコン層３６ａ、厚さ１００ｎｍの多結晶シリ
コン層３８ａを連続して成長させることにより、上記第
１の実施例における多結晶シリコン層１４ａと同様に、
多結晶シリコン層３８ａを良好な結晶性を有するように
することができるため、その多結晶シリコン層１４ａか
らなるチャネル層１４と同様に、大きな移動度をもつ良
好な電気特性をもつチャネル層３８を得ることができ、
薄膜トランジスタのオン電流特性を向上させることがで
きる。
【００４８】また、このチャネル層３８下には、ノンド
ープ多結晶シリコン層３４ａ及びｐ型多結晶シリコン層
３６ａが順に積層されたオフ電流低減層４０が形成さ
れ、そのｐ型多結晶シリコン層３６ａがチャネル層３８
に接していることにより、リークパスの広がりが防止さ
れるため、透明絶縁性基板１０上に厚く成長させたオフ
電流低減層４０にオフ電流が流れることが阻止され、薄
膜トランジスタのオフ電流を低減することができる。
ープ多結晶シリコン層３４ａ及びｐ型多結晶シリコン層
３６ａが順に積層されたオフ電流低減層４０が形成さ
れ、そのｐ型多結晶シリコン層３６ａがチャネル層３８
に接していることにより、リークパスの広がりが防止さ
れるため、透明絶縁性基板１０上に厚く成長させたオフ
電流低減層４０にオフ電流が流れることが阻止され、薄
膜トランジスタのオフ電流を低減することができる。
【００４９】こうして、チャネル層３８に接するｐ型多
結晶シリコン層３６ａによってオフ電流が流れることを
阻止するオフ電流低減層４０と、良好な結晶性によって
大きな移動度をもつ多結晶シリコン層３８ａからなるチ
ャネル層３８とから半導体活性層４４が構成されるた
め、オン電流を変えずにオフ電流だけを１桁低減するこ
とができた。
結晶シリコン層３６ａによってオフ電流が流れることを
阻止するオフ電流低減層４０と、良好な結晶性によって
大きな移動度をもつ多結晶シリコン層３８ａからなるチ
ャネル層３８とから半導体活性層４４が構成されるた
め、オン電流を変えずにオフ電流だけを１桁低減するこ
とができた。
【００５０】これにより、上記第１の実施例の場合と同
様に、薄膜トランジスタのオン／オフ比を大きくして、
アクティブマトリクスの特性を向上させ、高画質の液晶
ディスプレイ等を実現することが可能となる。尚、上記
第２の実施例においては、ｐ型多結晶シリコン層３６ａ
を形成する際に導入する不純物としてＢ2 Ｈ6 を用いて
いるが、こうした III族不純物元素の水素化物に限定さ
れず、例えばＢＣｌ3 、ＢＢｒ3 等のハロゲン化物を用
いてもよい。
様に、薄膜トランジスタのオン／オフ比を大きくして、
アクティブマトリクスの特性を向上させ、高画質の液晶
ディスプレイ等を実現することが可能となる。尚、上記
第２の実施例においては、ｐ型多結晶シリコン層３６ａ
を形成する際に導入する不純物としてＢ2 Ｈ6 を用いて
いるが、こうした III族不純物元素の水素化物に限定さ
れず、例えばＢＣｌ3 、ＢＢｒ3 等のハロゲン化物を用
いてもよい。
【００５１】また、以上は多結晶シリコン薄膜トランジ
スタがｎチャネル型の場合であるが、ｐチャネル型の場
合には、チャネル導電型と逆導電型の不純物が添加され
た多結晶シリコン層を形成する際に、例えばＰＨ3 等の
Ｖ族不純物元素の水素化物や、ＰＣｌ3 等のハロゲン化
物を不純物として用い、ｎ型多結晶シリコン層を形成す
ればよい。
スタがｎチャネル型の場合であるが、ｐチャネル型の場
合には、チャネル導電型と逆導電型の不純物が添加され
た多結晶シリコン層を形成する際に、例えばＰＨ3 等の
Ｖ族不純物元素の水素化物や、ＰＣｌ3 等のハロゲン化
物を不純物として用い、ｎ型多結晶シリコン層を形成す
ればよい。
【００５２】次に、本発明の第３の実施例による多結晶
シリコン薄膜トランジスタを、図６を用いて説明する。
図６は第３の実施例による多結晶シリコン薄膜トランジ
スタを示す断面図である。尚、上記図４に示す多結晶シ
リコン薄膜トランジスタの構成要素と同一の構成要素に
は同一の符号を付して説明を省略する。
シリコン薄膜トランジスタを、図６を用いて説明する。
図６は第３の実施例による多結晶シリコン薄膜トランジ
スタを示す断面図である。尚、上記図４に示す多結晶シ
リコン薄膜トランジスタの構成要素と同一の構成要素に
は同一の符号を付して説明を省略する。
【００５３】本実施例は、上記第２の実施例におけるノ
ンドープ多結晶シリコン層３４ａとｐ型多結晶シリコン
層３６ａとが順に積層されたオフ電流低減層４０の代わ
りに、ｐ型多結晶シリコン層からなるオフ電流低減層が
形成されている点に特徴がある。即ち、透明絶縁性基板
１０上に、厚さ２００ｎｍのｐ型多結晶シリコン層から
なるオフ電流低減層４６と、水素を含有する原料又は雰
囲気ガスを用いて形成された厚さ１００ｎｍの多結晶シ
リコン層からなるチャネル層４８が積層され、これらオ
フ電流低減層４６及びチャネル層４８から半導体活性層
５０が構成されている。
ンドープ多結晶シリコン層３４ａとｐ型多結晶シリコン
層３６ａとが順に積層されたオフ電流低減層４０の代わ
りに、ｐ型多結晶シリコン層からなるオフ電流低減層が
形成されている点に特徴がある。即ち、透明絶縁性基板
１０上に、厚さ２００ｎｍのｐ型多結晶シリコン層から
なるオフ電流低減層４６と、水素を含有する原料又は雰
囲気ガスを用いて形成された厚さ１００ｎｍの多結晶シ
リコン層からなるチャネル層４８が積層され、これらオ
フ電流低減層４６及びチャネル層４８から半導体活性層
５０が構成されている。
【００５４】この半導体活性層５０のチャネル層４８表
面には、上記図４の場合と同様に、接合深さ７０ｎｍ未
満のｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２４
が相対して形成され、これらｎ+ 型ソース領域２２とｎ
+ 型ドレイン領域２４とに挟まれたチャネル層４８上に
は、ゲート絶縁膜１６を介してゲート電極１８が形成さ
れている。
面には、上記図４の場合と同様に、接合深さ７０ｎｍ未
満のｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２４
が相対して形成され、これらｎ+ 型ソース領域２２とｎ
+ 型ドレイン領域２４とに挟まれたチャネル層４８上に
は、ゲート絶縁膜１６を介してゲート電極１８が形成さ
れている。
【００５５】更に、全面には、層間絶縁膜２８が形成さ
れ、この層間絶縁膜２８に開口されたコンタクト窓を介
して、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２
４にそれぞれ接続するソース電極３０及びドレイン電極
３２が形成されている。次に、図６の多結晶シリコン薄
膜トランジスタの製造方法を、図７に示す工程図を用い
て説明する。
れ、この層間絶縁膜２８に開口されたコンタクト窓を介
して、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２
４にそれぞれ接続するソース電極３０及びドレイン電極
３２が形成されている。次に、図６の多結晶シリコン薄
膜トランジスタの製造方法を、図７に示す工程図を用い
て説明する。
【００５６】まず、透明絶縁性基板１０上に、プラズマ
ＣＶＤ法により、原料ガスとしてＳｉＨ4 ガス、Ｈ2 ガ
ス、及びＢ2 Ｈ6 ガスを導入し、ｐ型多結晶シリコン層
４６ａを２００ｎｍの厚さに成長させる。続いて、Ｂ2
Ｈ6 ガスの導入を止め、ＳｉＨ4 ガス及びＨ2 ガスのみ
により、ｐ型多結晶シリコン層４６ａ上に連続して多結
晶シリコン層４８ａを１００ｎｍの厚さに積層する（図
７（ａ）参照）。
ＣＶＤ法により、原料ガスとしてＳｉＨ4 ガス、Ｈ2 ガ
ス、及びＢ2 Ｈ6 ガスを導入し、ｐ型多結晶シリコン層
４６ａを２００ｎｍの厚さに成長させる。続いて、Ｂ2
Ｈ6 ガスの導入を止め、ＳｉＨ4 ガス及びＨ2 ガスのみ
により、ｐ型多結晶シリコン層４６ａ上に連続して多結
晶シリコン層４８ａを１００ｎｍの厚さに積層する（図
７（ａ）参照）。
【００５７】次いで、上記図５（ｂ）〜（ｃ）に示され
る工程と同様にして、多結晶シリコン層４８ａ上に、ゲ
ート電極１８及びゲート絶縁膜１６を形成した後、ゲー
ト電極１８をマスクとするイオンシャワー法により、多
結晶シリコン層４８ａ表面に、接合深さが７０ｎｍ未満
のｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２４を
相対して形成する。
る工程と同様にして、多結晶シリコン層４８ａ上に、ゲ
ート電極１８及びゲート絶縁膜１６を形成した後、ゲー
ト電極１８をマスクとするイオンシャワー法により、多
結晶シリコン層４８ａ表面に、接合深さが７０ｎｍ未満
のｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２４を
相対して形成する。
【００５８】続いて、多結晶シリコン層４８ａ及びｐ型
多結晶シリコン層４６ａを所定の形状にパターニングし
て、多結晶シリコン層４８ａからなるチャネル層４８及
びｐ型多結晶シリコン層４６ａからなるオフ電流低減層
４６を形成し、これらチャネル層４８及びオフ電流低減
層４６からなる半導体活性層５０を形成する。続いて、
全面に、層間絶縁膜２８を形成した後、この層間絶縁膜
２８に開口したコンタクト窓を介して、ｎ+ 型ソース領
域２２及びｎ+ 型ドレイン領域２４にそれぞれ接続する
ソース電極３０及びドレイン電極３２を形成する。こう
して、図６に示す多結晶シリコン薄膜トランジスタを完
成する（図７（ｂ）参照）。
多結晶シリコン層４６ａを所定の形状にパターニングし
て、多結晶シリコン層４８ａからなるチャネル層４８及
びｐ型多結晶シリコン層４６ａからなるオフ電流低減層
４６を形成し、これらチャネル層４８及びオフ電流低減
層４６からなる半導体活性層５０を形成する。続いて、
全面に、層間絶縁膜２８を形成した後、この層間絶縁膜
２８に開口したコンタクト窓を介して、ｎ+ 型ソース領
域２２及びｎ+ 型ドレイン領域２４にそれぞれ接続する
ソース電極３０及びドレイン電極３２を形成する。こう
して、図６に示す多結晶シリコン薄膜トランジスタを完
成する（図７（ｂ）参照）。
【００５９】このように本実施例によれば、透明絶縁性
基板１０上に、厚さ２００ｎｍのｐ型多結晶シリコン層
４６ａからなるオフ電流低減層４６及び厚さ１００ｎｍ
の多結晶シリコン層４８ａからなるチャネル層４８を連
続成長によって形成することにより、上記第２の実施例
の場合と同様の効果を奏することができる。尚、本実施
例と上記第２の実施例とを比較すると、上記第２の実施
例におけるオフ電流低減層４０がノンドープ多結晶シリ
コン層３４ａとｐ型多結晶シリコン層３６ａとが順に積
層された複雑な構造になってはいるが、そのｐ型多結晶
シリコン層３６ａの厚さが本実施例におけるｐ型多結晶
シリコン層４６ａの厚さよりも薄いため、使用ガス量を
低減して生産コストを低下させる点において、また不必
要な廃棄ガス量を低減する点において、上記第２の実施
例が好ましい。
基板１０上に、厚さ２００ｎｍのｐ型多結晶シリコン層
４６ａからなるオフ電流低減層４６及び厚さ１００ｎｍ
の多結晶シリコン層４８ａからなるチャネル層４８を連
続成長によって形成することにより、上記第２の実施例
の場合と同様の効果を奏することができる。尚、本実施
例と上記第２の実施例とを比較すると、上記第２の実施
例におけるオフ電流低減層４０がノンドープ多結晶シリ
コン層３４ａとｐ型多結晶シリコン層３６ａとが順に積
層された複雑な構造になってはいるが、そのｐ型多結晶
シリコン層３６ａの厚さが本実施例におけるｐ型多結晶
シリコン層４６ａの厚さよりも薄いため、使用ガス量を
低減して生産コストを低下させる点において、また不必
要な廃棄ガス量を低減する点において、上記第２の実施
例が好ましい。
【００６０】次に、本発明の第４の実施例による多結晶
シリコン薄膜トランジスタを、図８を用いて説明する。
図８は第３の実施例による多結晶シリコン薄膜トランジ
スタを示す断面図である。尚、上記図１及び図４に示す
多結晶シリコン薄膜トランジスタの構成要素と同一の構
成要素には同一の符号を付して説明を省略する。
シリコン薄膜トランジスタを、図８を用いて説明する。
図８は第３の実施例による多結晶シリコン薄膜トランジ
スタを示す断面図である。尚、上記図１及び図４に示す
多結晶シリコン薄膜トランジスタの構成要素と同一の構
成要素には同一の符号を付して説明を省略する。
【００６１】本実施例は、上記第１の実施例における水
素を含有しない原料及び雰囲気ガスを用いて形成された
多結晶シリコン層１２ａからなるオフ電流低減層１２
と、上記第２の実施例におけるノンドープ多結晶シリコ
ン層３４ａ及びｐ型多結晶シリコン層３６ａが順に積層
されたオフ電流低減層４０とが組み合わさったオフ電流
低減層が形成されている点に特徴がある。
素を含有しない原料及び雰囲気ガスを用いて形成された
多結晶シリコン層１２ａからなるオフ電流低減層１２
と、上記第２の実施例におけるノンドープ多結晶シリコ
ン層３４ａ及びｐ型多結晶シリコン層３６ａが順に積層
されたオフ電流低減層４０とが組み合わさったオフ電流
低減層が形成されている点に特徴がある。
【００６２】即ち、透明絶縁性基板１０上に、水素を含
有しない原料及び雰囲気ガスを用いて形成された厚さ３
００ｎｍのノンドープ多結晶シリコン層５２ａと厚さ１
００ｎｍのｐ型多結晶シリコン層５４ａとが順に積層さ
れ、オフ電流低減層５８を形成している。また、このオ
フ電流低減層５８上に、水素を含有する原料又は雰囲気
ガスを用いて形成された厚さ１００ｎｍの多結晶シリコ
ン層５６ａからなるチャネル層５６が積層されている。
そしてこれらオフ電流低減層５８及びチャネル層５６か
ら半導体活性層６０が構成されている。
有しない原料及び雰囲気ガスを用いて形成された厚さ３
００ｎｍのノンドープ多結晶シリコン層５２ａと厚さ１
００ｎｍのｐ型多結晶シリコン層５４ａとが順に積層さ
れ、オフ電流低減層５８を形成している。また、このオ
フ電流低減層５８上に、水素を含有する原料又は雰囲気
ガスを用いて形成された厚さ１００ｎｍの多結晶シリコ
ン層５６ａからなるチャネル層５６が積層されている。
そしてこれらオフ電流低減層５８及びチャネル層５６か
ら半導体活性層６０が構成されている。
【００６３】この半導体活性層５０のチャネル層５６表
面には、上記図４の場合と同様に、接合深さ７０ｎｍ未
満のｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２４
が相対して形成され、これらｎ+ 型ソース領域２２とｎ
+ 型ドレイン領域２４とに挟まれたチャネル層５６上に
は、ゲート絶縁膜１６を介してゲート電極１８が形成さ
れている。
面には、上記図４の場合と同様に、接合深さ７０ｎｍ未
満のｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２４
が相対して形成され、これらｎ+ 型ソース領域２２とｎ
+ 型ドレイン領域２４とに挟まれたチャネル層５６上に
は、ゲート絶縁膜１６を介してゲート電極１８が形成さ
れている。
【００６４】更に、全面には、層間絶縁膜２８が形成さ
れ、この層間絶縁膜２８に開口されたコンタクト窓を介
して、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２
４にそれぞれ接続するソース電極３０及びドレイン電極
３２が形成されている。次に、図８の多結晶シリコン薄
膜トランジスタの製造方法を、図９に示す工程図を用い
て説明する。
れ、この層間絶縁膜２８に開口されたコンタクト窓を介
して、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２
４にそれぞれ接続するソース電極３０及びドレイン電極
３２が形成されている。次に、図８の多結晶シリコン薄
膜トランジスタの製造方法を、図９に示す工程図を用い
て説明する。
【００６５】まず、透明絶縁性基板１０上に、原料ガス
としてＳｉＣｌ4 等を用いたプラズマＣＶＤ法により、
ノンドープ多結晶シリコン層５２ａを３００ｎｍの厚さ
に成長させる。そして原料ガスをＳｉＣｌ4 等からＳｉ
Ｈ4 等に切り替えると共に、更にＢ2 Ｈ6 ガスを導入
し、ノンドープ多結晶シリコン層５２ａ上に連続してｐ
型多結晶シリコン層５４ａを１００ｎｍの厚さに積層す
る。
としてＳｉＣｌ4 等を用いたプラズマＣＶＤ法により、
ノンドープ多結晶シリコン層５２ａを３００ｎｍの厚さ
に成長させる。そして原料ガスをＳｉＣｌ4 等からＳｉ
Ｈ4 等に切り替えると共に、更にＢ2 Ｈ6 ガスを導入
し、ノンドープ多結晶シリコン層５２ａ上に連続してｐ
型多結晶シリコン層５４ａを１００ｎｍの厚さに積層す
る。
【００６６】続いて、Ｂ2 Ｈ6 ガスの導入を止め、Ｓｉ
Ｈ4 ガス等のみにより、ｐ型多結晶シリコン層５４ａ上
に連続して多結晶シリコン層５６ａを１００ｎｍの厚さ
に積層する（図９（ａ）参照）。次いで、上記図５
（ｂ）〜（ｃ）に示される工程と同様にして、多結晶シ
リコン層５６ａ上に、ゲート電極１８及びゲート絶縁膜
１６を形成した後、ゲート電極１８をマスクとするイオ
ンシャワー法により、多結晶シリコン層５６ａ表面に、
接合深さが７０ｎｍ未満のｎ+ 型ソース領域２２及びｎ
+ 型ドレイン領域２４を相対して形成する。
Ｈ4 ガス等のみにより、ｐ型多結晶シリコン層５４ａ上
に連続して多結晶シリコン層５６ａを１００ｎｍの厚さ
に積層する（図９（ａ）参照）。次いで、上記図５
（ｂ）〜（ｃ）に示される工程と同様にして、多結晶シ
リコン層５６ａ上に、ゲート電極１８及びゲート絶縁膜
１６を形成した後、ゲート電極１８をマスクとするイオ
ンシャワー法により、多結晶シリコン層５６ａ表面に、
接合深さが７０ｎｍ未満のｎ+ 型ソース領域２２及びｎ
+ 型ドレイン領域２４を相対して形成する。
【００６７】続いて、多結晶シリコン層５６ａ、ｐ型多
結晶シリコン層５４ａ及びノンドープ多結晶シリコン層
５２ａを所定の形状にパターニングして、多結晶シリコ
ン層５６ａからなるチャネル層５６とｐ型多結晶シリコ
ン層５４ａ及びノンドープ多結晶シリコン層５２ａから
なるオフ電流低減層５８とを形成し、これらチャネル層
５６及びオフ電流低減層５８からなる半導体活性層６０
を形成する。
結晶シリコン層５４ａ及びノンドープ多結晶シリコン層
５２ａを所定の形状にパターニングして、多結晶シリコ
ン層５６ａからなるチャネル層５６とｐ型多結晶シリコ
ン層５４ａ及びノンドープ多結晶シリコン層５２ａから
なるオフ電流低減層５８とを形成し、これらチャネル層
５６及びオフ電流低減層５８からなる半導体活性層６０
を形成する。
【００６８】続いて、全面に、層間絶縁膜２８を形成し
た後、この層間絶縁膜２８に開口したコンタクト窓を介
して、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２
４にそれぞれ接続するソース電極３０及びドレイン電極
３２を形成する。こうして、図８に示す多結晶シリコン
薄膜トランジスタを完成する（図９（ｂ）参照）。この
ように本実施例によれば、透明絶縁性基板１０上に、Ｓ
ｉＣｌ4 等の水素を含有しない原料及び雰囲気ガスを用
いたプラズマＣＶＤ法による厚さ３００ｎｍのノンドー
プ多結晶シリコン層５２ａ、チャネル導電型と逆導電型
の不純物が添加された厚さ１００ｎｍのｐ型多結晶シリ
コン層５４ａ、及びＳｉＨ4 等の水素を含有する原料及
び雰囲気ガスを用いたプラズマＣＶＤ法による厚さ１０
０ｎｍの多結晶シリコン層５６ａを連続成長させること
により、多数の欠陥の存在によって光リーク電流の流出
を防止する多結晶シリコン層５２ａとリークパスの広が
りを防止するｐ型多結晶シリコン層５４ａとが順に積層
されたオフ電流低減層５８が形成され、良好な結晶性に
よって大きな移動度をもつ多結晶シリコン層５６ａから
なるチャネル層５６が形成され、そしてこれらオフ電流
低減層５８及びチャネル層５６からなる半導体活性層６
０が形成されるため、上記第１及び第２の実施例を組み
合わせた効果を奏することができる。即ち、オン電流特
性を向上させつつ、光リーク電流を低減すると共に、そ
れ以外のリーク電流をも低減することができる。
た後、この層間絶縁膜２８に開口したコンタクト窓を介
して、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２
４にそれぞれ接続するソース電極３０及びドレイン電極
３２を形成する。こうして、図８に示す多結晶シリコン
薄膜トランジスタを完成する（図９（ｂ）参照）。この
ように本実施例によれば、透明絶縁性基板１０上に、Ｓ
ｉＣｌ4 等の水素を含有しない原料及び雰囲気ガスを用
いたプラズマＣＶＤ法による厚さ３００ｎｍのノンドー
プ多結晶シリコン層５２ａ、チャネル導電型と逆導電型
の不純物が添加された厚さ１００ｎｍのｐ型多結晶シリ
コン層５４ａ、及びＳｉＨ4 等の水素を含有する原料及
び雰囲気ガスを用いたプラズマＣＶＤ法による厚さ１０
０ｎｍの多結晶シリコン層５６ａを連続成長させること
により、多数の欠陥の存在によって光リーク電流の流出
を防止する多結晶シリコン層５２ａとリークパスの広が
りを防止するｐ型多結晶シリコン層５４ａとが順に積層
されたオフ電流低減層５８が形成され、良好な結晶性に
よって大きな移動度をもつ多結晶シリコン層５６ａから
なるチャネル層５６が形成され、そしてこれらオフ電流
低減層５８及びチャネル層５６からなる半導体活性層６
０が形成されるため、上記第１及び第２の実施例を組み
合わせた効果を奏することができる。即ち、オン電流特
性を向上させつつ、光リーク電流を低減すると共に、そ
れ以外のリーク電流をも低減することができる。
【００６９】
【発明の効果】以上説明したように、本発明によれば、
透明絶縁基板上に、第１の多結晶シリコン層及び第２の
多結晶シリコン層を、途中で大気に晒すことなく連続し
て形成することにより、また第２の多結晶シリコン層を
水素を含む原料ガス中で形成することにより、第２の多
結晶シリコン層は良好な結晶性を有することができるた
め、この第２の多結晶シリコン層からなるチャネル層は
良好な電気特性を得ることができる。
透明絶縁基板上に、第１の多結晶シリコン層及び第２の
多結晶シリコン層を、途中で大気に晒すことなく連続し
て形成することにより、また第２の多結晶シリコン層を
水素を含む原料ガス中で形成することにより、第２の多
結晶シリコン層は良好な結晶性を有することができるた
め、この第２の多結晶シリコン層からなるチャネル層は
良好な電気特性を得ることができる。
【００７０】他方、透明絶縁基板上に、第１の多結晶シ
リコン層を、水素を含まない原料及び雰囲気ガス中で形
成することにより、第１の多結晶シリコン層中の多結晶
シリコンのグレインの粒界には未結合手などに起因する
欠陥が多数存在するため、外部から入射した光により発
生する光リーク電流は多数の欠陥により直ちに再結合し
てしまい、従って第１の多結晶シリコン層からなるオフ
電流低減層が光リーク電流の増加に寄与することはな
い。
リコン層を、水素を含まない原料及び雰囲気ガス中で形
成することにより、第１の多結晶シリコン層中の多結晶
シリコンのグレインの粒界には未結合手などに起因する
欠陥が多数存在するため、外部から入射した光により発
生する光リーク電流は多数の欠陥により直ちに再結合し
てしまい、従って第１の多結晶シリコン層からなるオフ
電流低減層が光リーク電流の増加に寄与することはな
い。
【００７１】或いは、透明絶縁基板上に、チャネル導電
型と逆導電型の第１の多結晶シリコン層又はノンドープ
多結晶シリコン層とチャネル導電型と逆導電型の不純物
ドープ層とが積層した第１の多結晶シリコン層を形成す
ることにより、チャネル層の下に逆導電型の層が接する
ため、ゲート電極から遠く離れて電圧制御の効かない領
域においてチャネル導電型と同じキャリアが流れること
を防止し、オフ電流を低減することができる。
型と逆導電型の第１の多結晶シリコン層又はノンドープ
多結晶シリコン層とチャネル導電型と逆導電型の不純物
ドープ層とが積層した第１の多結晶シリコン層を形成す
ることにより、チャネル層の下に逆導電型の層が接する
ため、ゲート電極から遠く離れて電圧制御の効かない領
域においてチャネル導電型と同じキャリアが流れること
を防止し、オフ電流を低減することができる。
【００７２】即ち、多数の欠陥の存在によって光リーク
電流の流出を防止したり、チャネル導電型と逆導電型の
層の存在によってリークパスの拡大を阻止したりするオ
フ電流低減層と、良好な結晶性によって大きなる移動度
をもつチャネル層とから半導体活性層が構成されること
により、オン電流特性を向上させつつオフ電流を低減す
ることができるため、薄膜トランジスタのオン／オフ比
を大きくすることができる。
電流の流出を防止したり、チャネル導電型と逆導電型の
層の存在によってリークパスの拡大を阻止したりするオ
フ電流低減層と、良好な結晶性によって大きなる移動度
をもつチャネル層とから半導体活性層が構成されること
により、オン電流特性を向上させつつオフ電流を低減す
ることができるため、薄膜トランジスタのオン／オフ比
を大きくすることができる。
【００７３】これにより、多結晶シリコン薄膜トランジ
スタのオン／オフ比を大きくして、アクティブマトリク
スの特性を向上させ、高画質の液晶ディスプレイ等を実
現することが可能となる。
スタのオン／オフ比を大きくして、アクティブマトリク
スの特性を向上させ、高画質の液晶ディスプレイ等を実
現することが可能となる。
【図１】本発明の第１の実施例による多結晶シリコン薄
膜トランジスタを示す断面図である。
膜トランジスタを示す断面図である。
【図２】図１の多結晶シリコン薄膜トランジスタの製造
方法を説明するための工程図（その１）である。
方法を説明するための工程図（その１）である。
【図３】図１の多結晶シリコン薄膜トランジスタの製造
方法を説明するための工程図（その２）である。
方法を説明するための工程図（その２）である。
【図４】本発明の第２の実施例による多結晶シリコン薄
膜トランジスタを示す断面図である。
膜トランジスタを示す断面図である。
【図５】図４の多結晶シリコン薄膜トランジスタの製造
方法を説明するための工程図である。
方法を説明するための工程図である。
【図６】本発明の第３の実施例による多結晶シリコン薄
膜トランジスタを示す断面図である。
膜トランジスタを示す断面図である。
【図７】図６の多結晶シリコン薄膜トランジスタの製造
方法を説明するための工程図である。
方法を説明するための工程図である。
【図８】本発明の第４の実施例による多結晶シリコン薄
膜トランジスタを示す断面図である。
膜トランジスタを示す断面図である。
【図９】図８の多結晶シリコン薄膜トランジスタの製造
方法を説明するための工程図である。
方法を説明するための工程図である。
【図１０】従来の多結晶シリコン薄膜トランジスタを説
明するための断面図である。
明するための断面図である。
１０…透明絶縁性基板 １２ａ…水素を含有しない原料及び雰囲気ガスを用いて
形成された多結晶シリコン層 １２…オフ電流低減層 １４ａ…水素を含有する原料又は雰囲気ガスを用いて形
成された多結晶シリコン層 １４…チャネル層 １６ａ…ＳｉＯ2 膜 １６…ゲート絶縁膜 １８ａ…Ａｌ膜 １８…ゲート電極 ２０…レジスト ２２…ｎ+ 型ソース領域 ２４…ｎ+ 型ドレイン領域 ２６…半導体活性層 ２８…層間絶縁膜 ３０…ソース電極 ３２…ドレイン電極 ３４ａ…ノンドープ多結晶シリコン層 ３６ａ…ｐ型多結晶シリコン層 ３８ａ…多結晶シリコン層 ３８…チャネル層 ４０…オフ電流低減層 ４２…半導体活性層 ４４…半導体活性層 ４６ａ…ｐ型多結晶シリコン層 ４６…オフ電流低減層 ４８ａ…多結晶シリコン層 ４８…チャネル層 ５０…半導体活性層 ５２ａ…水素を含有しない原料及び雰囲気ガスを用いて
形成されたノンドープ多結晶シリコン層 ５４ａ…ｐ型多結晶シリコン層 ５６ａ…水素を含有する原料又は雰囲気ガスを用いて形
成された多結晶シリコン層 ５６…チャネル層 ５８…オフ電流低減層 ６０…半導体活性層 ７０…透明絶縁性基板 ７２…半導体活性層 ７４…ゲート絶縁膜 ７６…ゲート電極 ７８…ｎ+ 型ソース領域 ８０…ｎ+ 型ドレイン領域 ８２…層間絶縁膜 ８４…ソース電極 ８６…ドレイン電極
形成された多結晶シリコン層 １２…オフ電流低減層 １４ａ…水素を含有する原料又は雰囲気ガスを用いて形
成された多結晶シリコン層 １４…チャネル層 １６ａ…ＳｉＯ2 膜 １６…ゲート絶縁膜 １８ａ…Ａｌ膜 １８…ゲート電極 ２０…レジスト ２２…ｎ+ 型ソース領域 ２４…ｎ+ 型ドレイン領域 ２６…半導体活性層 ２８…層間絶縁膜 ３０…ソース電極 ３２…ドレイン電極 ３４ａ…ノンドープ多結晶シリコン層 ３６ａ…ｐ型多結晶シリコン層 ３８ａ…多結晶シリコン層 ３８…チャネル層 ４０…オフ電流低減層 ４２…半導体活性層 ４４…半導体活性層 ４６ａ…ｐ型多結晶シリコン層 ４６…オフ電流低減層 ４８ａ…多結晶シリコン層 ４８…チャネル層 ５０…半導体活性層 ５２ａ…水素を含有しない原料及び雰囲気ガスを用いて
形成されたノンドープ多結晶シリコン層 ５４ａ…ｐ型多結晶シリコン層 ５６ａ…水素を含有する原料又は雰囲気ガスを用いて形
成された多結晶シリコン層 ５６…チャネル層 ５８…オフ電流低減層 ６０…半導体活性層 ７０…透明絶縁性基板 ７２…半導体活性層 ７４…ゲート絶縁膜 ７６…ゲート電極 ７８…ｎ+ 型ソース領域 ８０…ｎ+ 型ドレイン領域 ８２…層間絶縁膜 ８４…ソース電極 ８６…ドレイン電極
フロントページの続き (56)参考文献 特開 平４−369271（ＪＰ，Ａ) 特開 昭64−49221（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336
Claims (7)
- 【請求項１】 透明絶縁基板と、前記透明絶縁基板上に
形成された半導体活性層と、前記半導体活性層表面に相
対して形成されたソース領域及びドレイン領域と、前記
ソース領域と前記ドレイン領域とに挟まれた前記半導体
活性層上にゲート絶縁膜を介して形成されたゲート電極
とを具備する薄膜トランジスタにおいて、 前記半導体活性層が、前記透明絶縁基板上に形成された
第１の多結晶シリコン層からなるオフ電流低減層と、前
記オフ電流低減層上に積層された第２の多結晶シリコン
層からなるチャネル層とを有し、 前記ソース領域及び前記ドレイン領域が、それぞれ前記
チャネル層内に形成されており、 前記オフ電流低減層が、水素を含有しない原料及び雰囲
気ガスを用いて前記透明絶縁基板上に形成された第１の
多結晶シリコン層からなり、 前記チャネル層が、水素を含有する原料又は雰囲気ガス
を用いて前記オフ電流低減層上に形成された第２の多結
晶シリコン層からなる ことを特徴とする薄膜トランジス
タ。 - 【請求項２】 透明絶縁基板と、前記透明絶縁基板上に
形成された半導体活性層と、前記半導体活性層表面に相
対して形成されたソース領域及びドレイン領域と、前記
ソース領域と前記ドレイン領域とに挟まれた前記半導体
活性層上にゲート絶縁膜を介して形成されたゲート電極
とを具備する薄膜トランジスタにおいて、 前記半導体活性層が、前記透明絶縁基板上に形成された
第１の多結晶シリコン層からなるオフ電流低減層と、前
記オフ電流低減層上に積層された第２の多結晶シリコン
層からなるチャネル層とを有し、 前記ソース領域及び前記ドレイン領域が、それぞれ前記
チャネル層内に形成されており、 前記オフ電流低減層が、チャネル導電型と逆導電型の不
純物が添加された不純物ドープ層を有する第１の多結晶
シリコン層からなり、 前記チャネル層が、水素を含有する原料又は雰囲気ガス
を用いて前記不純物ドープ層上に形成された第２の多結
晶シリコン層からなり、 前記チャネル層内の前記ソース領域及び前記ドレイン領
域と前記オフ電流低減層の前記不純物ドープ層とが、３
０ｎｍ以上の間隔を有している ことを特徴とする薄膜ト
ランジスタ。 - 【請求項３】 透明絶縁基板と、前記透明絶縁基板上に
形成された半導体活性層と、前記半導体活性層表面に相
対して形成されたソース領域及びドレイン領域と、前記
ソース領域と前記ドレイン領域とに挟まれた前記半導体
活性層上にゲート絶縁膜を介して形成されたゲート電極
とを具備する薄膜トランジスタの製造方法において、 前記透明絶縁基板上に、水素を含有しない原料及び雰囲
気ガスを用いて、第１の多結晶シリコン層を形成する第
１の工程と、 前記第１の多結晶シリコン層表面を大気に晒すことな
く、前記第１の多結晶シリコン層上に、水素を含有する
原料又は雰囲気ガスを用いて、第２の多結晶シリコン層
を形成する第２の工程と、 前記第１及び第２の多結晶シリコン層を所定の形状にパ
ターニングして、前記第１の多結晶シリコン層からなる
前記オフ電流低減層と前記第２の多結晶シリコン層から
なる前記チャネル層とが順に積層された前記半導体活性
層を形成する第３の工程と、 前記半導体活性層の前記チャネル層上に、前記ゲート絶
縁膜を介して前記ゲート電極を形成した後、前記ゲート
電極を挟む前記半導体活性層に所定の不純物を添加し
て、前記チャネル層内に前記ソース領域及び前記ドレイ
ン領域を形成する第４の工程とを含むことを特徴とする
薄膜トランジスタの製造方法。 - 【請求項４】 透明絶縁基板と、前記透明絶縁基板上に
形成された半導体活性層と、前記半導体活性層表面に相
対して形成されたソース領域及びドレイン領域と、前記
ソース領域と前記ドレイン領域とに挟まれた前記半導体
活性層上にゲート絶縁膜を介して形成されたゲート電極
とを具備する薄膜トランジスタの製造方法において、 前記透明絶縁基板上に、チャネル導電型と逆導電型の第
１の多結晶シリコン層を形成する第１の工程と、 前記第１の多結晶シリコン層表面を大気に晒すことな
く、前記第１の多結晶シリコン層上に、水素を含有する
原料又は雰囲気ガスを用いて、第２の多結晶シリコン層
を形成する第２の工程と、 前記第１及び第２の多結晶シリコン層を所定の形状にパ
ターニングして、前記第１の多結晶シリコン層からなる
前記オフ電流低減層と前記第２の多結晶シリコン層から
なる前記チャネル層とが順に積層された前記半導体活性
層を形成する第３の工程と、 前記半導体活性層の前記チャネル層上に、前記ゲート絶
縁膜を介して前記ゲート電極を形成した後、前記ゲート
電極を挟む前記半導体活性層に所定の不純物を添加し
て、前記チャネル層内に前記ソース領域及び前記ドレイ
ン領域を形成する第４の工程とを含み、 前記第１の工程が、前記透明絶縁基板上に、ノンドープ
の多結晶シリコン層を形成した後、連続して、チャネル
導電型と逆導電型の不純物ドープ層を形成し、前記ノン
ドープの多結晶シリコン層と前記不純物ドープ層とが順
に積層した第１の多結晶シリコン層を形成する工程であ
る ことを特徴とする薄膜トランジスタの製造方法。 - 【請求項５】 透明絶縁基板と、前記透明絶縁基板上に
形成された半導体活性層と、前記半導体活性層表面に相
対して形成されたソース領域及びドレイン領域と、前記
ソース領域と前記ドレイン領域とに挟まれた前記半導体
活性層上にゲート絶縁膜を介して形成されたゲート電極
とを具備する薄膜トランジスタの製造方法において、 前記透明絶縁基板上に、チャネル導電型と逆導電型の第
１の多結晶シリコン層を形成する第１の工程と、 前記第１の多結晶シリコン層表面を大気に晒すことな
く、前記第１の多結晶シリコン層上に、水素を含有する
原料又は雰囲気ガスを用いて、第２の多結晶シリコン層
を形成する第２の工程と、 前記第１及び第２の多結晶シリコン層を所定の形状にパ
ターニングして、前記第１の多結晶シリコン層からなる
前記オフ電流低減層と前記第２の多結晶シリコ ン層から
なる前記チャネル層とが順に積層された前記半導体活性
層を形成する第３の工程と、 前記半導体活性層の前記チャネル層上に、前記ゲート絶
縁膜を介して前記ゲート電極を形成した後、前記ゲート
電極を挟む前記半導体活性層に所定の不純物を添加し
て、前記チャネル層内に前記ソース領域及び前記ドレイ
ン領域を形成する第４の工程とを含み、 前記半導体活性層に所定の不純物を添加して前記チャネ
ル層内に形成する前記ソース領域及び前記ドレイン領域
の接合深さを制御して、前記ソース領域及び前記ドレイ
ン領域と前記オフ電流低減層との間隔が、３０ｎｍ以上
になるようにする ことを特徴とする薄膜トランジスタの
製造方法。 - 【請求項６】 請求項３乃至５のいずれかに記載の薄膜
トランジスタの製造方法において、 前記第１の工程が、前記第１の多結晶シリコン層を１０
０ｎｍ以上の厚さに形成する工程であり、 前記第２の工程が、前記第２の多結晶シリコン層を１０
０ｎｍ以下の厚さに形成する工程であることを特徴とす
る薄膜トランジスタの製造方法。 - 【請求項７】 請求項４記載の薄膜トランジスタの製造
方法において、 前記半導体活性層に所定の不純物を添加して前記チャネ
ル層内に形成する前記ソース領域及び前記ドレイン領域
の接合深さを制御して、前記ソース領域及び前記ドレイ
ン領域と前記オフ電流低減層との間隔が、３０ｎｍ以上
になるようにすることを特徴とする薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22257893A JP3325664B2 (ja) | 1993-09-07 | 1993-09-07 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22257893A JP3325664B2 (ja) | 1993-09-07 | 1993-09-07 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778992A JPH0778992A (ja) | 1995-03-20 |
| JP3325664B2 true JP3325664B2 (ja) | 2002-09-17 |
Family
ID=16784669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22257893A Expired - Fee Related JP3325664B2 (ja) | 1993-09-07 | 1993-09-07 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3325664B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541793B2 (en) | 1997-05-30 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and semiconductor device using thin-film transistors |
| JP2002094064A (ja) * | 2000-09-11 | 2002-03-29 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置 |
-
1993
- 1993-09-07 JP JP22257893A patent/JP3325664B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0778992A (ja) | 1995-03-20 |
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