JPH0564862B2 - - Google Patents
Info
- Publication number
- JPH0564862B2 JPH0564862B2 JP60061245A JP6124585A JPH0564862B2 JP H0564862 B2 JPH0564862 B2 JP H0564862B2 JP 60061245 A JP60061245 A JP 60061245A JP 6124585 A JP6124585 A JP 6124585A JP H0564862 B2 JPH0564862 B2 JP H0564862B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- semiconductor thin
- amorphous
- microcrystalline semiconductor
- band width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Description
［産業上の利用分野］
本発明は薄膜電界効果素子の改良に関する。
［従来の技術］
アモルフアスまたは微結晶半導体薄膜を用いた
薄膜電界効果素子は、大面積液晶デイスプレイの
マトリツクスや周辺駆動回路への応用の供されて
いるが、その基本構造は、従来、金属−絶縁物−
半導体（Metal−Insulator−Semiconductor：以
下、MISと称する）接合を有する電界効果トラン
ジスタであつた。 ［発明が解決しようとする課題］ しかし、アモルフアスまたは微結晶半導体薄膜
のMIS接合は、導電性ゲートの上に絶縁膜を作る
のでピンホールが多く、結晶半導体のMIS接合に
比べ、一般にリーク電流が多かつた。このため、 ：液晶デイスプレイのマトリツクスに応用した
とき、信号電荷の保持特性が低下する。 ：キヤリアリークが原因となつて広い禁制帯幅
を持つ薄膜層の絶縁破壊や特性劣化が生ずる。 ：絶縁膜を薄くすることができないためにトラ
ンスコンダクタンスが小さい。 等の問題があつた。 ［課題を解決するための手段］ 本発明は上述の課題を解決するために、導電性
ゲートに接するように第一のアモルフアスまたは
微結晶半導体薄膜を設け、これに接するように広
い禁制帯幅を持つ薄膜を設ける。 さらにこの薄膜に接するようにして、上記した
第一のアモルフアスまたは微結晶半導体薄膜との
間でバリアを形成する第二のアモルフアスまたは
微結晶半導体薄膜を設けた上で、導電性のソー
ス、ドレイン領域を、それぞれこの第二のアモル
フアスまたは微結晶半導体薄膜の上または中に設
ける。 ［実施例］ 第１図には本発明により構成される薄膜電界効
果素子の概略的な断面構成が示されている。後述
の作製例に認められるように、例えばガラス等の
基板１００の上に、第一のアモルフアスまたは微
結晶半導体薄膜１（以下、第一半導体薄膜１と言
う）を導電性ゲート２に接して設ける。この第一
半導体膜１の厚さは100Å程度あれば十分である。
この第一の半導体薄膜に接して広い禁制帯幅を有
する薄膜３を設け、さらにこの薄膜３に接して第
二のアモルフアスまたは微結晶半導体薄膜４（以
下、これを第二の半導体薄膜４と言う）を設け
る。そして、この第二の薄膜４の上か中に、それ
ぞれ導電性のソース領域（以下、単にソース電
極）５と導電性のドレイン領域（同様に、以下単
にドレイン電極）６を設ける。 こうした本発明素子の基本的な動作自体は従来
のMIS型薄膜電界効果素子と同様で、ソース電極
５とドレイン電極６との間にソース・ドレイン電
圧を印加し、このときソース・ドレイン電極５，
６間（ないしそれらに個々に対応する実効的なソ
ース・ドレイン領域間）に流れる電流を導電性ゲ
ート２に印加するゲート電圧で制御する。 ただし、第一の半導体薄膜１は第二の半導体薄
膜４との間にバリアを形成する特性を有するもの
である。これにより、第二の半導体薄膜４と広い
禁制帯幅を有する薄膜３との間で形成される接合
のリーク電流が大きくても、第二の半導体薄膜４
から広い禁制帯幅を有する薄膜３に流入したキヤ
リアは、このバリアのため、ゲート２には到達せ
ず、 ゲート２／第一半導体薄膜１／広い禁制帯幅を 有する薄膜３／第二半導体薄膜４ で構成される多層接合全体としてのリーク電流は
大幅に低減される。 また、アモルフアスシリコン系の薄膜上に形成
した絶縁膜は一般にピンホールが少なく、リーク
電流が小さいので、第一半導体薄膜１としてアモ
ルフアスシリコンを用い、その上に広い禁制帯幅
を有する薄膜３としてシリコンオキサイド、シリ
コンナイトライド、シリコンオキシナイトライド
等の絶縁物薄膜を形成して第１図示構造の素子を
実現した場合には、第二半導体薄膜２と広い禁制
帯幅を有する薄膜３（この場合、上記の絶縁層）
との接合のリーク電流も低減される。 導電性ゲート２としては、ニツケル、アルミニ
ウム等の金属材料や、SnO2、ITO等の透明導電
性酸化物を使用できる。第一半導体薄膜１の伝導
型は、第二半導体薄膜４の伝導型と逆にするか、
原子組成または組成比を変えてヘテロ接合を形成
するようにし、第一半導体薄膜１が第二半導体薄
膜４に対し、バリアを形成するようにする。すな
わち、第二半導体薄膜２がｎ型の伝導型を有する
ときには第一半導体薄膜１はｐ型の伝導型を有す
るようにし、第二半導体薄膜２がｐ型の伝導型を
有するときには第一半導体薄膜１はｎ型の伝導型
を有するようにするか、あるいは両者が同一の伝
導型であつてもそれらの間にバリアの形成される
ヘテロ接合とする。 第一、第二の半導体薄膜１，２は、シラン、ジ
シラン、四弗化シリコン、ゲルマン等の原料ガス
を用いたプラズマCVD（化学気相成長法）、光
CVD、熱CVD等で成長させ得る。一方、広い禁
制帯幅を有する薄膜３としては、光CVDまたは
プラズマCVD等で作製したシリコンオキサイド、
シリコンナイトライド、シリコンオキシナイトラ
イド、ボロンナイトライド等の絶縁膜や、同様に
光CVDまたはプラズマCVD等で作製したアモル
フアスシリコンカーバイド、ダイハイドライド結
合の水素を多量に含んだ水素化アモルフアスシリ
コン等、禁制帯幅の広いアモルフアス半導体を用
い得る。第二半導体薄膜４の上か中に設けられる
ソース電極５やドレイン電極６としては、ニツケ
ル、アルミニウム等の金属材料を使用することが
できる。なお、必要に応じ、ソース電極５と第二
半導体薄膜４との間、及びドレイン電極６と第二
半導体薄膜４との間に、それぞれ不純物濃度の高
いドープ層を挿入し、オーミツク性の向上を図る
のも良い。 次に、第２図に即し、上述した本発明素子の一
作製工程例につき説明する。なお、第２図の枝番
(a)〜(e)と、下記工程番号(a)〜(e)は、それぞれ一対
一で対応している。 工程(a) ガラス等の基板１００上に導電性ゲート
２をニツケル、アルミニウム等の金属の真空蒸
着、電子ビーム蒸着で形成する。金属の代わり
にSnO2を導電性ゲートとして用いるときは、
SnCl4、SbCl2、H2Oの混合ガスを用いた熱
CVD、またはSnCl4・5H2OとSbCl3のHCl溶液
によるスプレー法等でSnO2薄膜２を基板上に
付着させる。こうした導電性ゲート２の平面形
状は、公知既存のフオトエツチング技術、マス
ク蒸着技術等により所定形状に整形する。 工程(b) モノシランまたはジシランとジボランガ
スのプラズマCVD、光CVD、熱CVD等によ
り、第一半導体薄膜１を構成するｐ型アモルフ
アスシリコンを少なくとも導電性ゲート２の上
に形成する。 工程(c) 第一半導体薄膜１（この場合、ｐ型アモ
ルフアスシリコン）の上に、広い禁制帯幅を有
する薄膜３として、N2Oとシランの混合ガス
を用いたプラズマCVDか光CVDにより、シリ
コンオキシナイトライド膜を形成する。 工程(d) 上述の薄膜３の上に、第二の半導体薄膜
４を工程(a)において述べたと同様の公知手法に
より所定寸法に形成するが、この第二半導体薄
膜５は、シランまたはジシランを用いたプラズ
マCVD、光CVD、熱CVDにより、ノンドープ
水素化アモルフアスシリコン膜として得る。こ
うした薄膜４は、一般に弱いｎ型の伝導型を有
するので、上述の工程(b)で形成した第一半導体
薄膜１に対し、バリアを形成する。 工程(e) 第二半導体薄膜４であるノンドープアモ
ルフアスシリコン上に、それぞれ導電性のソー
ス電極５とドレイン電極６となるニツケル、ア
ルミニウム等の金属薄膜を工程(a)にて述べてと
同様の公知手法により所定形状に形成し、これ
により、第１図に示したと同様の断面構造の本
発明素子を得る。 以上のような工程例に加え、素子の安定度を増
すために、第２図(e)中に仮想線で示されているよ
うに、第二半導体薄膜４に接して、熱CVD、光
CVD、プラズマCVD等によりシリコンナイトラ
イド、シリコンオキシナイトライド等から成る薄
膜７を形成し、これを保護膜７とすることもでき
る。 また、ソース、ドレイン電極５，６に接してい
る第二半導体薄膜の部分４ｓ，４ｄには、チヤネ
ルの伝導型に応じてｐまたはｎの不純物をイオン
注入またはプラズマドーピング等で選択的に導入
するとか、これらの不純物を含む半導体薄膜を第
二半導体薄膜４と両電極５，６の間に挿入するこ
とにより、当該各電極５，６とチヤネルのオーミ
ツク接触を良好にすることができる。 なお、本発明者の実験によれば、第一半導体薄
膜１がｐ型アモルフアスシリコンの場合、工程(b)
の後にその表面を100℃で10分間酸化して数10Å
程度の酸化薄膜３を形成しただけでも、その後に
水素プラズマ処理をしてノンドープのアモルフア
スシリコン薄膜４を堆積させた場合には、ゲート
２と当該アモルフアスシリコン薄膜４との間には
1Vで10-10A／cm2以下のリーク電流しか流れない
ことが確認された。 ［効果］ 本発明によれば、導電性ゲートと第二半導体薄
膜との間のリーク電流が大いに低減される。した
がつて、本発明素子を液晶デイスプレイのマトリ
ツクスに応用すると、従来に比して信号電荷の保
持特性が向上し、また、リーク電流が原因となつ
て生ずる、広い禁制帯幅を有する薄膜３の特性劣
化や絶縁破壊が抑制される効果がある。 さらに、ゲート絶縁膜を従来より薄くすること
ができるので、電界効果素子としてのトランスコ
ンダクタンスが大幅に向上し、液晶表示パネル等
の動作速度が飛躍的に改善されると共に、動作電
圧の低電圧化が可能となり、電力消費も低減され
る外、結局は全体的な信頼性が増す。
薄膜電界効果素子は、大面積液晶デイスプレイの
マトリツクスや周辺駆動回路への応用の供されて
いるが、その基本構造は、従来、金属−絶縁物−
半導体（Metal−Insulator−Semiconductor：以
下、MISと称する）接合を有する電界効果トラン
ジスタであつた。 ［発明が解決しようとする課題］ しかし、アモルフアスまたは微結晶半導体薄膜
のMIS接合は、導電性ゲートの上に絶縁膜を作る
のでピンホールが多く、結晶半導体のMIS接合に
比べ、一般にリーク電流が多かつた。このため、 ：液晶デイスプレイのマトリツクスに応用した
とき、信号電荷の保持特性が低下する。 ：キヤリアリークが原因となつて広い禁制帯幅
を持つ薄膜層の絶縁破壊や特性劣化が生ずる。 ：絶縁膜を薄くすることができないためにトラ
ンスコンダクタンスが小さい。 等の問題があつた。 ［課題を解決するための手段］ 本発明は上述の課題を解決するために、導電性
ゲートに接するように第一のアモルフアスまたは
微結晶半導体薄膜を設け、これに接するように広
い禁制帯幅を持つ薄膜を設ける。 さらにこの薄膜に接するようにして、上記した
第一のアモルフアスまたは微結晶半導体薄膜との
間でバリアを形成する第二のアモルフアスまたは
微結晶半導体薄膜を設けた上で、導電性のソー
ス、ドレイン領域を、それぞれこの第二のアモル
フアスまたは微結晶半導体薄膜の上または中に設
ける。 ［実施例］ 第１図には本発明により構成される薄膜電界効
果素子の概略的な断面構成が示されている。後述
の作製例に認められるように、例えばガラス等の
基板１００の上に、第一のアモルフアスまたは微
結晶半導体薄膜１（以下、第一半導体薄膜１と言
う）を導電性ゲート２に接して設ける。この第一
半導体膜１の厚さは100Å程度あれば十分である。
この第一の半導体薄膜に接して広い禁制帯幅を有
する薄膜３を設け、さらにこの薄膜３に接して第
二のアモルフアスまたは微結晶半導体薄膜４（以
下、これを第二の半導体薄膜４と言う）を設け
る。そして、この第二の薄膜４の上か中に、それ
ぞれ導電性のソース領域（以下、単にソース電
極）５と導電性のドレイン領域（同様に、以下単
にドレイン電極）６を設ける。 こうした本発明素子の基本的な動作自体は従来
のMIS型薄膜電界効果素子と同様で、ソース電極
５とドレイン電極６との間にソース・ドレイン電
圧を印加し、このときソース・ドレイン電極５，
６間（ないしそれらに個々に対応する実効的なソ
ース・ドレイン領域間）に流れる電流を導電性ゲ
ート２に印加するゲート電圧で制御する。 ただし、第一の半導体薄膜１は第二の半導体薄
膜４との間にバリアを形成する特性を有するもの
である。これにより、第二の半導体薄膜４と広い
禁制帯幅を有する薄膜３との間で形成される接合
のリーク電流が大きくても、第二の半導体薄膜４
から広い禁制帯幅を有する薄膜３に流入したキヤ
リアは、このバリアのため、ゲート２には到達せ
ず、 ゲート２／第一半導体薄膜１／広い禁制帯幅を 有する薄膜３／第二半導体薄膜４ で構成される多層接合全体としてのリーク電流は
大幅に低減される。 また、アモルフアスシリコン系の薄膜上に形成
した絶縁膜は一般にピンホールが少なく、リーク
電流が小さいので、第一半導体薄膜１としてアモ
ルフアスシリコンを用い、その上に広い禁制帯幅
を有する薄膜３としてシリコンオキサイド、シリ
コンナイトライド、シリコンオキシナイトライド
等の絶縁物薄膜を形成して第１図示構造の素子を
実現した場合には、第二半導体薄膜２と広い禁制
帯幅を有する薄膜３（この場合、上記の絶縁層）
との接合のリーク電流も低減される。 導電性ゲート２としては、ニツケル、アルミニ
ウム等の金属材料や、SnO2、ITO等の透明導電
性酸化物を使用できる。第一半導体薄膜１の伝導
型は、第二半導体薄膜４の伝導型と逆にするか、
原子組成または組成比を変えてヘテロ接合を形成
するようにし、第一半導体薄膜１が第二半導体薄
膜４に対し、バリアを形成するようにする。すな
わち、第二半導体薄膜２がｎ型の伝導型を有する
ときには第一半導体薄膜１はｐ型の伝導型を有す
るようにし、第二半導体薄膜２がｐ型の伝導型を
有するときには第一半導体薄膜１はｎ型の伝導型
を有するようにするか、あるいは両者が同一の伝
導型であつてもそれらの間にバリアの形成される
ヘテロ接合とする。 第一、第二の半導体薄膜１，２は、シラン、ジ
シラン、四弗化シリコン、ゲルマン等の原料ガス
を用いたプラズマCVD（化学気相成長法）、光
CVD、熱CVD等で成長させ得る。一方、広い禁
制帯幅を有する薄膜３としては、光CVDまたは
プラズマCVD等で作製したシリコンオキサイド、
シリコンナイトライド、シリコンオキシナイトラ
イド、ボロンナイトライド等の絶縁膜や、同様に
光CVDまたはプラズマCVD等で作製したアモル
フアスシリコンカーバイド、ダイハイドライド結
合の水素を多量に含んだ水素化アモルフアスシリ
コン等、禁制帯幅の広いアモルフアス半導体を用
い得る。第二半導体薄膜４の上か中に設けられる
ソース電極５やドレイン電極６としては、ニツケ
ル、アルミニウム等の金属材料を使用することが
できる。なお、必要に応じ、ソース電極５と第二
半導体薄膜４との間、及びドレイン電極６と第二
半導体薄膜４との間に、それぞれ不純物濃度の高
いドープ層を挿入し、オーミツク性の向上を図る
のも良い。 次に、第２図に即し、上述した本発明素子の一
作製工程例につき説明する。なお、第２図の枝番
(a)〜(e)と、下記工程番号(a)〜(e)は、それぞれ一対
一で対応している。 工程(a) ガラス等の基板１００上に導電性ゲート
２をニツケル、アルミニウム等の金属の真空蒸
着、電子ビーム蒸着で形成する。金属の代わり
にSnO2を導電性ゲートとして用いるときは、
SnCl4、SbCl2、H2Oの混合ガスを用いた熱
CVD、またはSnCl4・5H2OとSbCl3のHCl溶液
によるスプレー法等でSnO2薄膜２を基板上に
付着させる。こうした導電性ゲート２の平面形
状は、公知既存のフオトエツチング技術、マス
ク蒸着技術等により所定形状に整形する。 工程(b) モノシランまたはジシランとジボランガ
スのプラズマCVD、光CVD、熱CVD等によ
り、第一半導体薄膜１を構成するｐ型アモルフ
アスシリコンを少なくとも導電性ゲート２の上
に形成する。 工程(c) 第一半導体薄膜１（この場合、ｐ型アモ
ルフアスシリコン）の上に、広い禁制帯幅を有
する薄膜３として、N2Oとシランの混合ガス
を用いたプラズマCVDか光CVDにより、シリ
コンオキシナイトライド膜を形成する。 工程(d) 上述の薄膜３の上に、第二の半導体薄膜
４を工程(a)において述べたと同様の公知手法に
より所定寸法に形成するが、この第二半導体薄
膜５は、シランまたはジシランを用いたプラズ
マCVD、光CVD、熱CVDにより、ノンドープ
水素化アモルフアスシリコン膜として得る。こ
うした薄膜４は、一般に弱いｎ型の伝導型を有
するので、上述の工程(b)で形成した第一半導体
薄膜１に対し、バリアを形成する。 工程(e) 第二半導体薄膜４であるノンドープアモ
ルフアスシリコン上に、それぞれ導電性のソー
ス電極５とドレイン電極６となるニツケル、ア
ルミニウム等の金属薄膜を工程(a)にて述べてと
同様の公知手法により所定形状に形成し、これ
により、第１図に示したと同様の断面構造の本
発明素子を得る。 以上のような工程例に加え、素子の安定度を増
すために、第２図(e)中に仮想線で示されているよ
うに、第二半導体薄膜４に接して、熱CVD、光
CVD、プラズマCVD等によりシリコンナイトラ
イド、シリコンオキシナイトライド等から成る薄
膜７を形成し、これを保護膜７とすることもでき
る。 また、ソース、ドレイン電極５，６に接してい
る第二半導体薄膜の部分４ｓ，４ｄには、チヤネ
ルの伝導型に応じてｐまたはｎの不純物をイオン
注入またはプラズマドーピング等で選択的に導入
するとか、これらの不純物を含む半導体薄膜を第
二半導体薄膜４と両電極５，６の間に挿入するこ
とにより、当該各電極５，６とチヤネルのオーミ
ツク接触を良好にすることができる。 なお、本発明者の実験によれば、第一半導体薄
膜１がｐ型アモルフアスシリコンの場合、工程(b)
の後にその表面を100℃で10分間酸化して数10Å
程度の酸化薄膜３を形成しただけでも、その後に
水素プラズマ処理をしてノンドープのアモルフア
スシリコン薄膜４を堆積させた場合には、ゲート
２と当該アモルフアスシリコン薄膜４との間には
1Vで10-10A／cm2以下のリーク電流しか流れない
ことが確認された。 ［効果］ 本発明によれば、導電性ゲートと第二半導体薄
膜との間のリーク電流が大いに低減される。した
がつて、本発明素子を液晶デイスプレイのマトリ
ツクスに応用すると、従来に比して信号電荷の保
持特性が向上し、また、リーク電流が原因となつ
て生ずる、広い禁制帯幅を有する薄膜３の特性劣
化や絶縁破壊が抑制される効果がある。 さらに、ゲート絶縁膜を従来より薄くすること
ができるので、電界効果素子としてのトランスコ
ンダクタンスが大幅に向上し、液晶表示パネル等
の動作速度が飛躍的に改善されると共に、動作電
圧の低電圧化が可能となり、電力消費も低減され
る外、結局は全体的な信頼性が増す。
第１図は本発明に従つて構成される薄膜電界効
果素子の一実施例の概略的な断面図、第２図は本
発明素子の作製工程例の説明図、である。 図中、１は第一のアモルフアスまたは微結晶半
導体薄膜、２は導電性ゲート、３は広い禁制帯幅
を有する薄膜、４は第二のアモルフアスまたは微
結晶半導体薄膜、５は導電性ソース領域ないしソ
ース電極、６は導電性どれ領域ないしドレイン電
極、７は保護膜、１００は基板、である。
果素子の一実施例の概略的な断面図、第２図は本
発明素子の作製工程例の説明図、である。 図中、１は第一のアモルフアスまたは微結晶半
導体薄膜、２は導電性ゲート、３は広い禁制帯幅
を有する薄膜、４は第二のアモルフアスまたは微
結晶半導体薄膜、５は導電性ソース領域ないしソ
ース電極、６は導電性どれ領域ないしドレイン電
極、７は保護膜、１００は基板、である。
Claims (1)
- 【特許請求の範囲】 １ 導電性ゲートと； 該導電性ゲートに接して設けられた第一のアモ
ルフアスまたは微結晶半導体薄膜と； 該第一のアモルフアスまたは微結晶半導体薄膜
に接して設けられ、広い禁制帯幅を持つ薄膜と； 該広い禁制帯幅を持つ薄膜に接して設けられ、
上記第一のアモルフアスまたは微結晶半導体薄膜
との間でバリアを形成する第二のアモルフアスま
たは微結晶半導体薄膜と； 該第二のアモルフアスまたは微結晶半導体薄膜
の上または中に設けられた導電性ソース、ドレイ
ン領域と； を有して成る薄膜電界効果素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061245A JPS61220369A (ja) | 1985-03-26 | 1985-03-26 | 薄膜電界効果素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061245A JPS61220369A (ja) | 1985-03-26 | 1985-03-26 | 薄膜電界効果素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220369A JPS61220369A (ja) | 1986-09-30 |
| JPH0564862B2 true JPH0564862B2 (ja) | 1993-09-16 |
Family
ID=13165652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60061245A Granted JPS61220369A (ja) | 1985-03-26 | 1985-03-26 | 薄膜電界効果素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220369A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5032883A (en) * | 1987-09-09 | 1991-07-16 | Casio Computer Co., Ltd. | Thin film transistor and method of manufacturing the same |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| US5221631A (en) * | 1989-02-17 | 1993-06-22 | International Business Machines Corporation | Method of fabricating a thin film transistor having a silicon carbide buffer layer |
| JP2839529B2 (ja) * | 1989-02-17 | 1998-12-16 | 株式会社東芝 | 薄膜トランジスタ |
-
1985
- 1985-03-26 JP JP60061245A patent/JPS61220369A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61220369A (ja) | 1986-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4673957A (en) | Integrated circuit compatible thin film field effect transistor and method of making same | |
| US4849797A (en) | Thin film transistor | |
| US4668968A (en) | Integrated circuit compatible thin film field effect transistor and method of making same | |
| CA1230948A (en) | Thin film field effect transistor and method of making same | |
| US5744822A (en) | Semiconductor device/circuit having at least partially crystallized semiconductor layer | |
| US5658808A (en) | Method of fabricating polycrystalline silicon thin-film transistor having symmetrical lateral resistors | |
| JPH0449788B2 (ja) | ||
| JP2802618B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0566747B2 (ja) | ||
| JPH0564862B2 (ja) | ||
| JPH0652741B2 (ja) | 絶縁ゲート型トランジスタの製造方法 | |
| JP2572379B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH01309378A (ja) | 薄膜半導体素子 | |
| JPS62209862A (ja) | 薄膜半導体デバイス | |
| JP2523679B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0691103B2 (ja) | 絶縁ゲ−ト型トランジスタの製造方法 | |
| JPH0247633A (ja) | マトリックス型液晶表示パネル | |
| JP3079566B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JP3325664B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0362972A (ja) | 薄膜トランジスタ | |
| JPH06275830A (ja) | アキュムレーション型多結晶シリコン薄膜トランジスタ | |
| JP3141456B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| CN118866692B (zh) | 一种金属氧化物薄膜晶体管器件的制备方法及器件 | |
| JPH0512852B2 (ja) | ||
| JP2681148B2 (ja) | 薄膜接合電界効果素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |