JP3344162B2 - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ソース／ドレイン電極
及びゲート電極を有する電界効果型半導体装置の製造方
法に関するものである。
及びゲート電極を有する電界効果型半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】電界効果型半導体装置の従来の製造方法
では、ゲート電極やソース／ドレイン拡散層等を形成し
た後、層間絶縁膜を形成し、ソース／ドレイン拡散層に
達するコンタクト孔を層間絶縁膜等に形成し、このコン
タクト孔を介してソース／ドレイン拡散層にコンタクト
するソース／ドレイン電極を形成していた。
では、ゲート電極やソース／ドレイン拡散層等を形成し
た後、層間絶縁膜を形成し、ソース／ドレイン拡散層に
達するコンタクト孔を層間絶縁膜等に形成し、このコン
タクト孔を介してソース／ドレイン拡散層にコンタクト
するソース／ドレイン電極を形成していた。
【０００３】
【発明が解決しようとする課題】ところが、ソース／ド
レイン電極のためのコンタクト孔を形成すると、コンタ
クト孔自体の面積のみならずゲート電極等に対するコン
タクト孔の合わせ余裕をもソース／ドレイン拡散層の面
積に含める必要がある。従って、その分だけソース／ド
レイン拡散層の面積を大きくする必要があり、上述の従
来の方法では、微細な電界効果型半導体装置を製造する
ことが困難であった。
レイン電極のためのコンタクト孔を形成すると、コンタ
クト孔自体の面積のみならずゲート電極等に対するコン
タクト孔の合わせ余裕をもソース／ドレイン拡散層の面
積に含める必要がある。従って、その分だけソース／ド
レイン拡散層の面積を大きくする必要があり、上述の従
来の方法では、微細な電界効果型半導体装置を製造する
ことが困難であった。
【０００４】一方、コンタクト孔の面積を縮小すれば、
ソース／ドレイン拡散層の面積も縮小することができる
が、寄生抵抗であるコンタクト抵抗が増大する。このた
め、上述の従来の方法では、微細であるにも拘らず動作
の高速な電界効果型半導体装置を製造することも困難で
あった。
ソース／ドレイン拡散層の面積も縮小することができる
が、寄生抵抗であるコンタクト抵抗が増大する。このた
め、上述の従来の方法では、微細であるにも拘らず動作
の高速な電界効果型半導体装置を製造することも困難で
あった。
【０００５】
【課題を解決するための手段】請求項１の電界効果型半
導体装置の製造方法は、ｐ型の不純物を含有しており絶
縁性の側壁を有するゲート電極を半導体基板上に形成す
る工程と、不純物を含まない多結晶Ｓｉ膜を前記ゲート
電極、前記側壁及び前記半導体基板上に形成する工程
と、前記多結晶Ｓｉ膜のうちで前記ゲート電極上の部分
へこのゲート電極から前記ｐ型の不純物を拡散させる工
程と、前記多結晶Ｓｉ膜へ陽子を注入して、前記多結晶
Ｓｉ膜のうちで前記ｐ型の不純物を拡散させた部分を多
孔質Ｓｉ膜にする工程と、前記多孔質Ｓｉ膜を酸化Ｓｉ
膜にする工程と、前記酸化Ｓｉ膜を除去する工程と、前
記多結晶Ｓｉ膜のうちで前記ｐ型の不純物を拡散させた
部分を前記多孔質Ｓｉ膜にした後に、前記多結晶Ｓｉ膜
及び前記半導体基板に不純物を導入してソース／ドレイ
ン電極及びソース／ドレイン拡散層を形成する工程とを
具備することを特徴としている。
導体装置の製造方法は、ｐ型の不純物を含有しており絶
縁性の側壁を有するゲート電極を半導体基板上に形成す
る工程と、不純物を含まない多結晶Ｓｉ膜を前記ゲート
電極、前記側壁及び前記半導体基板上に形成する工程
と、前記多結晶Ｓｉ膜のうちで前記ゲート電極上の部分
へこのゲート電極から前記ｐ型の不純物を拡散させる工
程と、前記多結晶Ｓｉ膜へ陽子を注入して、前記多結晶
Ｓｉ膜のうちで前記ｐ型の不純物を拡散させた部分を多
孔質Ｓｉ膜にする工程と、前記多孔質Ｓｉ膜を酸化Ｓｉ
膜にする工程と、前記酸化Ｓｉ膜を除去する工程と、前
記多結晶Ｓｉ膜のうちで前記ｐ型の不純物を拡散させた
部分を前記多孔質Ｓｉ膜にした後に、前記多結晶Ｓｉ膜
及び前記半導体基板に不純物を導入してソース／ドレイ
ン電極及びソース／ドレイン拡散層を形成する工程とを
具備することを特徴としている。
【０００６】請求項２の電界効果型半導体装置の製造方
法は、請求項１の電界効果型半導体装置の製造方法にお
いて、前記ソース／ドレイン拡散層を形成するための前
記不純物がｐ型の不純物であることを特徴としている。
法は、請求項１の電界効果型半導体装置の製造方法にお
いて、前記ソース／ドレイン拡散層を形成するための前
記不純物がｐ型の不純物であることを特徴としている。
【０００７】請求項３の電界効果型半導体装置の製造方
法は、請求項１の電界効果型半導体装置の製造方法にお
いて、前記ソース／ドレイン拡散層を形成するための前
記不純物がｎ型の不純物であることを特徴としている。
法は、請求項１の電界効果型半導体装置の製造方法にお
いて、前記ソース／ドレイン拡散層を形成するための前
記不純物がｎ型の不純物であることを特徴としている。
【０００８】
【作用】本発明による電界効果型半導体装置の製造方法
では、多結晶Ｓｉ膜のうちでゲート電極からｐ型の不純
物を拡散させた部分を多孔質Ｓｉ膜にし更に酸化Ｓｉ膜
にした後に除去しているので、ソース電極とドレイン電
極とをゲート電極上で自己整合的に互いに分離すること
ができる。また、側壁はゲート電極に対して自己整合的
に形成することができるので、側壁によってソース／ド
レイン電極とゲート電極とを自己整合的に互いに分離す
ることができる。
では、多結晶Ｓｉ膜のうちでゲート電極からｐ型の不純
物を拡散させた部分を多孔質Ｓｉ膜にし更に酸化Ｓｉ膜
にした後に除去しているので、ソース電極とドレイン電
極とをゲート電極上で自己整合的に互いに分離すること
ができる。また、側壁はゲート電極に対して自己整合的
に形成することができるので、側壁によってソース／ド
レイン電極とゲート電極とを自己整合的に互いに分離す
ることができる。
【０００９】また、多結晶Ｓｉ膜及び半導体基板に不純
物を導入してソース／ドレイン電極及びソース／ドレイ
ン拡散層を形成しているので、ソース／ドレイン拡散層
の全面にソース／ドレイン電極が自己整合的にコンタク
トする。このため、ソース／ドレイン電極用のコンタク
ト孔の面積を不要にしてソース／ドレイン拡散層の面積
を縮小しつつ、寄生抵抗であるソース／ドレイン電極の
コンタクト抵抗を低減させることができる。
物を導入してソース／ドレイン電極及びソース／ドレイ
ン拡散層を形成しているので、ソース／ドレイン拡散層
の全面にソース／ドレイン電極が自己整合的にコンタク
トする。このため、ソース／ドレイン電極用のコンタク
ト孔の面積を不要にしてソース／ドレイン拡散層の面積
を縮小しつつ、寄生抵抗であるソース／ドレイン電極の
コンタクト抵抗を低減させることができる。
【００１０】また、多結晶Ｓｉ膜及び半導体基板に不純
物を導入してソース／ドレイン電極及びソース／ドレイ
ン拡散層を形成しているので、半導体基板に不純物を直
接に導入する場合に比べて、浅いソース／ドレイン拡散
層を形成することができる。
物を導入してソース／ドレイン電極及びソース／ドレイ
ン拡散層を形成しているので、半導体基板に不純物を直
接に導入する場合に比べて、浅いソース／ドレイン拡散
層を形成することができる。
【００１１】
【実施例】以下、ＬＤＤ構造で且つｐ+ 型のゲート電極
を有するｐＭＯＳトランジスタの製造に適用した本発明
の一実施例を、図１、２を参照しながら説明する。
を有するｐＭＯＳトランジスタの製造に適用した本発明
の一実施例を、図１、２を参照しながら説明する。
【００１２】本実施例では、図１（ａ）に示す様に、Ｓ
ｉ基板１１の素子分離領域の表面にＬＯＣＯＳ法でＳｉ
Ｏ2 膜（図示せず）を形成した後、８５０℃、Ｈ2 ／Ｏ
2 ＝１．０のパイロジェニック酸化で、膜厚が８ｎｍで
あるゲート酸化膜としてのＳｉＯ2 膜１２を素子活性領
域の表面に形成する。そして、Ｎ2 雰囲気中で９００
℃、１０分間のアニールを行って、ＳｉＯ2 膜１２の膜
質を向上させる。
ｉ基板１１の素子分離領域の表面にＬＯＣＯＳ法でＳｉ
Ｏ2 膜（図示せず）を形成した後、８５０℃、Ｈ2 ／Ｏ
2 ＝１．０のパイロジェニック酸化で、膜厚が８ｎｍで
あるゲート酸化膜としてのＳｉＯ2 膜１２を素子活性領
域の表面に形成する。そして、Ｎ2 雰囲気中で９００
℃、１０分間のアニールを行って、ＳｉＯ2 膜１２の膜
質を向上させる。
【００１３】その後、膜厚が８０ｎｍで不純物を含有し
ない多結晶Ｓｉ膜１３を堆積させ、１０ｋｅＶの加速エ
ネルギー及び５×１０15ｃｍ-2のドーズ量で多結晶Ｓｉ
膜１３にＢ+ １４をイオン注入して、多結晶Ｓｉ膜１３
をｐ+ 型にする。このときのイオン注入における加速エ
ネルギーは、Ｂ+ １４がＳｉＯ2 膜１２を貫通しない条
件であり、ドーズ量は、多結晶Ｓｉ膜１３が縮退する条
件である。
ない多結晶Ｓｉ膜１３を堆積させ、１０ｋｅＶの加速エ
ネルギー及び５×１０15ｃｍ-2のドーズ量で多結晶Ｓｉ
膜１３にＢ+ １４をイオン注入して、多結晶Ｓｉ膜１３
をｐ+ 型にする。このときのイオン注入における加速エ
ネルギーは、Ｂ+ １４がＳｉＯ2 膜１２を貫通しない条
件であり、ドーズ量は、多結晶Ｓｉ膜１３が縮退する条
件である。
【００１４】次に、図１（ｂ）に示す様に、多結晶Ｓｉ
膜１３上でレジスト１５をゲート電極のパターンに加工
し、このレジスト１５をマスクにして多結晶Ｓｉ膜１３
を異方性エッチングする。そして、レジスト１５をマス
クにして、２０ｋｅＶの加速エネルギー及び２．０×１
０13ｃｍ-2のドーズ量でＳｉ基板１１にＢＦ2 + １６を
イオン注入して、ＬＤＤ構造用のｐ- 型の拡散層１７を
形成する。
膜１３上でレジスト１５をゲート電極のパターンに加工
し、このレジスト１５をマスクにして多結晶Ｓｉ膜１３
を異方性エッチングする。そして、レジスト１５をマス
クにして、２０ｋｅＶの加速エネルギー及び２．０×１
０13ｃｍ-2のドーズ量でＳｉ基板１１にＢＦ2 + １６を
イオン注入して、ＬＤＤ構造用のｐ- 型の拡散層１７を
形成する。
【００１５】その後、レジスト１５を灰化させて剥離
し、金属イオンを除去するために、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ
2 溶液による１０分間の洗浄を施す。そして、更に、塵
埃等の各種粒子や有機物を除去するために、ＮＨ4 ＯＨ
＋Ｈ2 Ｏ2 溶液とＨＣｌ＋Ｈ2Ｏ2 溶液とによる１０分
間ずつの洗浄を施す。
し、金属イオンを除去するために、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ
2 溶液による１０分間の洗浄を施す。そして、更に、塵
埃等の各種粒子や有機物を除去するために、ＮＨ4 ＯＨ
＋Ｈ2 Ｏ2 溶液とＨＣｌ＋Ｈ2Ｏ2 溶液とによる１０分
間ずつの洗浄を施す。
【００１６】次に、図１（ｃ）に示す様に、常圧ＣＶＤ
法によるＳｉＯ2 膜２１等の絶縁膜を１００〜１２０ｎ
ｍの膜厚に堆積させ、ＳｉＯ2 膜２１の全面を異方的に
エッチバックして、このＳｉＯ2 膜２１から成る側壁を
多結晶Ｓｉ膜１３等の側面に形成する。
法によるＳｉＯ2 膜２１等の絶縁膜を１００〜１２０ｎ
ｍの膜厚に堆積させ、ＳｉＯ2 膜２１の全面を異方的に
エッチバックして、このＳｉＯ2 膜２１から成る側壁を
多結晶Ｓｉ膜１３等の側面に形成する。
【００１７】次に、図１（ｄ）に示す様に、膜厚が８０
ｎｍで不純物を含有しない多結晶Ｓｉ膜２２を堆積させ
る。そして、Ｎ2 雰囲気中で９００℃、１時間のアニー
ルを行い、多結晶Ｓｉ膜１３中のボロンを多結晶Ｓｉ膜
２２中へ拡散させて、多結晶Ｓｉ膜２２のうちで多結晶
Ｓｉ膜１３上の部分及びこの部分から僅かにＳｉＯ2膜
２１側の部分のみを自己整合的且つ選択的にｐ+ 型にす
る。
ｎｍで不純物を含有しない多結晶Ｓｉ膜２２を堆積させ
る。そして、Ｎ2 雰囲気中で９００℃、１時間のアニー
ルを行い、多結晶Ｓｉ膜１３中のボロンを多結晶Ｓｉ膜
２２中へ拡散させて、多結晶Ｓｉ膜２２のうちで多結晶
Ｓｉ膜１３上の部分及びこの部分から僅かにＳｉＯ2膜
２１側の部分のみを自己整合的且つ選択的にｐ+ 型にす
る。
【００１８】次に、図２（ａ）に示す様に、多結晶Ｓｉ
膜２２の全面に陽子２３を注入するが、陽子２３はｐ型
の多結晶Ｓｉ膜を多孔質Ｓｉ膜に変える機能を有してい
るので、多結晶Ｓｉ膜２２のうちで多結晶Ｓｉ膜１３上
の部分及びこの部分から僅かにＳｉＯ2 膜２１側の部分
のみが多孔質Ｓｉ膜２４に変わる。
膜２２の全面に陽子２３を注入するが、陽子２３はｐ型
の多結晶Ｓｉ膜を多孔質Ｓｉ膜に変える機能を有してい
るので、多結晶Ｓｉ膜２２のうちで多結晶Ｓｉ膜１３上
の部分及びこの部分から僅かにＳｉＯ2 膜２１側の部分
のみが多孔質Ｓｉ膜２４に変わる。
【００１９】その後、酸化を行うが、多孔質Ｓｉは単結
晶Ｓｉに比べて１０〜２０倍の酸化速度を有しており多
結晶Ｓｉに比べても酸化速度が速い。従って、酸化の時
間を調整することによって、多結晶Ｓｉ膜２２を実質的
に酸化せず、多孔質Ｓｉ膜２４のみをＳｉＯ2 膜２５に
する。
晶Ｓｉに比べて１０〜２０倍の酸化速度を有しており多
結晶Ｓｉに比べても酸化速度が速い。従って、酸化の時
間を調整することによって、多結晶Ｓｉ膜２２を実質的
に酸化せず、多孔質Ｓｉ膜２４のみをＳｉＯ2 膜２５に
する。
【００２０】次に、図２（ｂ）に示す様に、ＳｉＯ2 膜
２５を希フッ酸で除去して、多結晶Ｓｉ膜１３の両側の
多結晶Ｓｉ膜２２同士を分離する。なお、ＳｉＯ2 膜２
１によって、多結晶Ｓｉ膜２２は多結晶Ｓｉ膜１３に対
しても自己整合的に分離されている。
２５を希フッ酸で除去して、多結晶Ｓｉ膜１３の両側の
多結晶Ｓｉ膜２２同士を分離する。なお、ＳｉＯ2 膜２
１によって、多結晶Ｓｉ膜２２は多結晶Ｓｉ膜１３に対
しても自己整合的に分離されている。
【００２１】次に、図２（ｃ）に示す様に、３０ｋｅＶ
の加速エネルギー及び４×１０15ｃｍ-2のドーズ量で多
結晶Ｓｉ膜２２及びＳｉ基板１１にＢＦ2 + ２６をイオ
ン注入して、多結晶Ｓｉ膜２２をｐ+ 型にすると共にソ
ース／ドレイン拡散層としてのｐ+ 型の拡散層２７をＳ
ｉ基板１１に形成する。その後、多結晶Ｓｉ膜２２をソ
ース／ドレイン電極のパターンに加工し、更に、従来公
知の工程を経て、このｐＭＯＳトランジスタを完成させ
る。
の加速エネルギー及び４×１０15ｃｍ-2のドーズ量で多
結晶Ｓｉ膜２２及びＳｉ基板１１にＢＦ2 + ２６をイオ
ン注入して、多結晶Ｓｉ膜２２をｐ+ 型にすると共にソ
ース／ドレイン拡散層としてのｐ+ 型の拡散層２７をＳ
ｉ基板１１に形成する。その後、多結晶Ｓｉ膜２２をソ
ース／ドレイン電極のパターンに加工し、更に、従来公
知の工程を経て、このｐＭＯＳトランジスタを完成させ
る。
【００２２】なお、以上の実施例では、多結晶Ｓｉ膜１
３をｐ+ 型にするためにＢ+ １４をイオン注入し、レジ
スト１５を残存させたままＢＦ2 + １６をイオン注入し
て拡散層１７を形成し、減圧ＣＶＤ法によるＳｉＯ2 膜
２１で多結晶Ｓｉ膜１３の側壁を形成している。
３をｐ+ 型にするためにＢ+ １４をイオン注入し、レジ
スト１５を残存させたままＢＦ2 + １６をイオン注入し
て拡散層１７を形成し、減圧ＣＶＤ法によるＳｉＯ2 膜
２１で多結晶Ｓｉ膜１３の側壁を形成している。
【００２３】しかし、多結晶Ｓｉ膜１３をｐ+ 型にする
ためにＢＦ2 + をイオン注入し、レジスト１５を剥離し
てからＢＦ2 + １６をイオン注入して拡散層１７を形成
し、減圧ＣＶＤ法によるＳｉＯ2 膜２１以外の絶縁膜で
多結晶Ｓｉ膜１３の側壁を形成してもよい。
ためにＢＦ2 + をイオン注入し、レジスト１５を剥離し
てからＢＦ2 + １６をイオン注入して拡散層１７を形成
し、減圧ＣＶＤ法によるＳｉＯ2 膜２１以外の絶縁膜で
多結晶Ｓｉ膜１３の側壁を形成してもよい。
【００２４】また、以上の実施例はｐＭＯＳトランジス
タの製造に本発明を適用したものであるが、例えば、Ｂ
Ｆ2 + １６の代わりに２５ｋｅＶの加速エネルギー及び
１．０×１０14ｃｍ-2のドーズ量でＡｓ+ をイオン注入
してｎ- 型の拡散層を形成し、ＢＦ2 + ２６の代わりに
２０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2のド
ーズ量でＡｓ+ をイオン注入して、多結晶Ｓｉ膜２２を
ｎ+ 型にすると共にｎ+ 型の拡散層を形成すれば、ｎＭ
ＯＳトランジスタを形成することもできる。更に、ＭＯ
Ｓトランジスタ以外の電界効果型半導体装置の製造にも
本発明を適用することができる。
タの製造に本発明を適用したものであるが、例えば、Ｂ
Ｆ2 + １６の代わりに２５ｋｅＶの加速エネルギー及び
１．０×１０14ｃｍ-2のドーズ量でＡｓ+ をイオン注入
してｎ- 型の拡散層を形成し、ＢＦ2 + ２６の代わりに
２０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2のド
ーズ量でＡｓ+ をイオン注入して、多結晶Ｓｉ膜２２を
ｎ+ 型にすると共にｎ+ 型の拡散層を形成すれば、ｎＭ
ＯＳトランジスタを形成することもできる。更に、ＭＯ
Ｓトランジスタ以外の電界効果型半導体装置の製造にも
本発明を適用することができる。
【００２５】
【発明の効果】本発明による電界効果型半導体装置の製
造方法では、ソース電極とドレイン電極、及びソース／
ドレイン電極とゲート電極とを夫々自己整合的に互いに
分離することができ、しかも、ソース／ドレイン拡散層
の面積を縮小することができるので、微細な電界効果型
半導体装置を製造することができる。
造方法では、ソース電極とドレイン電極、及びソース／
ドレイン電極とゲート電極とを夫々自己整合的に互いに
分離することができ、しかも、ソース／ドレイン拡散層
の面積を縮小することができるので、微細な電界効果型
半導体装置を製造することができる。
【００２６】また、浅いソース／ドレイン拡散層を形成
することができるので、微細であるにも拘らず短チャネ
ル効果の抑制された電界効果型半導体装置を製造するこ
とができる。また、寄生抵抗であるソース／ドレイン電
極のコンタクト抵抗を低減させることができるので、微
細であるにも拘らず動作の高速な電界効果型半導体装置
を製造することができる。
することができるので、微細であるにも拘らず短チャネ
ル効果の抑制された電界効果型半導体装置を製造するこ
とができる。また、寄生抵抗であるソース／ドレイン電
極のコンタクト抵抗を低減させることができるので、微
細であるにも拘らず動作の高速な電界効果型半導体装置
を製造することができる。
【図１】ｐＭＯＳトランジスタを製造する本発明の一実
施例の前半を工程順に示す側断面図である。
施例の前半を工程順に示す側断面図である。
【図２】一実施例の後半を工程順に示す側断面図であ
る。
る。
１１ Ｓｉ基板 １３ 多結晶Ｓｉ膜 １４ Ｂ+ ２１ ＳｉＯ2 膜 ２２ 多結晶Ｓｉ膜 ２３ 陽子 ２４ 多孔質Ｓｉ膜 ２５ ＳｉＯ2 膜 ２６ ＢＦ2 + ２７ 拡散層
Claims (3)
- 【請求項１】 ｐ型の不純物を含有しており絶縁性の側
壁を有するゲート電極を半導体基板上に形成する工程
と、 不純物を含まない多結晶Ｓｉ膜を前記ゲート電極、前記
側壁及び前記半導体基板上に形成する工程と、 前記多結晶Ｓｉ膜のうちで前記ゲート電極上の部分へこ
のゲート電極から前記ｐ型の不純物を拡散させる工程
と、 前記多結晶Ｓｉ膜へ陽子を注入して、前記多結晶Ｓｉ膜
のうちで前記ｐ型の不純物を拡散させた部分を多孔質Ｓ
ｉ膜にする工程と、 前記多孔質Ｓｉ膜を酸化Ｓｉ膜にする工程と、 前記酸化Ｓｉ膜を除去する工程と、 前記多結晶Ｓｉ膜のうちで前記ｐ型の不純物を拡散させ
た部分を前記多孔質Ｓｉ膜にした後に、前記多結晶Ｓｉ
膜及び前記半導体基板に不純物を導入してソース／ドレ
イン電極及びソース／ドレイン拡散層を形成する工程と
を具備することを特徴とする電界効果型半導体装置の製
造方法。 - 【請求項２】 前記ソース／ドレイン拡散層を形成する
ための前記不純物がｐ型の不純物であることを特徴とす
る請求項１記載の電界効果型半導体装置の製造方法。 - 【請求項３】 前記ソース／ドレイン拡散層を形成する
ための前記不純物がｎ型の不純物であることを特徴とす
る請求項１記載の電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12978595A JP3344162B2 (ja) | 1995-04-28 | 1995-04-28 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12978595A JP3344162B2 (ja) | 1995-04-28 | 1995-04-28 | 電界効果型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306919A JPH08306919A (ja) | 1996-11-22 |
| JP3344162B2 true JP3344162B2 (ja) | 2002-11-11 |
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ID=15018174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12978595A Expired - Fee Related JP3344162B2 (ja) | 1995-04-28 | 1995-04-28 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3344162B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100537278B1 (ko) * | 2003-09-05 | 2005-12-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
-
1995
- 1995-04-28 JP JP12978595A patent/JP3344162B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08306919A (ja) | 1996-11-22 |
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