JPH0964361A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0964361A JPH0964361A JP23612395A JP23612395A JPH0964361A JP H0964361 A JPH0964361 A JP H0964361A JP 23612395 A JP23612395 A JP 23612395A JP 23612395 A JP23612395 A JP 23612395A JP H0964361 A JPH0964361 A JP H0964361A
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- Japan
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- gate electrode
- gate
- region
- semiconductor device
- manufacturing
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Abstract
(57)【要約】
【課題】ポケット構造を有するＭＯＳトランジスタの製
造工程を簡略化する。 【解決手段】Ｐ型シリコン基板１上にゲート電極４を形
成した後、ゲート電極４を通過するエネルギーでＰ型不
純物をイオン注入し、ゲート電極４の直下にしきい値電
圧制御用のＰ型不純物層２を、それ以外の部分にパンチ
スルーストッパー領域６を同時に形成する。しかる後、
ＬＤＤ層５、ソース／ドレイン領域８を形成する。
造工程を簡略化する。 【解決手段】Ｐ型シリコン基板１上にゲート電極４を形
成した後、ゲート電極４を通過するエネルギーでＰ型不
純物をイオン注入し、ゲート電極４の直下にしきい値電
圧制御用のＰ型不純物層２を、それ以外の部分にパンチ
スルーストッパー領域６を同時に形成する。しかる後、
ＬＤＤ層５、ソース／ドレイン領域８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、例えば、いわゆるポケット構造を有するＭＯ
Ｓ型半導体装置の製造方法に適用して特に好適なもので
ある。
法に関し、例えば、いわゆるポケット構造を有するＭＯ
Ｓ型半導体装置の製造方法に適用して特に好適なもので
ある。
【０００２】
【従来の技術】近年、ＭＯＳ型半導体装置は微細化の一
途をたどり、それに伴い、ソース・ドレイン間のパンチ
スルーによるリーク電流増加の問題が生じている。
途をたどり、それに伴い、ソース・ドレイン間のパンチ
スルーによるリーク電流増加の問題が生じている。
【０００３】そこで、例えば、特開平６−１５１４５２
号公報に記載されているように、ＬＤＤ構造の低濃度拡
散層（ＬＤＤ層）の周囲に、パンチスルーストッパー領
域として、基板と同一導電型の拡散層を基板より高濃度
に形成して、いわゆるポケット構造とすることにより、
リーク電流を低減することが提案されている。
号公報に記載されているように、ＬＤＤ構造の低濃度拡
散層（ＬＤＤ層）の周囲に、パンチスルーストッパー領
域として、基板と同一導電型の拡散層を基板より高濃度
に形成して、いわゆるポケット構造とすることにより、
リーク電流を低減することが提案されている。
【０００４】図２に、ポケット構造を有する従来のＭＯ
Ｓ型半導体装置の製造方法を示す。
Ｓ型半導体装置の製造方法を示す。
【０００５】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板１上にゲート酸化膜３を形成した後、ゲートし
きい値電圧を制御するための不純物（ボロン）２をＰ型
シリコン基板１のチャネル領域全体に導入する。
コン基板１上にゲート酸化膜３を形成した後、ゲートし
きい値電圧を制御するための不純物（ボロン）２をＰ型
シリコン基板１のチャネル領域全体に導入する。
【０００６】次に、図２（ｂ）に示すように、Ｎ型不純
物をドープした多結晶シリコンを３０００Å程度堆積
し、それをパターニングして、ゲート電極４を形成す
る。
物をドープした多結晶シリコンを３０００Å程度堆積
し、それをパターニングして、ゲート電極４を形成す
る。
【０００７】次に、図２（ｃ）に示すように、ゲート電
極４をマスクとして、Ｐ型シリコン基板１にボロンをイ
オン注入し、パンチスルーストッパー領域６を形成す
る。この時、ボロンの濃度は基板の濃度よりも高濃度と
なるように、また、ボロンの加速電圧は、パンチスルー
ストッパー領域６の形成深さが、後に形成するＬＤＤ層
５より深く、且つ、後に形成するソース／ドレイン領域
８より浅くなるように選択する。
極４をマスクとして、Ｐ型シリコン基板１にボロンをイ
オン注入し、パンチスルーストッパー領域６を形成す
る。この時、ボロンの濃度は基板の濃度よりも高濃度と
なるように、また、ボロンの加速電圧は、パンチスルー
ストッパー領域６の形成深さが、後に形成するＬＤＤ層
５より深く、且つ、後に形成するソース／ドレイン領域
８より浅くなるように選択する。
【０００８】次に、図２（ｄ）に示すように、同じくゲ
ート電極４をマスクとして、Ｐ型シリコン基板１にリン
をイオン注入し、ＬＤＤ層５を形成する。
ート電極４をマスクとして、Ｐ型シリコン基板１にリン
をイオン注入し、ＬＤＤ層５を形成する。
【０００９】次に、図２（ｅ）に示すように、全面にシ
リコン酸化膜を堆積し、それをエッチバックすることに
より、ゲート電極４の側面にゲート側壁７を形成する。
リコン酸化膜を堆積し、それをエッチバックすることに
より、ゲート電極４の側面にゲート側壁７を形成する。
【００１０】次に、図２（ｆ）に示すように、ゲート電
極４とゲート側壁７をマスクとして、イオン注入法によ
り、Ｐ型シリコン基板１に砒素を導入し、ソース／ドレ
イン領域８を形成する。その後、アニールにより、不純
物層を活性化する。
極４とゲート側壁７をマスクとして、イオン注入法によ
り、Ｐ型シリコン基板１に砒素を導入し、ソース／ドレ
イン領域８を形成する。その後、アニールにより、不純
物層を活性化する。
【００１１】以上の工程により、ポケット構造を有する
ＮチャネルＭＯＳトランジスタが形成される。
ＮチャネルＭＯＳトランジスタが形成される。
【００１２】
【発明が解決しようとする課題】上述した従来のポケッ
ト構造を有するＭＯＳ型半導体装置の製造方法において
は、しきい値電圧を制御するためのボロンとパンチスル
ーを防止するためのボロンを別個の工程で導入していた
ため、ポケット構造の無いＭＯＳ型半導体装置と比較し
て製造工程数が多くなり、製造コストが高くなってい
た。
ト構造を有するＭＯＳ型半導体装置の製造方法において
は、しきい値電圧を制御するためのボロンとパンチスル
ーを防止するためのボロンを別個の工程で導入していた
ため、ポケット構造の無いＭＯＳ型半導体装置と比較し
て製造工程数が多くなり、製造コストが高くなってい
た。
【００１３】そこで、本発明の目的は、例えば、ポケッ
ト構造を有するＭＯＳ型半導体装置の製造方法を簡略化
することである。
ト構造を有するＭＯＳ型半導体装置の製造方法を簡略化
することである。
【００１４】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体装置の製造方法は、第１導電型の半導体
基板上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極を形成する工程と、前記ゲート電極
直下の部分を含む前記半導体基板の全面に第１導電型の
不純物をイオン注入する工程と、前記ゲート電極をマス
クとして、前記ゲート電極が形成されていない領域の前
記半導体基板に第２導電型の不純物をイオン注入する工
程と、前記ゲート電極の側壁にサイドウォール絶縁膜を
形成する工程と、前記ゲート電極及び前記サイドウォー
ル絶縁膜をマスクとして、前記ゲート電極及び前記サイ
ドウォール絶縁膜が形成されていない領域の前記半導体
基板に第２導電型の不純物をイオン注入する工程とを有
する。
本発明の半導体装置の製造方法は、第１導電型の半導体
基板上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極を形成する工程と、前記ゲート電極
直下の部分を含む前記半導体基板の全面に第１導電型の
不純物をイオン注入する工程と、前記ゲート電極をマス
クとして、前記ゲート電極が形成されていない領域の前
記半導体基板に第２導電型の不純物をイオン注入する工
程と、前記ゲート電極の側壁にサイドウォール絶縁膜を
形成する工程と、前記ゲート電極及び前記サイドウォー
ル絶縁膜をマスクとして、前記ゲート電極及び前記サイ
ドウォール絶縁膜が形成されていない領域の前記半導体
基板に第２導電型の不純物をイオン注入する工程とを有
する。
【００１５】
【作用】本発明では、例えば、ポケット構造を有するＭ
ＯＳ型半導体装置の製造方法において、しきい値電圧制
御のための不純物導入とパンチスルーストッパー領域を
形成するための不純物導入とを同じ工程で行うことによ
り、その製造工程数を削減し、製造コストを低下させ
る。
ＯＳ型半導体装置の製造方法において、しきい値電圧制
御のための不純物導入とパンチスルーストッパー領域を
形成するための不純物導入とを同じ工程で行うことによ
り、その製造工程数を削減し、製造コストを低下させ
る。
【００１６】
【実施例】以下、本発明を、ポケット構造を有するＮチ
ャネルＭＯＳ型半導体装置の製造方法に適用した一実施
例につき図１を参照して説明する。
ャネルＭＯＳ型半導体装置の製造方法に適用した一実施
例につき図１を参照して説明する。
【００１７】まず、図１（ａ）に示すように、１０Ω／
ｃｍ2 程度の比抵抗を有するＰ型シリコン基板１を熱酸
化することにより、７０〜１５０Å程度の膜厚のゲート
酸化膜３をシリコン基板１の素子活性領域の表面に形成
する。次に、ゲート酸化膜３上に３０００Å程度の膜厚
の多結晶シリコン膜をＣＶＤ法により全面に堆積し、こ
の多結晶シリコン膜をリソグラフィにより０．８μｍ以
下の幅の線状にパターニングして、ゲート酸化膜３上に
ゲート電極４を形成する。
ｃｍ2 程度の比抵抗を有するＰ型シリコン基板１を熱酸
化することにより、７０〜１５０Å程度の膜厚のゲート
酸化膜３をシリコン基板１の素子活性領域の表面に形成
する。次に、ゲート酸化膜３上に３０００Å程度の膜厚
の多結晶シリコン膜をＣＶＤ法により全面に堆積し、こ
の多結晶シリコン膜をリソグラフィにより０．８μｍ以
下の幅の線状にパターニングして、ゲート酸化膜３上に
ゲート電極４を形成する。
【００１８】次に、図１（ｂ）に示すように、３．０×
１０12〜５．０×１０12／ｃｍ2 程度のドーズ量のボロ
ン（Ｂ）イオンを１００〜１５０ＫｅＶ程度のエネルギ
ーでシリコン基板１にイオン注入し、ゲート電極４とオ
ーバーラップしないシリコン基板１の領域にパンチスル
ーストッパー領域６を形成すると同時に、ゲート電極４
直下のチャネル領域にしきい値電圧制御用のＰ型不純物
拡散層２を形成する。
１０12〜５．０×１０12／ｃｍ2 程度のドーズ量のボロ
ン（Ｂ）イオンを１００〜１５０ＫｅＶ程度のエネルギ
ーでシリコン基板１にイオン注入し、ゲート電極４とオ
ーバーラップしないシリコン基板１の領域にパンチスル
ーストッパー領域６を形成すると同時に、ゲート電極４
直下のチャネル領域にしきい値電圧制御用のＰ型不純物
拡散層２を形成する。
【００１９】次に、図１（ｃ）に示すように、ゲート電
極４をマスクとして、１．０×１０12〜３．０×１０12
／ｃｍ2 程度のドーズ量のリン（Ｐ）イオンを５０〜８
０ＫｅＶ程度のエネルギーでシリコン基板１にイオン注
入し、ゲート電極４の両側のシリコン基板１に浅い接合
の不純物拡散層であるＬＤＤ層５を形成する。
極４をマスクとして、１．０×１０12〜３．０×１０12
／ｃｍ2 程度のドーズ量のリン（Ｐ）イオンを５０〜８
０ＫｅＶ程度のエネルギーでシリコン基板１にイオン注
入し、ゲート電極４の両側のシリコン基板１に浅い接合
の不純物拡散層であるＬＤＤ層５を形成する。
【００２０】次に、図１（ｄ）に示すように、ＳｉＯ2
膜７をＣＶＤ法によりシリコン基板１上の全面に堆積
し、このＳｉＯ2 膜７をエッチバックすることにより、
ゲート電極４の側面にサイドウォール絶縁膜であるゲー
ト側壁７を形成する。
膜７をＣＶＤ法によりシリコン基板１上の全面に堆積
し、このＳｉＯ2 膜７をエッチバックすることにより、
ゲート電極４の側面にサイドウォール絶縁膜であるゲー
ト側壁７を形成する。
【００２１】次に、図１（ｅ）に示すように、ゲート電
極４及びゲート側壁７をマスクとして、イオン注入によ
り、３．０×１０15〜６．０×１０15／ｃｍ2 程度のド
ーズ量の砒素（Ａｓ）イオンを６０〜９０ＫｅＶ程度の
エネルギーでシリコン基板１に導入し、ゲート電極４及
びゲート側壁７が形成されていない領域のシリコン基板
１にソース／ドレイン領域８を形成する。その後、アニ
ールにより、この不純物拡散層と低濃度の不純物拡散層
を夫々活性化する。このアニールは、例えば、Ｎ2 又は
Ａｒの不活性雰囲気下で９５０℃、１０分間行う。な
お、アニールは、図１（ｂ）のボロン注入後、図１
（ｃ）のリン注入後及び図１（ｄ）の砒素注入後に夫々
別に行っても良い。
極４及びゲート側壁７をマスクとして、イオン注入によ
り、３．０×１０15〜６．０×１０15／ｃｍ2 程度のド
ーズ量の砒素（Ａｓ）イオンを６０〜９０ＫｅＶ程度の
エネルギーでシリコン基板１に導入し、ゲート電極４及
びゲート側壁７が形成されていない領域のシリコン基板
１にソース／ドレイン領域８を形成する。その後、アニ
ールにより、この不純物拡散層と低濃度の不純物拡散層
を夫々活性化する。このアニールは、例えば、Ｎ2 又は
Ａｒの不活性雰囲気下で９５０℃、１０分間行う。な
お、アニールは、図１（ｂ）のボロン注入後、図１
（ｃ）のリン注入後及び図１（ｄ）の砒素注入後に夫々
別に行っても良い。
【００２２】以上の工程により、ポケット構造を有する
ＮチャネルＭＯＳトランジスタが形成される。
ＮチャネルＭＯＳトランジスタが形成される。
【００２３】
【発明の効果】本発明によれば、例えば、ポケット構造
を有するＭＯＳ型半導体装置の製造方法において、しき
い値電圧制御用のイオン注入工程とパンチスルーストッ
パー領域を形成するためのイオン注入工程とを同時に行
うことができるため、従来の製造方法に比べて製造工程
数を削減することができ、延いては、製造コストを低下
させることができる。
を有するＭＯＳ型半導体装置の製造方法において、しき
い値電圧制御用のイオン注入工程とパンチスルーストッ
パー領域を形成するためのイオン注入工程とを同時に行
うことができるため、従来の製造方法に比べて製造工程
数を削減することができ、延いては、製造コストを低下
させることができる。
【図１】本発明の一実施例によるポケット構造を有する
ＭＯＳトランジスタの製造方法を工程順に示す断面図で
ある。
ＭＯＳトランジスタの製造方法を工程順に示す断面図で
ある。
【図２】従来のポケット構造を有するＭＯＳトランジス
タの製造方法を工程順に示す断面図である。
タの製造方法を工程順に示す断面図である。
１ Ｐ型シリコン基板 ２ Ｐ型不純物拡散層 ３ ゲート酸化膜 ４ ゲート電極 ５ ＬＤＤ層 ６ パンチスルーストッパー領域 ７ ゲート側壁 ８ ソース／ドレイン領域
Claims (1)
- 【請求項１】 第１導電型の半導体基板上にゲート絶縁
膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極直下の部分を含む前記半導体基板の全面
に第１導電型の不純物をイオン注入する工程と、 前記ゲート電極をマスクとして、前記ゲート電極が形成
されていない領域の前記半導体基板に第２導電型の不純
物をイオン注入する工程と、 前記ゲート電極の側壁にサイドウォール絶縁膜を形成す
る工程と、 前記ゲート電極及び前記サイドウォール絶縁膜をマスク
として、前記ゲート電極及び前記サイドウォール絶縁膜
が形成されていない領域の前記半導体基板に第２導電型
の不純物をイオン注入する工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23612395A JPH0964361A (ja) | 1995-08-22 | 1995-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23612395A JPH0964361A (ja) | 1995-08-22 | 1995-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964361A true JPH0964361A (ja) | 1997-03-07 |
Family
ID=16996100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23612395A Withdrawn JPH0964361A (ja) | 1995-08-22 | 1995-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964361A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297111B1 (en) * | 1997-08-20 | 2001-10-02 | Advanced Micro Devices | Self-aligned channel transistor and method for making same |
| WO2008111437A1 (ja) * | 2007-03-05 | 2008-09-18 | Nec Corporation | 半導体装置の製造方法 |
| WO2025152319A1 (zh) * | 2024-01-18 | 2025-07-24 | 上海华虹宏力半导体制造有限公司 | 半导体结构的形成方法 |
-
1995
- 1995-08-22 JP JP23612395A patent/JPH0964361A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297111B1 (en) * | 1997-08-20 | 2001-10-02 | Advanced Micro Devices | Self-aligned channel transistor and method for making same |
| WO2008111437A1 (ja) * | 2007-03-05 | 2008-09-18 | Nec Corporation | 半導体装置の製造方法 |
| WO2025152319A1 (zh) * | 2024-01-18 | 2025-07-24 | 上海华虹宏力半导体制造有限公司 | 半导体结构的形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |