JP3345882B2

JP3345882B2 - 半導体装置および半導体記憶装置

Info

Publication number: JP3345882B2
Application number: JP25485199A
Authority: JP
Inventors: 弘行高橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-09-08
Filing date: 1999-09-08
Publication date: 2002-11-18
Anticipated expiration: 2019-09-08
Also published as: KR100399689B1; JP2001084770A; US6522181B1; KR20010030292A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
半導体記憶装置に関し、特に、アクセス時間の短縮化を
実現し易い半導体装置および半導体記憶装置に関する。

【０００２】

【従来の技術】従来技術を図９を参照して説明する。図
９は、メモリチップ１０上の回路の概略配置を示してい
る。メモリチップ１０の回路は、クロック信号と同期が
とられることなくランダムに各種信号が入力される非同
期式である。メモリチップ１０には、メモリセルが設け
られたＲＡＭコア１２が配置されている。

【０００３】上記メモリセルを選択するための複数の制
御信号ＣＥ２、／ＣＥ１（ＣＥ１のバー）、／ＬＢ（Ｌ
Ｂのバー）、／ＵＢ（ＵＢのバー）、Ａ１、Ａ０のそれ
ぞれが、メモリチップ１０の外周部に設けられた複数の
ピン（パッド）Ｐｄから入力される。ここで、制御信号
ＣＥは、メモリチップ１０を選択するためのチップ・イ
ネーブル信号である。制御信号Ａ１，Ａ０は、ＲＡＭコ
ア１２の上記メモリセルのビット線を選択するためのア
ドレス信号である。

【０００４】複数の制御信号ＣＥ２、／ＣＥ１、／Ｌ
Ｂ、／ＵＢ、Ａ１、Ａ０の全てが”選択状態”である場
合に、上記メモリセルが選択される。上記メモリセルが
非選択の場合、メモリチップ１０は、消費電力の低減の
ため、電流が流れないようになっている。ここで、入力
初段のパワーカット論理の順番は、ＣＥ２信号＞／ＣＥ
１信号＞／ＬＢ信号、／ＵＢ信号＞他入力信号．となっ
ている。すなわち、ＣＥ２信号が”非選択状態”であれ
ば、その時点で直ちに（／ＣＥ１信号を含む他の制御信
号が”選択状態”にあるか”非選択状態”にあるかに依
らずに）、メモリチップ１０の全てのパスに電流が流れ
ないようになっている。

【０００５】図９の構成の場合、上記メモリセルの読出
しアクセス時間が最も遅い、読出しアクセスワーストパ
スは、下記の通りとなる。ＣＥ２信号−パス（Ａ）→／
ＣＥ１と論理（ＯＲ回路１４）−パス（Ｂ）→／ＬＢ、
／ＵＢと論理（ＯＲ回路１６）−パス（Ｃ）→チップ下
側入力バッファ１３．

【０００６】一般に、メモリチップ１０において、パッ
ドＰｄは、メモリチップ１０の上辺、下辺に配置され、
縦長チップになるため、上下間の長配線（パス（Ａ）、
（Ｂ）および（Ｃ））による信号伝搬遅延が問題とな
る。

【０００７】

【発明が解決しようとする課題】上記のように、ＣＥ２
信号の遅延量（アクセス時間）が最大となり、スピード
派生を制限する。８ＭＬＰＳＲＡＭでシミュレーション
した結果、Ａｄｄ（アドレス）信号（図９ではＡ０，Ａ
１信号）のアクセス時間が５０ｎｓであるのに対して、
ＣＥ２信号のアクセス時間は５７ｎｓであり、１４％増
となっている。

【０００８】メモリチップ１０の長辺１５は、８〜１２
ｍｍ程度である。図９に示すように、ＣＥ２信号は、パ
ス（Ａ）、（Ｂ）および（Ｃ）において、メモリチップ
１０の長辺１５を３回通過するので、その分、遅延が大
きい。これにより、ＣＥ系の信号のアクセス特性が悪化
している。なお、上記問題は、ＳＲＡＭやフラッシュメ
モリなどのメモリに共通の問題である。アクセス時間が
短い半導体記憶装置が望まれる。

【０００９】

【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つき、番号、記号等
が添記されている。その番号、記号等は、請求項対応の
技術的事項と実施の複数・形態のうちの少なくとも一つ
の形態の技術的事項との一致・対応関係を明白にしてい
るが、その請求項対応の技術的事項が実施の形態の技術
的事項に限定されることを示すためのものではない。

【００１０】本発明の半導体装置（３０）は、第１信号
（ＣＥ２）と、前記第１信号（ＣＥ２）および第２信号
（／ＣＥ１）に基づいて生成された生成信号（（Ｂ））
とを入力する入力部（３６）と、前記入力部（３６）に
入力された前記第１信号（ＣＥ２）および前記生成信号
（（Ｂ））のいずれか一方が出力されるように制御する
制御部（３４）とを備えてなり、前記入力部（３６）
は、前記生成信号（（Ｂ））よりも先に前記第１信号
（ＣＥ２）を入力し、前記制御部（３４）は、予め設定
された所定時間後に前記第１信号（ＣＥ２）に代えて前
記生成信号（（Ｂ））が前記入力部（３６）から出力さ
れるように制御する。

【００１１】本発明の半導体装置（３０）において、前
記制御部（３４）は、前記第１信号（ＣＥ２）が前記入
力部（３６）に入力されてから前記生成信号（（Ｂ））
が前記入力部（３６）に入力されるまで前記第１信号
（ＣＥ２）が前記入力部（３６）から出力されるように
制御し、前記生成信号（（Ｂ））が前記入力部（３６）
に入力されたときに前記第１信号（ＣＥ２）に代えて前
記生成信号（（Ｂ））が前記入力部（３６）から出力さ
れるように制御する。

【００１２】本発明の半導体装置（３０）は、第１信号
（ＣＥ２）を設定された遅延量だけ遅延させてなる、遅
延第１信号（３２ａ）を出力する遅延部（３２）と、前
記第１信号（ＣＥ２）および前記遅延第１信号（３２
ａ）に基づいて、制御信号（２１）を生成する制御信号
生成部（３４）と、前記第１信号（ＣＥ２）と、前記第
１信号（ＣＥ２）および第２信号（／ＣＥ１）に基づい
て生成される生成信号（（Ｂ））とを入力し、前記制御
信号（２１）に応答して、前記第１信号（ＣＥ２）およ
び前記生成信号（（Ｂ））のいずれか一方を出力する信
号出力部（３６）とを備えている。

【００１３】本発明の半導体装置（３０）において、前
記設定された遅延量は、可変である。上記半導体装置
（３０）は、その初期設定の段階で、前記設定された遅
延量を、周囲の状況に応じた特定の値に設定することが
できる。また、上記半導体装置（３０）は、その動作中
に、クロック信号（ＣＬＫ）を直接的または間接的に反
映させて、もしくは前記クロック信号（ＣＬＫ）のみを
反映させまたは前記クロック信号（ＣＬＫ）をその一部
に反映させることにより、前記設定された遅延量を調整
することができる。さらに、上記半導体装置（３０）
は、その動作中に、前記設定された遅延量として、その
遅延量をダイナミックに制御することができる。

【００１４】本発明の半導体装置（３０）において、前
記設定された遅延量は、前記第１信号（ＣＥ２）が前記
信号出力部（３６）に入力されてから、前記生成信号
（（Ｂ））が前記信号出力部（３６）に入力されるまで
の時間と実質的に同じである。

【００１５】本発明の半導体装置（３０）において、前
記設定された遅延量は、前記第１信号（ＣＥ２）が前記
信号出力部（３６）に入力されてから、前記生成信号
（（Ｂ））が前記信号出力部（３６）に入力されるまで
の時間よりも長い。

【００１６】本発明の半導体装置（３０）において、前
記信号出力部（３６）は、前記生成信号（（Ｂ））より
も先に前記第１信号（ＣＥ２）を入力し、前記第１信号
（ＣＥ２）を入力してから前記生成信号（（Ｂ））を入
力するまで前記第１信号（ＣＥ２）を出力し、前記生成
信号（（Ｂ））を入力したときに前記第１信号（ＣＥ
２）に代えて前記生成信号（（Ｂ））を出力する。

【００１７】本発明の半導体装置（９０）は、第１信号
（ＩＮ）をラッチし、クロック信号（ＣＬＫ）に応答し
て、前記ラッチした第１信号（ＩＮ）を第２信号（９
３）として出力するラッチ回路（９２）と、前記第１信
号（ＩＮ）および前記第２信号（９３）に基づいて、制
御信号を生成する制御信号生成部（９５）と、前記第１
信号（ＩＮ）と前記第２信号（９３）とを入力し、前記
制御信号に応答して、前記第１信号（ＩＮ）および前記
第２信号（９３）のいずれか一方を出力する信号出力部
（９６）とを備えている。

【００１８】本発明の半導体装置（１００）は、第１信
号（ＩＮ）をラッチし、クロック信号（ＣＬＫ）に応答
して、前記ラッチした第１信号（ＩＮ）を第２信号（１
０３）として出力するラッチ回路（１０２）と、前記第
１信号（ＩＮ）および前記クロック信号（ＣＬＫ）に基
づいて、制御信号を生成する制御信号生成部（１０５）
と、前記第１信号（ＩＮ）と前記第２信号（１０３）と
を入力し、前記制御信号に応答して、前記第１信号（Ｉ
Ｎ）および前記第２信号（１０３）のいずれか一方を出
力する信号出力部（１０６）とを備えている。

【００１９】本発明の半導体記憶装置は、メモリセルア
レイ（１２）と、前記メモリセルアレイ（１２）のメモ
リセルを選択するための選択信号（ＣＥ１２）を生成す
る選択信号生成部（３０）とを備えてなる半導体記憶装
置であって、前記半導体記憶装置は、チップ（１０）に
設けられ、前記選択信号生成部（３０）は、前記チップ
（１０）の第１の位置から第１信号（ＣＥ２）を入力
し、前記第１信号（ＣＥ２）を設定された遅延量だけ遅
延させてなる遅延第１信号（３２ａ）を出力する遅延部
（３２）と、前記第１信号（ＣＥ２）と前記遅延第１信
号（３２ａ）とを入力し、前記第１信号（ＣＥ２）およ
び前記遅延第１信号（３２ａ）に基づいて制御信号（２
１）を生成する制御信号生成部（３４）と、前記第１信
号（ＣＥ２）と、前記第１信号（ＣＥ２）および前記チ
ップ（１０）の第２の位置から入力された第２信号（／
ＣＥ１）に基づいて生成される生成信号（Ｂ）とを入力
し、前記制御信号（２１）に応答して、前記第１信号
（ＣＥ２）および前記生成信号（Ｂ）のいずれか一方を
前記選択信号（ＣＥ１２）として出力する信号出力部
（３６）とを備えている。

【００２０】本発明の半導体記憶装置において、前記設
定された遅延量は、前記チップ（１０）の前記第１の位
置において前記第１信号（ＣＥ２）を入力する第１入力
部（Ｐｄ）と、前記チップ（１０）の前記第２の位置に
おいて前記第２信号（／ＣＥ１）を入力する第２入力部
（Ｐｄ）との間における配線の信号伝搬遅延（配線遅
延）に対応している。

【００２１】本発明の半導体記憶装置において、前記生
成信号（（Ｂ））は、前記第１信号（ＣＥ２）および前
記第２信号（／ＣＥ１）が論理演算された結果として生
成され、前記設定された遅延量は、前記論理演算がなさ
れて前記生成信号（（Ｂ））が生成されるときの論理遅
延に対応している。

【００２２】本発明の半導体記憶装置において、前記遅
延部（３２）は、長配線（６５）により構成されてい
る。

【００２３】本発明の半導体記憶装置において、前記遅
延部（３２）は、前記第１入力部（Ｐｄ）と前記第２入
力部（Ｐｄ）との間に設けられた長配線（６５）により
構成されている。

【００２４】本発明の半導体装置（３０、９０）は、本
来の信号（複数の信号ＣＥ２、／ＣＥ１、ＩＮ（クロッ
ク信号ＣＬＫを含む）の論理がとられた（クロック信号
ＣＬＫに同期している状態を含む）信号（（ａ）、
（Ｂ）、９３）と、前記複数の信号（ＣＥ２、／ＣＥ
１、ＩＮ、ＣＬＫ）のうちの一または二以上の信号
（（ｂ）、ＩＮ）とを切り替えるマルチプレクサ（３
６、９６）であって、前記切り替えは、制御信号（２
１）に応答して行われる。

【００２５】前記制御信号（２１）は、ＮＡＮＤ回路
（３４、９５）およびＮＯＲ回路のいずれかによって生
成される。前記ＮＡＮＤ回路（３４、９５）には、ハイ
状態のときにアクティブとされる信号（ＣＥ２、ＩＮ）
が入力され、前記ＮＯＲ回路には、ロー状態のときにア
クティブとされる信号が入力される。

【００２６】本発明は、複数の信号（ＣＥ２、／ＣＥ
１）の論理出力をするマルチプレクサ（３６）であっ
て、前記複数の信号（ＣＥ２、／ＣＥ１）のうちのいず
れか一方の信号（ＣＥ２）のみを選択的に出力し、所定
時間後に前記論理出力を選択的に切り替えて出力するマ
ルチプレクサ（３６）である。

【００２７】図１に示される論理演算（１４）がなされ
た信号（（ａ）、（Ｂ））は、配線遅延および論理遅延
が加わってから、出力される。本発明では、図１に示さ
れるように、前記論理演算（１４）がなされていなくて
論理遅延が無く、しかも長配線（（Ａ））を伝搬せずに
配線遅延が最小限である信号（ＣＥ２）が、まず出力信
号（ＣＥ１２）として出力される。それとともに、前記
論理演算（１４）がなされた信号（（ａ）、（Ｂ））が
前記出力信号（ＣＥ１２）として出力されることが可能
な時間（パス（Ａ）および（Ｂ）の信号伝搬遅延、前記
論理演算（１４）の論理遅延）に相当する遅延を有する
信号を、ダミー信号として生成する。このときのダミー
信号としては、遅延回路（３２）を経た信号、または長
配線（６５）を経た信号を用いることができる。

【００２８】また、図５に示されるクロック信号（ＣＬ
Ｋ）に同期してラッチされて出力された信号（９３）に
は、配線遅延（さらには論理遅延）、およびクロック信
号（ＣＬＫ）を待つ時間が加わってから、出力される。
本発明では、図５に示されるように、入力信号（ＩＮ）
がまず、クロック信号（ＣＬＫ）に同期することなくそ
のままＯＵＴ信号として出力される。それとともに、前
記クロック信号（ＣＬＫ）に同期して出力された信号
（９３）が前記ＯＵＴ信号として出力されることが可能
な時間（クロック信号の入力タイミング）に相当する遅
延を有する信号を、ダミー信号として生成する。このと
きのダミー信号としては、クロック信号自体、またはク
ロック信号に同期して出力された信号（９３）を用いる
ことができる。

【００２９】本発明のマルチプレクサ（３６）は、第１
信号（ＣＥ２、ＩＮ）および第２信号（／ＣＥ１、ＣＬ
Ｋ）に基づいて生成され、回路動作上において本来正式
なオリジナル信号（図１では符号（ａ）として示す、図
２では、（Ｂ）として示す、図５では９３として示す）
と、前記第１信号（ＣＥ２、ＩＮ）とを入力し、制御信
号（図１では（Ｘ）、図５では９３、図６ではＣＬＫと
して示す）に応答して、前記入力したオリジナル信号お
よび第１信号のうちの一方を選択して出力する。

【００３０】前記マルチプレクサ（３６）は、前記オリ
ジナル信号よりも先に前記第１信号を入力し、前記第１
信号を入力したときに前記オリジナル信号を入力するま
で前記入力した第１信号を出力し、前記オリジナル信号
を入力したときに前記第１信号から前記入力したオリジ
ナル信号に切り替えて出力する。

【００３１】

【発明の実施の形態】以下、添付図面を参照して、本発
明の半導体記憶装置の一実施形態について詳細に説明す
る。

【００３２】図１は、本発明の第１実施形態の構成の一
部を示した図である。図１は、図９に示したメモリチッ
プ１０におけるアドレス信号入力部（ＲＡＭコア１２）
よりも前段を示している（配線（ＥＵ）、（ＥＤ）参
照）。図１において、図９と同じ構成要素については、
同じ符号を付してその説明を省略する。本実施形態は、
図９に示した回路構成と同じく、非同期式の回路であ
る。

【００３３】図１に示すように、本実施形態では、バイ
パス回路３０、４０が設けられている。まず、バイパス
回路３０について説明する。

【００３４】アクセス時間が最大であったＣＥ２信号に
対して、バイパス回路３０が設けられている。バイパス
回路３０は、遅延回路３２と、ＮＡＮＤ回路３４と、マ
ルチプレクサ（データセレクタ、多重化装置）３６とを
備えている。バイパス回路３０は、ＣＥ２信号の入力部
と、／ＬＢ信号、／ＵＢ信号との論理演算部（ＯＲ回路
１６）との間に設けられている。

【００３５】遅延回路３２は、パス（Ａ）を経由してい
ないＣＥ２信号を入力し、その入力したＣＥ２信号を予
め設定された時間だけ遅延させて、出力信号３２ａとし
て出力する。遅延回路３２は、遅延回路３２に入力され
た信号を、パス（Ａ）およびパス（Ｂ）の信号伝搬遅延
（チップ長辺の２つ分の信号伝搬遅延）分、遅延させて
出力する。上記予め設定された時間は、可変に設定され
ることができる。

【００３６】ＮＡＮＤ回路３４は、第１入力部３４ａ
と、第２入力部３４ｂとを有している。ＮＡＮＤ回路３
４は、第１入力部３４ａにて、遅延回路３２からの出力
信号３２ａを入力するとともに、第２入力部３４ｂに
て、パス（Ａ）を経由していないＣＥ２信号を入力し、
それらの入力した２つの信号のＮＡＮＤ論理がとられた
信号２１を出力する。

【００３７】マルチプレクサ３６は、２つの入力部３６
ａ、３６ｂと、２つの選択信号入力部３６ｄ、３６ｅ
と、１つの出力部３６ｃを有している。マルチプレクサ
３６は、２つの選択信号入力部３６ｄ、３６ｅのそれぞ
れから入力した信号に応答して、２つの入力部３６ａ、
３６ｂのそれぞれから入力した信号のいずれかを出力部
３６ｃから出力する。ここで、マルチプレクサ３６の有
する上記入力部および上記選択信号入力部のそれぞれの
数は、２つであるとして説明したが、３つ以上であるこ
とができる。

【００３８】ＮＡＮＤ回路３４からの出力信号２１は、
第１の入力部３６ａに入力された信号を選択出力する選
択信号として、選択信号入力部３６ｄに入力される。Ｎ
ＡＮＤ回路３４からの出力信号２１の極性が反転した信
号は、第２の入力部３６ｂに入力された信号を選択出力
する選択信号として、選択信号入力部３６ｅに入力され
る。

【００３９】ＣＥ２信号は、ＣＥ２信号の反転信号がパ
ス（Ａ）を伝搬し、ＣＥ２信号の反転信号と／ＣＥ１信
号との論理（ＯＲ回路１４によるＯＲ論理）結果を示す
ＯＲ論理信号２２が反転されてパス（Ｂ）を伝播して第
２の入力部３６ｂに入力される時間の経過前に、バイパ
ス回路３０（出力部３６ｃ）からＣＥ１２信号として出
力される。その結果、ＣＥ２信号が選択されたとき、パ
ス（Ａ）の信号伝搬遅延、ＯＲ回路１４での論理遅延、
およびパス（Ｂ）の信号伝搬遅延が加わることなく、直
ちに、一時的に配線（ＥＵ）が選択される。その後、Ｏ
Ｒ論理信号２２の反転信号が、パス（Ｂ）を通って第２
の入力部３６ｂに入力されるときに、バイパス回路３０
は、第２の入力部（正常ロジックパス）３６ｂに切り替
えられ、ＯＲ論理信号２２の反転信号をＣＥ１２信号と
して出力する。

【００４０】これにより、ＣＥ２信号が選択されたと
き、チップ長辺に沿うパス（Ａ）および（Ｂ）の信号遅
延、さらにはＯＲ回路１４での論理遅延が加わる前に、
配線（ＥＵ）が選択される。よって、アクセス時間が短
縮される。

【００４１】次に、バイパス回路４０について説明す
る。

【００４２】図１に示すように、ＣＥ２信号に次いでア
クセス時間が大きい、／ＣＥ１信号に対して、バイパス
回路４０が設けられている。バイパス回路４０は、遅延
回路４２と、ＮＡＮＤ回路４４と、マルチプレクサ（デ
ータセレクタ、多重化装置）４６とを備えている。バイ
パス回路４０は、ＯＲ回路１４の出力部と、配線（Ｅ
Ｄ）との間に設けられている。

【００４３】遅延回路４２は、ＯＲ論理信号２２を入力
し、その入力したＯＲ論理信号２２を予め設定された時
間だけ遅延させて出力する。遅延回路４２は、遅延回路
４２に入力された信号を、パス（Ｂ）およびパス（Ｃ）
の信号伝搬遅延（チップ長辺の２つ分の信号伝搬遅延）
分、遅延させて出力する。上記予め設定された時間は、
可変に設定されることができる。

【００４４】ＮＡＮＤ回路４４は、第１入力部４４ａ
と、第２入力部４４ｂとを有している。ＮＡＮＤ回路４
４は、第１入力部４４ａにて、遅延回路４２からの上記
出力信号を入力するとともに、第２入力部４４ｂにて、
ＯＲ論理信号２２を入力し、それらの入力した２つの信
号のＮＡＮＤ論理がとられた信号５１を出力する。

【００４５】マルチプレクサ４６は、２つ（複数）の入
力部４６ａ、４６ｂと、２つ（複数）の選択信号入力部
４６ｄ、４６ｅと、１つの出力部４６ｃを有している。
マルチプレクサ４６は、２つの選択信号入力部４６ｄ、
４６ｅのそれぞれから入力した信号に応答して、２つの
入力部４６ａ、４６ｂのそれぞれから入力した信号のい
ずれかを出力部４６ｃから出力する。

【００４６】ＮＡＮＤ回路４４からの出力信号５１は、
第１の入力部４６ａに入力された信号を選択出力する選
択信号として、選択信号入力部４６ｄに入力される。Ｎ
ＡＮＤ回路４４からの出力信号５１の極性が反転した信
号は、第２の入力部４６ｂに入力された信号を選択出力
する選択信号として、選択信号入力部４６ｅに入力され
る。

【００４７】ＯＲ論理信号２２の反転信号は、パス
（Ｂ）を伝搬し、ＣＥ１２信号としてマルチプレクサ３
６から出力された後、ＯＲ論理信号２２の反転信号がイ
ンバータ６９により反転されてなる信号と／ＬＢ信号、
／ＵＢ信号のＯＲ論理信号２３がパス（Ｃ）を伝播し
て、上記第２の入力部４６ｂに入力される時間の経過前
に、バイパス回路４０（出力部４６ｃ）から出力され
る。その結果、／ＣＥ１信号が選択されたとき、パス
（Ｂ）の信号伝搬遅延、ＯＲ回路１６での論理遅延、お
よびパス（Ｃ）の信号伝搬遅延が加わることなく、直ち
に、一時的に配線（ＥＤ）が選択される。その後、ＯＲ
論理信号２３が、パス（Ｃ）を通って第２の入力部４６
ｂに入力されるときに、バイパス回路４０は、第２の入
力部（正常ロジックパス）４６ｂに切り替えられ、ＯＲ
論理信号２３を出力する。

【００４８】これにより、／ＣＥ１信号が選択されたと
き、チップ長辺に沿うパス（Ｂ）および（Ｃ）の信号遅
延、さらにはＯＲ回路１６での論理遅延が加わる前に、
配線（ＥＤ）が選択される。よって、アクセス時間が短
縮される。

【００４９】上記のように、メモリチップの上辺および
下辺に、バイパス回路３０、４０がそれぞれ設けられ、
ＣＥ系信号の選択時のチップ長辺に沿うパス（Ａ）、
（Ｂ）および（Ｃ）の信号伝搬遅延（さらには論理遅
延）が解消されることにより、図９の回路構成に比べ
て、アクセス時間が約１０％高速化した（８ＭＬＰＳＲ
ＡＭのシミュレーションより）。

【００５０】次に、図２および図３を参照して、本実施
形態の動作を説明する。

【００５１】図２は、図１に示したバイパス回路３０の
変形例を示している。図２において、図１と同じ要素に
は同じ符号を付してその説明を省略する。図２の変形例
は、図１の遅延回路３２の構成を変えたものである。

【００５２】図２において、破線で示されるｄｅｌａｙ
パスは、図１に示した遅延回路３２と、その遅延時間に
おいて等価である。ｄｅｌａｙパスは、配線６５を含ん
でいる。配線６５は、パス（Ａ）の終端部の近傍におけ
る分岐点Ｐａを始点とし、第１入力部３４ａを終点とし
て設けられ、その途中にインバータ６２が接続されてい
る。

【００５３】前述したように、遅延回路３２は、パス
（Ａ）およびパス（Ｂ）の信号伝搬遅延（チップ長辺の
２つ分の信号伝搬遅延）分の遅延量を有している。ｄｅ
ｌａｙパスの配線長は、パス（Ａ）およびパス（Ｂ）の
配線長と実質的に同じである。このため、ｄｅｌａｙパ
スは、遅延回路３２と実質的に同じ遅延量を有してい
る。

【００５４】図３に示すように、ＣＥ２信号は、初期状
態においてロー（非選択）状態である。よって、ＮＡＮ
Ｄ回路３４から出力される（Ｘ）信号（ＮＡＮＤ論理信
号２１）はハイである。このことから、選択信号入力部
３６ｄにハイ信号が入力されて入力部３６ａが開とな
り、選択信号入力部３６ｅにロー信号が入力されて入力
部３６ｂが閉となっている。これにより、上記ロー状態
のＣＥ２信号は、入力部３６ａを介して、ＣＥ１２信号
として出力される。

【００５５】まず、ＣＥ２信号がハイ（選択）状態にな
ったケースについて説明する。ＣＥ２信号がハイ状態と
なると、そのハイ信号が上記開状態の入力部３６ａを介
して、出力部３６ｃから出力され、ＣＥ１２信号がハイ
となる（矢印Ｙ１参照、バイパス状態）。これにより、
ＣＥ２信号の選択状態は、パス（Ａ）および（Ｂ）の信
号伝搬遅延（およびＯＲ回路１４での論理遅延）が加わ
ることなく速やかに、ＣＥ１２信号として伝達される。
よって、メモリアクセスの高速化が実現される。これが
本実施形態のメリットの一つである。

【００５６】一方、上記ハイ状態のＣＥ２信号は、イン
バータ６１を介して反転されるとともに、パス（Ａ）の
信号伝搬遅延が加えられて、（Ａ）信号が立ち下がる
（矢印Ｙ２参照）。ここで、（Ａ）信号とは、分岐点Ｐ
ａにおける信号である。

【００５７】このとき、図３に示されるように、／ＣＥ
１信号がロー（選択）状態であるケースでは、ＯＲ論理
信号２２（（Ｂ’）信号）がローとなる（矢印Ｙ３参
照）。ロー状態の（Ｂ’）信号は、インバータ６４によ
り反転され、パス（Ｂ）の信号伝搬遅延が加えられて、
ハイ状態の（Ｂ）信号となる（矢印Ｙ４参照）。ここ
で、（Ｂ）信号とは、入力部３６ｂにおける信号であ
る。

【００５８】上記ロー状態の（Ａ）信号は、インバータ
６２を介して反転されるとともに、パス（Ｂ）の信号伝
搬遅延が加えられて、（Ａ’）信号が立ち上がる（矢印
Ｙ５参照）。ここで、（Ａ’）信号とは、第１入力部３
４ａにおける信号である。この信号（Ａ’）信号は、入
力時のＣＥ２信号と比べると、パス（Ａ）の信号伝搬遅
延およびパス（Ｂ）の信号伝搬遅延が加えられ、その極
性は同一である。

【００５９】上記ハイ状態の（Ａ’）信号が第１入力部
３４ａに入力された時点で、第２入力部３４ｂから入力
されている上記ハイ状態のＣＥ２信号とのＮＡＮＤ論理
がとられ、その結果、ロー状態のＮＡＮＤ論理信号２１
（（Ｘ）信号）が生成される（矢印Ｙ６参照）。この時
点で、選択信号入力部３６ｄにロー信号（（Ｘ）信号）
が入力されて入力部３６ａが閉状態となり、選択信号入
力部３６ｅに反転されたハイ信号が入力されて入力部３
６ｂが開状態となる。これにより、上記ハイ状態の
（Ｂ）信号が出力部３６ｃから出力され、ＣＥ１２信号
がハイとなる（矢印Ｙ７参照）。このとき出力される
（Ｂ）信号が、本来正式な（図９の回路構成と同じく）
論理演算（１４）がなされた信号である。

【００６０】図９に示した回路構成では、ハイ状態のＣ
Ｅ２信号が入力された後、パス（Ａ）の信号伝搬遅延お
よびパス（Ｂ）の信号伝搬遅延が加えられてから初め
て、ＣＥ１２信号がハイ状態となっていた（矢印Ｙ７の
先端に相当する破線参照）。これに対し、本実施形態で
は、ハイ状態のＣＥ２信号が入力されると、パス（Ａ）
の信号伝搬遅延またはパス（Ｂ）の信号伝搬遅延（さら
にはＯＲ回路１４における論理遅延）が加えられること
なく、直ちにＣＥ１２信号がハイ状態となる（矢印Ｙ１
参照）ため、上記メモリセルのアクセス時間の短縮化に
寄与する。

【００６１】上記のように、入力部３６ａが開で入力部
３６ｂが閉の状態から、入力部３６ａが閉で入力部３６
ｂが開の状態への切り替えは、ＣＥ２信号が非選択状態
から選択状態に変わってから、予め設定された時間の後
に（入力部３６ｂにＯＲ論理信号２２の反転信号が入力
される時点で）、入れ替わる（矢印Ｙ２、Ｙ５、Ｙ６参
照）。

【００６２】次に、ＣＥ２信号がハイ（選択）状態であ
り、／ＣＥ１信号がハイ（非選択）状態であるケースに
ついて説明する（図３では図示されず）。このとき、図
３の矢印Ｙ１、Ｙ２、Ｙ５、およびＹ６に示される動作
は、上記説明と同じである。／ＣＥ１信号が非選択状態
であるときには、矢印Ｙ３の動作とは異なり、（Ｂ’）
信号（２２）はハイ状態となる。よって、矢印Ｙ６の動
作が行われた時点で入力部３６ａが閉状態、入力部３６
ｂが開状態（正常パス）となったときには、上記ハイ状
態の（Ｂ’）信号がインバータ６４により反転され、パ
ス（Ｂ）の信号伝搬遅延が加えられてなるローの（Ｂ）
信号が出力部３６ｃから出力され、ＣＥ１２信号がロー
となる。このように、ＣＥ１２信号には、非選択状態の
／ＣＥ１信号が反映されて、ＣＥ１２信号がローとなる
ため、その後のパワーカットが実現される。ここで、こ
のときＣＥ１２信号として出力されるロー状態の（Ｂ）
信号が、本来正式な（図９の回路構成と同じく）論理演
算（１４）がなされた信号である。

【００６３】この場合、本来正式な（Ｂ）信号がＣＥ１
２信号として出力されるまでの時間（入力部３６ａが開
で入力部３６ｂが閉の状態から、入力部３６ａが閉で入
力部３６ｂが開の状態（上記正常パス）に切り替るまで
の時間）に、上記矢印Ｙ１の動作により、本来正式な
（Ｂ）信号とは極性が異なる信号（ハイ状態のＣＥ２信
号）が、ＣＥ１２信号として出力されている。本実施形
態のように、この開閉状態が上記正常パスに切り替るま
での時間に、本来の信号と極性の異なる信号の伝達が行
われても、それは、元来、従来一般の製品設計において
行われている、ノイズに対する誤動作防止が実現できる
程度にノイズ感度を鈍化させるという対策によって、十
分に対応可能である。その対策は、メモリチップにおい
て、本実施形態よりも後段（アドレス入力部よりも後
段）で従来より通常に行われている。したがって、本実
施形態が適用されるメモリチップ全体で捉えた場合、上
記正常パスに切り替る前のパルス幅が所定よりも短い信
号によって、データの読み書き動作が行われないように
することは、従来一般の回路設計技術により通常に実現
される。

【００６４】次に、図３を参照して、ＣＥ２信号がロー
（非選択）状態になるケースについて説明する。

【００６５】ＣＥ２信号がローとなったとき（第２入力
部３４ｂに入力されたとき）、パス（Ａ）および（Ｂ）
の配線遅延を含んだ（Ａ’）信号が第１入力部３４ａか
ら入力されるのを待つまでも無く、（Ｘ）信号（ＮＡＮ
Ｄ論理信号２１）はハイとなる（矢印Ｙ１０参照）。こ
のことから、入力部３６ａが開となり、上記ロー状態の
ＣＥ２信号は、入力部３６ａを介して、ＣＥ１２信号と
して出力される（矢印Ｙ１１参照）。

【００６６】このように、非選択状態のＣＥ２信号が反
映されて、直ちにＣＥ１２信号がローとなるため、その
後のパワーカットが実現される。したがって、その後
に、（Ａ’）信号の第１入力部３４ａへの入力を待って
入力部３６ｂを開とし、本来の（Ｂ）信号をＣＥ１２信
号として出力しなくても、既にパワーカットは矢印Ｙ１
１に示すように実現済である。

【００６７】上記のように、入力部３６ａが閉で入力部
３６ｂが開の状態から、入力部３６ａが開で入力部３６
ｂが閉の状態への切り替えは、ＣＥ２信号が選択状態か
ら非選択状態に変わったと同時に、入れ替わる（矢印Ｙ
１０参照）。

【００６８】さらに、ＣＥ２信号がロー（非選択）状態
であることに加えて、／ＣＥ１信号がハイ（非選択）状
態であるケースには、ＯＲ論理信号２２（（Ｂ’）信
号）がハイとなる（矢印Ｙ１２参照）。そして、ハイの
ＯＲ論理信号２２は、インバータ６４により反転されて
ローとなり、パス（Ｂ）の信号伝搬遅延が加えられて、
ロー状態の（Ｂ）信号が生成される（矢印Ｙ１５参
照）。

【００６９】ここで、図９に示される回路構成では、Ｃ
Ｅ２信号がたとえロー（非選択）状態であっても、ハイ
（非選択）状態の／ＣＥ１信号との論理がとられて、パ
ス（Ａ）および（Ｂ）の信号伝搬遅延の後になって初め
て、上記ロー状態の（Ｂ）信号がＣＥ１２信号として出
力されていた（矢印Ｙ１６の先端で示される破線参
照）。

【００７０】前述したように、ＣＥ２信号、／ＣＥ１信
号、／ＬＢ信号、／ＵＢ信号、Ａ１信号、Ａ０信号を含
む全ての制御信号が選択状態にあるときに、上記メモリ
セルが選択される。したがって、例えば、ＣＥ２信号が
選択状態にあり、／ＣＥ１信号が非選択状態にあると
き、本来、上記メモリセルが選択されてはならないはず
である。それにもかかわらず、本実施形態によれば、Ｃ
Ｅ２信号が選択状態にあるだけで、一時的に、配線（Ｅ
Ｕ）が選択されてしまう（その後、ＣＥ２信号と非選択
状態である／ＣＥ１信号とのＯＲ論理信号２２の反転信
号がＣＥ１２信号として出力されたときに、配線（Ｅ
Ｕ）が非選択状態となるが）。上記のケースのように、
配線（ＥＵ）が一時的に選択され、そのときに選択状態
にある時間が、本来の（正式な）選択状態に相当する時
間よりも短い場合には、従来一般に製品設計されるメモ
リにおいては、メモリにおける本実施形態よりも後段で
状態変化の途中段階であると認識され、メモリ全体とし
ては誤動作しないようにされている。したがって、本実
施形態の動作（ＯＲ回路１４での論理演算をバイパスし
ての先行選択）が行われても、メモリ全体としては誤動
作の問題は生じない。

【００７１】このことから、配線６５または遅延回路３
２による遅延量が大きすぎると、バイパス回路３０をバ
イパスするＣＥ２信号（／ＣＥ１信号との論理演算がな
されていない、第２入力部３４ｂに入力される信号）に
より配線（ＥＵ）が選択されている時間（矢印Ｙ１の動
作が行われてから矢印Ｙ６の動作が行われるまでの間の
時間）が長くなってしまい、上記本来の選択状態に相当
する時間と区別されないおそれがある。よって、配線６
５または遅延回路３２による遅延量は、上記の区別が可
能な程度に小さな値に抑えられる必要がある。

【００７２】次に、図４を参照して、第２実施形態につ
いて説明する。第２実施形態では、図１に示した、バイ
パス回路３０、ＯＲ回路１６、およびＯＲ回路１６の出
力信号２３とＣＥ１２信号とが入力されるＡＮＤ回路２
５を含む部分が、一つの論理回路７８として構成されて
いる。この論理回路７８をバイパスさせて、ＣＥ２信号
を配線（ＥＵ）に直接伝達させるバイパス回路７０が設
けられている。バイパス回路７０のマルチプレクサ７６
は、第２入力部７６ｂにて入力する論理回路７８からの
出力信号７８ａ（図１および図４参照）と、第１入力部
７６ａにて入力する論理回路７８を経ていないＣＥ２信
号とを選択的に切り替えて出力する。

【００７３】バイパス回路７０の遅延回路７２は、遅延
回路７２に入力されたＣＥ２信号を、予め設定された時
間だけ遅延させて出力する。ここで、上記予め設定され
た時間は、可変に調整可能である。本例では、上記予め
設定された時間として、ＣＥ２信号が論理回路７８に入
力されるまでの信号伝搬遅延と、論理回路７８の内部に
おける信号伝搬遅延と、論理回路７８における論理遅延
と、論理回路７８からの出力信号７８ａが第２入力部７
６ｂに入力されるまでの信号伝搬遅延と、を含む時間に
設定されている。

【００７４】次に、図５を参照して、第３実施形態につ
いて説明する。第３実施形態のバイパス回路９０は、ラ
ッチ回路９２に適用される。バイパス回路９０は、ＮＡ
ＮＤ回路９５と、マルチプレクサ９６とを備えている。
ラッチ回路９２は、入力信号ＩＮをラッチし、クロック
信号ＣＬＫに応答して、そのラッチした信号を出力信号
９３として出力する。

【００７５】第３実施形態では、クロック信号ＣＬＫが
ラッチ回路９２に入力されて、ラッチ回路９２が出力信
号９３を出力するまでの間は、ＩＮ信号がラッチ回路９
２にてラッチされることなく、そのままＯＵＴ信号とし
て出力される（ラッチ回路９２をバイパスする）。出力
信号９３が、ＮＡＮＤ回路９５の第２入力部９５ｂに入
力されると、マルチプレクサ９６が切り替えられ、出力
信号９３がＯＵＴ信号として出力される。

【００７６】出力信号９３が第２入力部９５ｂに入力さ
れるタイミング（マルチプレクサ９６の切り替えタイミ
ング）には、ラッチ回路９２へのクロック信号ＣＬＫの
入力を待つ時間、ならびにラッチ回路９２の内部での信
号伝搬遅延および論理遅延が含まれている。

【００７７】ラッチ回路９２が、本来のラッチ回路に加
えて、複数の論理回路を備えている場合に、本実施形態
は有効である。本実施形態では、ラッチ回路に代えて、
他の同期式回路を用いることができる。

【００７８】次に、図６を参照して、第４実施形態につ
いて説明する。第４実施形態のバイパス回路１００は、
ＮＡＮＤ回路１０５と、マルチプレクサ１０６とを備え
ている。第４実施形態も、第３実施形態と同じく、ラッ
チ回路１０２に適用される。本実施形態において、ＮＡ
ＮＤ回路１０５の第２入力部１０５ｂには、ラッチ回路
１０２に入力されるクロック信号ＣＬＫがそのまま入力
される。

【００７９】第４実施形態では、クロック信号ＣＬＫが
ラッチ回路１０２およびＮＡＮＤ回路１０５に入力され
るまでは、ＩＮ信号がラッチ回路１０２にラッチされる
ことなく、そのままＯＵＴ信号として出力される。クロ
ック信号ＣＬＫがラッチ回路１０２に入力されると、そ
の入力と略同時にマルチプレクサ１０６が切り替えら
れ、ラッチ回路１０２からの出力信号１０３が、ＯＵＴ
信号として出力される。

【００８０】次に、図７を参照して、第５実施形態につ
いて説明する。第５実施形態では、第２の実施形態にお
ける非同期式の論理回路７８（図４参照）に代えて、同
期式の論理回路１７８が適用される。論理回路１７８に
は、同期式回路としてラッチ回路（図示せず）が設けら
れ、上記ラッチ回路に入力された信号（ＣＥ２信号、／
ＣＥ１信号、／ＵＢ、／ＬＢ信号）は、クロック信号Ｃ
ＬＫに応答して上記ラッチ回路から出力される。

【００８１】上記のように、一般のラッチ回路では、ク
ロック信号ＣＬＫの入力タイミングに応じて、ラッチ回
路から信号が出力されるのが通常である。これに対し
て、第５実施形態では、論理回路１７８に入力される複
数の信号ＣＥ２、／ＣＥ１、／ＵＢ、／ＬＢのうち、特
定の信号（ＣＥ２信号）については、バイパス回路１７
０を経由することで、上記ラッチ回路に入力されること
無く（クロック信号ＣＬＫの入力タイミングに制約を受
けることなく）、直ちに配線（ＥＵ）に出力される。

【００８２】その後、論理回路１７８から出力される、
クロック信号ＣＬＫの入力タイミングが反映された信号
（上記ラッチ回路を経た論理出力信号）１７８ａがマル
チプレクサ１７６の入力部１７６ｂに到達した時点で、
マルチプレクサ１７６は、ＣＥ２信号から論理出力信号
１７８ａに切り替えて出力する。

【００８３】このことから、論理出力信号１７８ａに切
り替えられるタイミングを決定する遅延回路１７２は、
遅延回路１７２に入力された信号に、クロック信号ＣＬ
Ｋの入力タイミングが反映された遅延量を加えて出力す
る。

【００８４】ここで、遅延回路１７２の上記遅延量は、
クロック信号ＣＬＫの入力タイミングに相当する分の遅
延量だけではなく、論理回路１７８にＣＥ２信号が入力
されるまでの配線長、および入力されてから論理回路１
７８の内部の配線長による信号伝搬遅延、およびＣＥ２
信号と／ＣＥ１信号、／ＵＢ、／ＬＢ信号との論理遅延
をも考慮されたものである必要がある。

【００８５】第１実施形態のような非同期式回路では、
上記遅延回路３２に必要な遅延量が一義的に（特定の固
定値として）決まる。そのため、遅延回路３２は、順序
回路で構成されることができ、その都度、その遅延量を
制御する必要はない。これに対して、第５実施形態のよ
うな同期式回路１７８では、遅延回路１７２に必要な遅
延量が一義的に決まらず、クロック信号ＣＬＫの入力タ
イミングにより変動する。論理出力信号１７８ａが入力
部１７６ｂに到達するタイミングがクロック信号ＣＬＫ
の入力タイミングにより変わるからである。したがっ
て、遅延回路１７２の出力信号１７２ａ（または、出力
信号１７２ａに基づいて生成されるマルチプレクサ１７
６を切り替えるための信号１７１）には、クロック信号
ＣＬＫに関する情報が含まれていなくてはならない。こ
のことから、図７に示すように、遅延回路１７２は、ク
ロック信号ＣＬＫを入力し、その入力したクロック信号
ＣＬＫに基づいて、必要な量の遅延を生成する。

【００８６】次に、図８を参照して、第６の実施形態に
ついて説明する。第６実施形態のバイパス回路１３０
は、図２に示した第２実施形態と、図５に示した第３実
施形態とが組み合わされたものである。論理回路８８の
前段には、複数の入力信号ＩＮ、ＩＮ１、ＩＮ２のそれ
ぞれをラッチするラッチ回路８１、８２、８３が設けら
れている。これにより、論理回路８８における内部タイ
ミングの制御がクロック信号ＣＬＫに同期して行われ
る。

【００８７】論理回路８８は、複数のラッチ回路８１、
８２、８３のそれぞれからクロック信号ＣＬＫに応答し
て出力された信号８１ａ、８２ａ、８３ａを同時に入力
し、これら３つの入力信号８１ａ、８２ａ、８３ａの論
理演算がなされてなる出力信号８８ａを出力する。これ
により、論理回路８８は、クロック信号ＣＬＫに同期し
て動作する。

【００８８】ＩＮ信号は、ラッチ回路８１にてラッチさ
れることなく（クロック信号ＣＬＫに同期することな
く）、バイパス回路１３０に入力され、そのままマルチ
プレクサ１３６を介してＯＵＴ信号として出力される。
その後、クロック信号ＣＬＫが入力されると、クロック
信号ＣＬＫに応答してラッチ回路８１から出力された信
号８１ａは、ラッチ回路８２、８３からそれぞれ出力さ
れた信号８２ａ、８３ａとともに、論理回路８８での論
理演算が行われた後、出力信号８８ａとして、マルチプ
レクサ１３６に出力される。

【００８９】遅延回路８９は、遅延回路８９に入力され
た、ラッチ回路８１からの出力信号８１ａを遅延させ
る。この場合、出力信号８８ａがマルチプレクサ１３６
に入力される時点で、遅延回路８９により遅延された信
号が遅延回路８９から出力されるように、遅延回路８９
の遅延量は定められている。すなわち、遅延回路８９の
遅延量は、論理回路８８での論理遅延（および出力信号
８８ａがマルチプレクサ１３６まで伝搬する信号伝搬遅
延）に相当している。

【００９０】前述した図７に示した第５実施形態では、
遅延回路１７２がクロック信号ＣＬＫを入力し、そのク
ロック信号ＣＬＫに基づいて、クロック信号ＣＬＫが反
映された必要な量の遅延を生成していた。この点、第６
実施形態では、遅延回路８９は、クロック信号ＣＬＫに
応答してラッチ回路８１から出力された信号８１ａを入
力する。これにより、遅延回路８９が生成する遅延に
は、第５の実施形態と同じく、クロック信号ＣＬＫが反
映されることができる。

【００９１】上記第１実施形態において、遅延回路３２
の遅延量は、パス（Ａ）および（Ｂ）の信号伝搬遅延に
相当する時間であるとして説明した。この場合、ＯＲ論
理信号２２が入力部３６ｂに到達したと略同時に、ＯＲ
論理信号２２が出力部３６ｃから出力されるように設定
されている。上記に代えて、遅延回路３２の上記遅延量
を、上記パス（Ａ）および（Ｂ）の信号伝搬遅延に相当
する時間よりも長くすることができる。この場合、ＯＲ
論理信号２２が入力部３６ｂに到達した時点よりも遅れ
て、ＯＲ論理信号２２が出力部３６ｃから出力される。

【００９２】さらに上記に代えて、遅延回路３２の上記
遅延量を、上記パス（Ａ）および（Ｂ）の信号伝搬遅延
に相当する時間よりも短くすることができる。この場
合、ＣＥ２信号および／ＣＥ１信号が選択状態にあると
き、ＣＥ１２信号は、以下のように状態が変化する。ま
ず、入力部３６ａに入力した信号によってＣＥ１２信号
は選択された状態になる。次いで、入力部３６ａが開で
入力部３６ｂが閉の状態から、入力部３６ａが閉で入力
部３６ｂが開の状態にマルチプレクサ３６が切り替えら
れる。この切り替え時には上記ＯＲ論理信号２２が入力
部３６ｂに到達していないので、ＣＥ１２信号は非選択
の状態になる。その後、ＯＲ論理信号２２が入力部３６
ｂに到達したときに、ＣＥ１２信号は選択の状態にな
る。ＣＥ１２信号が上記のように「選択状態→非選択状
態→選択状態」と変化する場合であっても、最初の（入
力部３６ａへの入力信号による）選択状態になるときの
立ち上がりエッジで動作する回路に適用される場合に
は、その動作上の問題はない。

【００９３】

【発明の効果】本発明によれば、アクセス時間の短い半
導体記憶装置を実現し易い。

【図面の簡単な説明】

【図１】図１は、本発明の半導体装置の第１実施形態の
構成を示す回路図である。

【図２】図２は、第１実施形態の一部の変形例の構成を
示す回路図である。

【図３】図３は、図２の回路の各ノードでの信号の変化
を示すタイミングチャート図である。

【図４】図４は、本発明の半導体装置の第２実施形態の
構成を示す回路図である。

【図５】図５は、本発明の半導体装置の第３実施形態の
構成を示す回路図である。

【図６】図６は、本発明の半導体装置の第４実施形態の
構成を示す回路図である。

【図７】図７は、本発明の半導体装置の第５実施形態の
構成を示す回路図である。

【図８】図８は、本発明の半導体装置の第６実施形態の
構成を示す回路図である。

【図９】図９は、従来の半導体記憶装置の問題点を示す
ためのレイアウト図である。

【符号の説明】

１０メモリチップ１２ＲＡＭコア１３チップ下側入力バッファ１４ＯＲ回路１５メモリチップの長辺１６ＯＲ回路２１ＮＡＮＤ論理信号（出力信号）２２ＯＲ論理信号２３ＯＲ論理信号２５ＡＮＤ回路３０バイパス回路３２遅延回路３２ａ出力信号３４ＮＡＮＤ回路３４ａ第１入力部３４ｂ第２入力部３６マルチプレクサ３６ａ第１の入力部３６ｂ第２の入力部３６ｃ出力部３６ｄ選択信号入力部３６ｅ選択信号入力部４０バイパス回路４２遅延回路４４ＮＡＮＤ回路４４ａ第１入力部４４ｂ第２入力部４６マルチプレクサ４６ａ第１の入力部４６ｂ第２の入力部４６ｃ出力部４６ｄ選択信号入力部４６ｅ選択信号入力部５１ＮＡＮＤ論理信号（出力信号）６１インバータ６２インバータ６４インバータ６５配線６９インバータ７０バイパス回路７２遅延回路７６マルチプレクサ７６ａ第１入力部７６ｂ第２入力部７８論理回路７８ａ出力信号８１ラッチ回路８１ａ信号８２ラッチ回路８２ａ信号８３ラッチ回路８３ａ信号８８論理回路８８ａ出力信号８９遅延回路９０バイパス回路９２ラッチ回路９３出力信号９５ＮＡＮＤ回路９５ｂ第２入力部９６マルチプレクサ１００バイパス回路１０２ラッチ回路１０３出力信号１０５ＮＡＮＤ回路１０５ｂ第２入力部１０６マルチプレクサ１３０バイパス回路１３６マルチプレクサ１７０バイパス回路１７１信号１７２遅延回路１７２ａ出力信号１７６マルチプレクサ１７６ｂ入力部１７８論理回路１７８ａ論理出力信号Ａ０アドレス信号Ａ１アドレス信号ＣＥ２制御信号（チップイネーブル信号）／ＣＥ１制御信号（チップイネーブル信号）ＣＥ１２信号／ＣＥ１２信号ＣＬＫクロック信号ＩＮ入力信号ＩＮ１入力信号ＩＮ２入力信号／ＬＢ制御信号ＯＵＴ信号Ｐａ分岐点Ｐｄパッド／ＵＢ制御信号（Ａ）パス（Ａ’）信号（Ｂ）パス、信号（ＯＲ論理信号の反転信号）（Ｂ’）信号（ＯＲ論理信号）（Ｃ）パス（ＥＤ）配線（ＥＵ）配線（Ｘ）信号（ＮＡＮＤ論理信号）

Claims

(57)【特許請求の範囲】

【請求項１】チップの第１の辺の側に設けられた入力
部から前記チップの少なくとも一部の状態を決定するた
めの第１信号を入力し、前記チップの前記第１の辺から
離れ前記第１の辺と対向する第２の辺の側に設けられた
入力部から前記チップの少なくとも一部の状態を決定す
るための第２信号を入力する半導体装置であって、前記第１信号と、前記第１信号および前記第２信号に基
づいて生成された生成信号とを入力し、前記第１の辺の
側に設けられた入力部と、前記入力部に入力された前記第１信号および前記生成信
号のいずれか一方が出力されるように制御する制御部と
を備えてなり、前記入力部は、前記生成信号よりも先に前記第１信号を
入力し、前記制御部は、予め設定された所定時間後に前記第１信
号に代えて前記生成信号が前記入力部から出力されるよ
うに制御する半導体装置。
【請求項２】前記制御部は、前記第１信号が前記入力
部に入力されてから前記生成信号が前記入力部に入力さ
れるまで前記第１信号が前記入力部から出力されるよう
に制御し、前記生成信号が前記入力部に入力されたとき
に前記第１信号に代えて前記生成信号が前記入力部から
出力されるように制御する請求項１記載の半導体装置。
【請求項３】チップの第１の辺の側に設けられた入力
部から前記チップの少なくとも一部の状態を決定するた
めの第１信号を入力し、前記チップの前記第１の辺から
離れ前記第１の辺と対向する第２の辺の側に設けられた
入力部から前記チップの少なくとも一部の状態を決定す
るための第２信号を入力する半導体装置であって、前記第１信号を設定された遅延量だけ遅延させてなる、
遅延第１信号を出力する遅延部と、前記第１信号および前記遅延第１信号に基づいて、制御
信号を生成し、前記第１の辺の側に設けられた制御信号
生成部と、前記第１の辺の側に設けられ、前記第１信号と、前記第
１信号および前記第２信号に基づいて生成される生成信
号とを入力し、前記制御信号に応答して、前記第１信号
および前記生成信号のいずれか一方を出力する信号出力
部とを備えた半導体装置。
【請求項４】前記設定された遅延量は、前記第１信号
が前記信号出力部に入力されてから、前記生成信号が前
記信号出力部に入力されるまでの時間と実質的に同じで
ある請求項３記載の半導体装置。
【請求項５】前記設定された遅延量は、前記第１信号
が前記信号出力部に入力されてから、前記生成信号が前
記信号出力部に入力されるまでの時間よりも長い請求項
３記載の半導体装置。
【請求項６】前記信号出力部は、前記生成信号よりも
先に前記第１信号を入力し、前記第１信号を入力してか
ら前記生成信号を入力するまで前記第１信号を出力し、
前記生成信号を入力したときに前記第１信号に代えて前
記生成信号を出力する請求項３から５のいずれかに記載
の半導体装置。
【請求項７】チップの第１の辺の側に設けられた第１
入力部から前記チップの少なくとも一部の状態を決定す
るための第１信号を入力し、前記チップの前記第１の辺
から離れ前記第１の辺と対向する第２の辺の側に設けら
れた第２入力部から前記チップの少なくとも一部の状態
を決定するための第２信号を入力する半導体記憶装置で
あって、メモリセルアレイと、前記メモリセルアレイのメモリセルを選択するための選
択信号を生成する選択信号生成部とを備え、前記選択信号生成部は、前記第１信号を設定された遅延量だけ遅延させてなる遅
延第１信号を出力する遅延部と、前記第１信号と前記遅延第１信号とを入力し、前記第１
信号および前記遅延第１信号に基づいて制御信号を生成
する制御信号生成部と、前記第１の辺の側に設けられ、前記第１信号と、前記第
１信号および前記第２信号に基づいて生成される生成信
号とを入力し、前記制御信号に応答して、前記第１信号
および前記生成信号のいずれか一方を前記選択信号とし
て出力する信号出力部とを備えている半導体記憶装置。
【請求項８】前記設定された遅延量は、前記第１入力
部と、前記第２入力部との間の配線における信号伝搬遅
延に対応している請求項７記載の半導体記憶装置。
【請求項９】前記生成信号は、前記第１信号および前
記第２信号が論理演算された結果として生成され、前記設定された遅延量は、前記論理演算がなされて前記
生成信号が生成されるときの論理遅延に対応している請
求項７記載の半導体記憶装置。
【請求項１０】前記遅延部は、長配線により構成され
ている請求項７または９に記載の半導体記憶装置。
【請求項１１】前記遅延部は、前記第１入力部と前記
第２入力部との間に設けられた長配線により構成されて
いる請求項８記載の半導体記憶装置。