JP3355977B2 - Ａ／ｄコンバータ回路 - Google Patents
Ａ／ｄコンバータ回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、ΔΣ変調器を用
いたＡ／Ｄコンバータ回路に係り、特に２次以上のΔΣ
変調器を用いた場合の入力フルスケール近傍で生じる歪
みを防止してディジタルフルスケール出力を得るように
したＡ／Ｄコンバータ回路に関する。
いたＡ／Ｄコンバータ回路に係り、特に２次以上のΔΣ
変調器を用いた場合の入力フルスケール近傍で生じる歪
みを防止してディジタルフルスケール出力を得るように
したＡ／Ｄコンバータ回路に関する。
【０００２】
【従来の技術】従来より、アナログ入力信号をオーバー
サンプリングすると共にΔΣ変調して１ビットのビット
ストリームに変換し、更にフィルタリング処理を施して
多ビットのディジタルデータを得るようにしたＡ／Ｄコ
ンバータが知られている。その基本構成は、アナログ入
力信号をビットストリームに変換するΔΣ変調器と、こ
のΔΣ変調器から得られるビットストリームを多ビット
のディジタルデータに変換するデシメーション回路とか
らなる。
サンプリングすると共にΔΣ変調して１ビットのビット
ストリームに変換し、更にフィルタリング処理を施して
多ビットのディジタルデータを得るようにしたＡ／Ｄコ
ンバータが知られている。その基本構成は、アナログ入
力信号をビットストリームに変換するΔΣ変調器と、こ
のΔΣ変調器から得られるビットストリームを多ビット
のディジタルデータに変換するデシメーション回路とか
らなる。
【０００３】この種のＡ／Ｄコンバータにおいて、ΔΣ
変調器が２次以上である場合、アナログ入力信号レベル
がΔΣ変調器に与えられる帰還電圧±ＶREF に近づくと
急激にＳ／Ｎが低下することが知られている。そこで、
ΔΣ変調器の最大許容入力レベルが帰還電圧±ＶREF の
８０％程度になるように利得を制限し（ゲインスケーリ
ング）、後段のデシメーション回路の利得を１．２５に
設定すること（スケーリング補正）により、最大Ｓ／Ｎ
が得られる点でフルスケールのディジタルデータが得ら
れるようにしたＡ／Ｄコンバータが提案されている（米
国特許第４，８５１，８４１号参照）。
変調器が２次以上である場合、アナログ入力信号レベル
がΔΣ変調器に与えられる帰還電圧±ＶREF に近づくと
急激にＳ／Ｎが低下することが知られている。そこで、
ΔΣ変調器の最大許容入力レベルが帰還電圧±ＶREF の
８０％程度になるように利得を制限し（ゲインスケーリ
ング）、後段のデシメーション回路の利得を１．２５に
設定すること（スケーリング補正）により、最大Ｓ／Ｎ
が得られる点でフルスケールのディジタルデータが得ら
れるようにしたＡ／Ｄコンバータが提案されている（米
国特許第４，８５１，８４１号参照）。
【０００４】一方、ΔΣ変調器の出力は、オーバーサン
プリングにより高いクロックレートとなっており、これ
を１段のデシメーション回路により処理してアナログ入
力信号の周波数成分を抽出すると折り返し歪み等の不要
成分が発生する。この様な折り返し歪みを効果的に除去
するために通常、２段のデシメーション回路が用いられ
る。例えば、ΔΣ変調器の出力が数ＭＨｚ〜数１０ＭＨ
ｚの場合、第１段目のデシメーション回路で数１０ＫＨ
ｚ〜数１００ＫＨのディジタルデータにするとともに、
この低速の多ビットデータに変換する際に発生する折り
返し歪みを除去するための窓関数を用い、第２段目のデ
シメーション回路で更に周波数を数ＫＨｚ〜数１０ＫＨ
ｚに低減すると共に、その際の折り返し歪みを除去する
低域フィルタの係数を与える（実公平４−５４０６９号
参照）。
プリングにより高いクロックレートとなっており、これ
を１段のデシメーション回路により処理してアナログ入
力信号の周波数成分を抽出すると折り返し歪み等の不要
成分が発生する。この様な折り返し歪みを効果的に除去
するために通常、２段のデシメーション回路が用いられ
る。例えば、ΔΣ変調器の出力が数ＭＨｚ〜数１０ＭＨ
ｚの場合、第１段目のデシメーション回路で数１０ＫＨ
ｚ〜数１００ＫＨのディジタルデータにするとともに、
この低速の多ビットデータに変換する際に発生する折り
返し歪みを除去するための窓関数を用い、第２段目のデ
シメーション回路で更に周波数を数ＫＨｚ〜数１０ＫＨ
ｚに低減すると共に、その際の折り返し歪みを除去する
低域フィルタの係数を与える（実公平４−５４０６９号
参照）。
【０００５】
【発明が解決しようとする課題】しかし、従来のＡ／Ｄ
コンバータでは、デシメーション回路の全てをハードロ
ジックで構成しているため、回路が大規模になってまう
という問題がある。一般的なディジタル信号処理におい
ては、ＤＳＰ（Digital Signal Processer）を使用する
ことにより、回路規模を縮小可能であることが知られて
いるが、デシメーション処理のように、６４ｆｓ（ｆｓ
は最終ディジタル出力のサンプリング周波数）や１２８
ｆｓといった高速ビットストリームを処理可能なＤＳＰ
は入手困難である。また、ＤＳＰの場合、取り扱うデー
タのビット数も決まっているため、ＤＳＰ内部でのデシ
メーション処理と同時にスケーリング補償を行うと、例
えば２倍補償で１ビット、４倍補償で２ビットというよ
うに、無効なビットが発生してＡ／Ｄ変換精度が低下す
るという問題もある。
コンバータでは、デシメーション回路の全てをハードロ
ジックで構成しているため、回路が大規模になってまう
という問題がある。一般的なディジタル信号処理におい
ては、ＤＳＰ（Digital Signal Processer）を使用する
ことにより、回路規模を縮小可能であることが知られて
いるが、デシメーション処理のように、６４ｆｓ（ｆｓ
は最終ディジタル出力のサンプリング周波数）や１２８
ｆｓといった高速ビットストリームを処理可能なＤＳＰ
は入手困難である。また、ＤＳＰの場合、取り扱うデー
タのビット数も決まっているため、ＤＳＰ内部でのデシ
メーション処理と同時にスケーリング補償を行うと、例
えば２倍補償で１ビット、４倍補償で２ビットというよ
うに、無効なビットが発生してＡ／Ｄ変換精度が低下す
るという問題もある。
【０００６】この発明は、このような問題点に鑑みなさ
れたもので、回路規模を縮小することができ、高いＡ／
Ｄ変換精度が得られるＡ／Ｄコンバータ回路を提供する
ことを目的とする。
れたもので、回路規模を縮小することができ、高いＡ／
Ｄ変換精度が得られるＡ／Ｄコンバータ回路を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】この発明は、入力信号を
ΔΣ変調して１ビットのビットストリームを出力すると
共に、前記入力信号の最大値より帰還電圧を大きく設定
することにより利得が制限されたΔΣ変調手段と、この
ΔΣ変調手段から出力されるビットストリームを入力し
て前記入力信号に対応する低周波成分を抽出して多ビッ
トのディジタルデータを出力するデシメーション手段
と、前記ΔΣ変調手段において制限された利得を補償す
るスケール補償手段とを有するＡ／Ｄコンバータ回路に
おいて、前記デシメーション手段は、前記ビットストリ
ームが入力されて前記ビットストリームより低速で多ビ
ットの第１のディジタルデータを出力するハードロジッ
クにより構成された第１のデシメーション回路と、この
第１のデシメーション回路の出力が入力されて前記第１
のディジタルデータより低速で多ビットの第２のディジ
タルデータを出力するＤＳＰにより構成された第２のデ
シメーション回路とを備え、かつ前記スケール補償手段
は、前記第２のデシメーション手段より前段に配置され
ていることを特徴としている。
ΔΣ変調して１ビットのビットストリームを出力すると
共に、前記入力信号の最大値より帰還電圧を大きく設定
することにより利得が制限されたΔΣ変調手段と、この
ΔΣ変調手段から出力されるビットストリームを入力し
て前記入力信号に対応する低周波成分を抽出して多ビッ
トのディジタルデータを出力するデシメーション手段
と、前記ΔΣ変調手段において制限された利得を補償す
るスケール補償手段とを有するＡ／Ｄコンバータ回路に
おいて、前記デシメーション手段は、前記ビットストリ
ームが入力されて前記ビットストリームより低速で多ビ
ットの第１のディジタルデータを出力するハードロジッ
クにより構成された第１のデシメーション回路と、この
第１のデシメーション回路の出力が入力されて前記第１
のディジタルデータより低速で多ビットの第２のディジ
タルデータを出力するＤＳＰにより構成された第２のデ
シメーション回路とを備え、かつ前記スケール補償手段
は、前記第２のデシメーション手段より前段に配置され
ていることを特徴としている。
【０００８】この発明において好ましくは、前記スケー
ル補償手段は、前記第１のデシメーション手段の出力と
前記第２のデシメーション手段の入力との間に設けられ
て前記第１のデシメーション手段の出力に前記ΔΣ変調
手段において制限された利得を補償する係数を乗算する
乗算手段である。この発明において更に好ましくは、前
記スケール補償手段は、最大値が任意の入力信号につい
て前記第２のデシメーション手段に対してディジタルフ
ルスケールの信号が供給されるように、倍率可変の乗算
手段により構成される。
ル補償手段は、前記第１のデシメーション手段の出力と
前記第２のデシメーション手段の入力との間に設けられ
て前記第１のデシメーション手段の出力に前記ΔΣ変調
手段において制限された利得を補償する係数を乗算する
乗算手段である。この発明において更に好ましくは、前
記スケール補償手段は、最大値が任意の入力信号につい
て前記第２のデシメーション手段に対してディジタルフ
ルスケールの信号が供給されるように、倍率可変の乗算
手段により構成される。
【０００９】この発明によれば、デシメーション手段が
ハードロジックからなる第１のデシメーション手段とＤ
ＳＰからなる第２のデシメーション手段とによって構成
されているので、第１のデシメーション手段の役割は、
後段のＤＳＰに入力可能なレート（最終レートよりも高
いレート）までサンプリングレートを落とすことと、後
段のＤＳＰに入力可能なビット数にすることに限定さ
れ、デシメーション手段の全てをハードロジックで構成
するよりも遥かに小さな回路規模で実現可能である。第
２のデシメーション手段はＤＳＰにより構成しているの
で、回路規模が小さくなるのは勿論のこと、任意のフィ
ルタ特性を付加するといった柔軟な対応が可能になる。
更に、この発明で重要な点は、第２のデシメーション手
段よりも前段でスケール補償がなされる点である。第２
のデシメーション手段より前段でスケール補償がなされ
ると、第２のデシメーション手段に入力されるディジタ
ルデータの全てのビットが有効なビットとして処理され
るので、ＤＳＰで処理可能なビット数に対応した高精度
のＡ／Ｄ変換が可能になる。
ハードロジックからなる第１のデシメーション手段とＤ
ＳＰからなる第２のデシメーション手段とによって構成
されているので、第１のデシメーション手段の役割は、
後段のＤＳＰに入力可能なレート（最終レートよりも高
いレート）までサンプリングレートを落とすことと、後
段のＤＳＰに入力可能なビット数にすることに限定さ
れ、デシメーション手段の全てをハードロジックで構成
するよりも遥かに小さな回路規模で実現可能である。第
２のデシメーション手段はＤＳＰにより構成しているの
で、回路規模が小さくなるのは勿論のこと、任意のフィ
ルタ特性を付加するといった柔軟な対応が可能になる。
更に、この発明で重要な点は、第２のデシメーション手
段よりも前段でスケール補償がなされる点である。第２
のデシメーション手段より前段でスケール補償がなされ
ると、第２のデシメーション手段に入力されるディジタ
ルデータの全てのビットが有効なビットとして処理され
るので、ＤＳＰで処理可能なビット数に対応した高精度
のＡ／Ｄ変換が可能になる。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
るＡ／Ｄコンバータ回路を示す図である。このＡ／Ｄコ
ンバータ回路は、アナログの入力信号ＳｉをΔΣ変調し
て１ビットのビットストリームを出力すると共にスケー
リングを行うΔΣ変調器１と、このΔΣ変調器１から出
力されるビットストリームから入力信号Ｓｉの低周波成
分を抽出して多ビットのディジタルデータを得るため
の、ハードロジックにより構成された第１のデシメーシ
ョン回路２、及びＤＳＰにより構成された第２のデシメ
ーション回路４と、これら第１及び第２のデシメーショ
ン回路２，４の間に設けられたスケール補償手段として
の乗算器３とから構成されている。
の実施例を説明する。図１は、この発明の一実施例に係
るＡ／Ｄコンバータ回路を示す図である。このＡ／Ｄコ
ンバータ回路は、アナログの入力信号ＳｉをΔΣ変調し
て１ビットのビットストリームを出力すると共にスケー
リングを行うΔΣ変調器１と、このΔΣ変調器１から出
力されるビットストリームから入力信号Ｓｉの低周波成
分を抽出して多ビットのディジタルデータを得るため
の、ハードロジックにより構成された第１のデシメーシ
ョン回路２、及びＤＳＰにより構成された第２のデシメ
ーション回路４と、これら第１及び第２のデシメーショ
ン回路２，４の間に設けられたスケール補償手段として
の乗算器３とから構成されている。
【００１１】ΔΣ変調器１は、例えば図２に示すような
周知の２次ΔΣ変調器であり、オーバーサンプリングさ
れたアナログ入力信号Ｓｉと帰還電圧＋ＶREF または−
ＶREF との差分値を減算器１１で得て、この差分値を第
１の積分器１２で積分すると共に、積分器１２の出力と
帰還電圧＋ＶREF または−ＶREF の差分値を減算器１３
で得て、これを第２の積分器１４で積分する。そして第
２の積分器１４の出力を１ビット量子化器１５で１ビッ
ト量子化して１ビットのビットストリームＢＳを得ると
共に、ビットストリームＢＳの１，０の値に応じて帰還
電圧＋ＶREF または−ＶREF を帰還電圧選択部１６で選
択して、減算器１１，１３に帰還するようになってい
る。ここで帰還電圧±ＶREF は、入力信号Ｓｉの最大値
より大きく、例えば入力信号Ｓｉの最大レベルが帰還電
圧±ＶREF の１／２倍になるように設定されて、利得が
制限されるようになっている。
周知の２次ΔΣ変調器であり、オーバーサンプリングさ
れたアナログ入力信号Ｓｉと帰還電圧＋ＶREF または−
ＶREF との差分値を減算器１１で得て、この差分値を第
１の積分器１２で積分すると共に、積分器１２の出力と
帰還電圧＋ＶREF または−ＶREF の差分値を減算器１３
で得て、これを第２の積分器１４で積分する。そして第
２の積分器１４の出力を１ビット量子化器１５で１ビッ
ト量子化して１ビットのビットストリームＢＳを得ると
共に、ビットストリームＢＳの１，０の値に応じて帰還
電圧＋ＶREF または−ＶREF を帰還電圧選択部１６で選
択して、減算器１１，１３に帰還するようになってい
る。ここで帰還電圧±ＶREF は、入力信号Ｓｉの最大値
より大きく、例えば入力信号Ｓｉの最大レベルが帰還電
圧±ＶREF の１／２倍になるように設定されて、利得が
制限されるようになっている。
【００１２】ΔΣ変調器１から得られる高速のビットス
トリームＢＳを低周波の多ビットデータに変換するため
に、この実施例では２段のデシメーション回路を用いて
いる。即ちビットストリームＢＳは先ず、ハードロジッ
ク構成の第１のデシメーション回路２により、ビットス
トリームＢＳより低速の第１の多ビットデータＤＢ１に
変換される。そして、この第１の多ビットデータＤＢ１
に対して乗算器３により２を乗じることによってスケー
リング補償した第２の多ビットデータＤＢ２を得たの
ち、ＤＳＰ構成の第２のデシメーション回路４によって
更に低速にした多ビットデータＤｏを得る。
トリームＢＳを低周波の多ビットデータに変換するため
に、この実施例では２段のデシメーション回路を用いて
いる。即ちビットストリームＢＳは先ず、ハードロジッ
ク構成の第１のデシメーション回路２により、ビットス
トリームＢＳより低速の第１の多ビットデータＤＢ１に
変換される。そして、この第１の多ビットデータＤＢ１
に対して乗算器３により２を乗じることによってスケー
リング補償した第２の多ビットデータＤＢ２を得たの
ち、ＤＳＰ構成の第２のデシメーション回路４によって
更に低速にした多ビットデータＤｏを得る。
【００１３】この実施例において、第１のデシメーショ
ン回路２は、例えばビットストリームＢＳをそのサンプ
リング周波数で何段か遅延させ、各遅延段に所定の係数
を掛けて加算することにより所定のフィルタ特性を得る
ようにしたものであるが、この第１のデシメーション回
路２は、後段のＤＳＰに入力可能なレートまでサンプリ
ングレートを落とすこと、及び後段のＤＳＰに入力可能
なビット数にすることに限定され、しかも入力段の遅延
回路は１ビットを保持する遅延回路を用いればよいか
ら、デシメーション手段の全てをハードロジックで構成
するよりも小さな回路規模で実現できる。また第２のデ
シメーション回路４はＤＳＰにより構成しているので、
任意のフィルタ特性を付加することが容易であり、例え
ばビットレートを低くしたことにより生じる折り返し歪
除去のための狭帯域の低域通過フィルタ特性を持たせる
ことも容易である。
ン回路２は、例えばビットストリームＢＳをそのサンプ
リング周波数で何段か遅延させ、各遅延段に所定の係数
を掛けて加算することにより所定のフィルタ特性を得る
ようにしたものであるが、この第１のデシメーション回
路２は、後段のＤＳＰに入力可能なレートまでサンプリ
ングレートを落とすこと、及び後段のＤＳＰに入力可能
なビット数にすることに限定され、しかも入力段の遅延
回路は１ビットを保持する遅延回路を用いればよいか
ら、デシメーション手段の全てをハードロジックで構成
するよりも小さな回路規模で実現できる。また第２のデ
シメーション回路４はＤＳＰにより構成しているので、
任意のフィルタ特性を付加することが容易であり、例え
ばビットレートを低くしたことにより生じる折り返し歪
除去のための狭帯域の低域通過フィルタ特性を持たせる
ことも容易である。
【００１４】ΔΣ変調器１におけるスケーリングを補償
するための乗算器３は、原理的には第２のデシメーショ
ン回路４の出力段に設けることができるが、この実施例
では第２のデシメーション回路４よりも前段に配置して
いることが重要である。その作用効果を具体的に図３に
おいて比較例を参照しながら説明する。
するための乗算器３は、原理的には第２のデシメーショ
ン回路４の出力段に設けることができるが、この実施例
では第２のデシメーション回路４よりも前段に配置して
いることが重要である。その作用効果を具体的に図３に
おいて比較例を参照しながら説明する。
【００１５】図３（ａ），（ｂ）の比較例１，２は、最
終出力段にスケール補償の乗算器３を配置した場合を示
している。いま、図３（ａ）のように、第２のデシメー
ション回路４を構成するＤＳＰの入力データ語長がサイ
ンビット（Ｓ）も含めて１６ビットに制限され、処理可
能なデータレートが最終ディジタルデータＤｏのサンプ
リングレートｆｓの４倍のレート（４ｆｓ）であるとす
ると、第１のデシメーション回路２では、ΔΣ変調器１
から出力される、データレートが例えば６４ｆｓのビッ
トストリームをデータレート４ｆｓ、データ語長１６ビ
ットのディジタルデータに変換して第２のデシメーショ
ン回路４に供給することになる。しかしながら、第２の
デシメーション回路４に入力されるディジタルデータ
は、ΔΣ変調器１においてその振幅値が１／２に制限さ
れたデータであるので、サインビットに続く数値の部分
のＭＳＢが不使用ビットとなる。従って、第２のデシメ
ーション回路４で１６ビットデータの処理が可能であり
ながら、実質的に１５ビット精度の処理しか行われず、
スケーリング補償された最終出力データＤｏのＬＳＢは
０に固定された無効ビットとなってしまう。つまり、こ
の回路では１５ビット精度に抑えられてしまうことにな
る。
終出力段にスケール補償の乗算器３を配置した場合を示
している。いま、図３（ａ）のように、第２のデシメー
ション回路４を構成するＤＳＰの入力データ語長がサイ
ンビット（Ｓ）も含めて１６ビットに制限され、処理可
能なデータレートが最終ディジタルデータＤｏのサンプ
リングレートｆｓの４倍のレート（４ｆｓ）であるとす
ると、第１のデシメーション回路２では、ΔΣ変調器１
から出力される、データレートが例えば６４ｆｓのビッ
トストリームをデータレート４ｆｓ、データ語長１６ビ
ットのディジタルデータに変換して第２のデシメーショ
ン回路４に供給することになる。しかしながら、第２の
デシメーション回路４に入力されるディジタルデータ
は、ΔΣ変調器１においてその振幅値が１／２に制限さ
れたデータであるので、サインビットに続く数値の部分
のＭＳＢが不使用ビットとなる。従って、第２のデシメ
ーション回路４で１６ビットデータの処理が可能であり
ながら、実質的に１５ビット精度の処理しか行われず、
スケーリング補償された最終出力データＤｏのＬＳＢは
０に固定された無効ビットとなってしまう。つまり、こ
の回路では１５ビット精度に抑えられてしまうことにな
る。
【００１６】上述のような無効ビットによる精度低下を
防止するためには、図３（ｂ）の比較例２に示すよう
に、１２８ｆｓのビットストリームを生成するΔΣ変調
器１を用い、第２のデシメーション回路４のＤＳＰに入
力データ語長１７ビットのものを用いる方法が考えられ
る。この方法によれば、図３（ａ）と同様に無効ビット
が生じても、１６ビット精度を得ることができるが、こ
の場合には、第２のデシメーション回路として１７ビッ
トデータの処理が可能な高価なＤＳＰを用いなければな
らない。
防止するためには、図３（ｂ）の比較例２に示すよう
に、１２８ｆｓのビットストリームを生成するΔΣ変調
器１を用い、第２のデシメーション回路４のＤＳＰに入
力データ語長１７ビットのものを用いる方法が考えられ
る。この方法によれば、図３（ａ）と同様に無効ビット
が生じても、１６ビット精度を得ることができるが、こ
の場合には、第２のデシメーション回路として１７ビッ
トデータの処理が可能な高価なＤＳＰを用いなければな
らない。
【００１７】これらの比較例１，２に対してこの実施例
の場合、図３（ｃ）に示すように、１２８ｆｓ出力のΔ
Σ変調器１を用いて得られたビットストリームを第１の
デシメーション回路２で１７ビットデータ（４ｆｓ）に
変換した後、１ビットシフトによるスケール補償を行っ
て上位１６ビットのディジタルデータを生成し、このデ
ータを第２のデシメーション回路４に与えるようにして
いるので、第２のデシメーション回路４に与えられる１
６ビットのデータは、全てのビットが有効なデータとな
る。このため、１６ビット処理が可能なＤＳＰで１６ビ
ット精度の最終出力データＤｏが得られることになる。
以上のように、ＤＳＰ構成の第２のデシメーション回路
の前にスケール補償手段を設けることにより、入力デー
タ語長が限られたＤＳＰを用いてしかも高いデータ精度
を得ることが可能になる。また、以上から明らかなよう
に、スケール補償手段は、第１のデシメーション回路２
の内部に設けられていても良い。
の場合、図３（ｃ）に示すように、１２８ｆｓ出力のΔ
Σ変調器１を用いて得られたビットストリームを第１の
デシメーション回路２で１７ビットデータ（４ｆｓ）に
変換した後、１ビットシフトによるスケール補償を行っ
て上位１６ビットのディジタルデータを生成し、このデ
ータを第２のデシメーション回路４に与えるようにして
いるので、第２のデシメーション回路４に与えられる１
６ビットのデータは、全てのビットが有効なデータとな
る。このため、１６ビット処理が可能なＤＳＰで１６ビ
ット精度の最終出力データＤｏが得られることになる。
以上のように、ＤＳＰ構成の第２のデシメーション回路
の前にスケール補償手段を設けることにより、入力デー
タ語長が限られたＤＳＰを用いてしかも高いデータ精度
を得ることが可能になる。また、以上から明らかなよう
に、スケール補償手段は、第１のデシメーション回路２
の内部に設けられていても良い。
【００１８】なお、入力信号Ｓｉのスケーリングを１／
ｎ（ｎ＝２，４，８，…，２m）に限定した場合には、
スケーリング補償手段として乗算器に代えて、図４に示
すようなシフタ５を用いることができ、この場合には、
入力信号Ｓｉの最大入力レベルに応じてｎの値を変化さ
せ、これに対応するようにシフタ５におけるシフト量ｍ
を変化させることができる。これにより、任意のレベル
の入力信号Ｓｉに対して常にディジタルフルスケールの
最終出力データＤｏを得ることができるという効果があ
る。
ｎ（ｎ＝２，４，８，…，２m）に限定した場合には、
スケーリング補償手段として乗算器に代えて、図４に示
すようなシフタ５を用いることができ、この場合には、
入力信号Ｓｉの最大入力レベルに応じてｎの値を変化さ
せ、これに対応するようにシフタ５におけるシフト量ｍ
を変化させることができる。これにより、任意のレベル
の入力信号Ｓｉに対して常にディジタルフルスケールの
最終出力データＤｏを得ることができるという効果があ
る。
【００１９】
【発明の効果】以上述べたようにこの発明によれば、デ
シメーション手段がハードロジックからなる第１のデシ
メーション手段とＤＳＰからなる第２のデシメーション
手段とによって構成され、スケール補償手段を第２のデ
シメーション手段の前段に配置しているので、回路規模
が小さく、高精度のＡ／Ｄコンバータ回路を提供するこ
とができるという効果を奏する。
シメーション手段がハードロジックからなる第１のデシ
メーション手段とＤＳＰからなる第２のデシメーション
手段とによって構成され、スケール補償手段を第２のデ
シメーション手段の前段に配置しているので、回路規模
が小さく、高精度のＡ／Ｄコンバータ回路を提供するこ
とができるという効果を奏する。
【図１】 この発明の一実施例に係るＡ／Ｄコンバータ
回路のブロック図である。
回路のブロック図である。
【図２】 同回路におけるΔΣ変調器のフロック図であ
る。
る。
【図３】 この実施例の作用効果を比較例と比較して説
明するための図である。
明するための図である。
【図４】 この発明の他の実施例を示すブロック図であ
る。
る。
１…ΔΣ変調器、２…第１のデシメーション回路、３…
乗算器、４…第２のデシメーション回路、５…シフタ。
乗算器、４…第２のデシメーション回路、５…シフタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02
Claims (3)
- 【請求項１】 入力信号をΔΣ変調して１ビットのビッ
トストリームを出力すると共に、前記入力信号の最大値
より帰還電圧を大きく設定することにより利得が制限さ
れたΔΣ変調手段と、このΔΣ変調手段から出力される
ビットストリームを入力して前記入力信号に対応する低
周波成分を抽出して多ビットのディジタルデータを出力
するデシメーション手段と、前記ΔΣ変調手段において
制限された利得を補償するスケール補償手段とを有する
Ａ／Ｄコンバータ回路において、 前記デシメーション手段は、前記ビットストリームが入
力されて前記ビットストリームより低速で多ビットの第
１のディジタルデータを出力するハードロジックにより
構成された第１のデシメーション回路と、この第１のデ
シメーション回路の出力が入力されて前記第１のディジ
タルデータより低速で多ビットの第２のディジタルデー
タを出力するＤＳＰにより構成された第２のデシメーシ
ョン回路とを備え、かつ前記スケール補償手段は、前記
第２のデシメーション手段より前段に配置されているこ
とを特徴とするＡ／Ｄコンバータ回路。 - 【請求項２】 前記スケール補償手段は、前記第１のデ
シメーション手段の出力と前記第２のデシメーション手
段の入力との間に設けられて前記第１のデシメーション
手段の出力に前記ΔΣ変調手段において制限された利得
を補償する係数を乗算する乗算手段であることを特徴と
する請求項１記載のＡ／Ｄコンバータ回路。 - 【請求項３】 前記スケール補償手段は、最大値が任意
の入力信号について前記第２のデシメーション手段に対
してディジタルフルスケールの信号が供給されるよう
に、倍率可変の乗算手段により構成されていることを特
徴とする請求項２記載のＡ／Ｄコンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02292697A JP3355977B2 (ja) | 1997-02-05 | 1997-02-05 | Ａ／ｄコンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02292697A JP3355977B2 (ja) | 1997-02-05 | 1997-02-05 | Ａ／ｄコンバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10224223A JPH10224223A (ja) | 1998-08-21 |
| JP3355977B2 true JP3355977B2 (ja) | 2002-12-09 |
Family
ID=12096248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02292697A Expired - Lifetime JP3355977B2 (ja) | 1997-02-05 | 1997-02-05 | Ａ／ｄコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3355977B2 (ja) |
-
1997
- 1997-02-05 JP JP02292697A patent/JP3355977B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10224223A (ja) | 1998-08-21 |
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