JPH09307447A - 高次δς変調器とδς変調型コンバータ - Google Patents
高次δς変調器とδς変調型コンバータInfo
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- JPH09307447A JPH09307447A JP14092796A JP14092796A JPH09307447A JP H09307447 A JPH09307447 A JP H09307447A JP 14092796 A JP14092796 A JP 14092796A JP 14092796 A JP14092796 A JP 14092796A JP H09307447 A JPH09307447 A JP H09307447A
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Abstract
(57)【要約】
【課題】 ３次以上の高次のΔΣ変調器を用いてＤ／Ａ
又はＡ／Ｄコンバータを構成する際にＳ／Ｎ比の向上を
図る。 【解決手段】 例えば３次ΔΣ変調器において、量子化
器２６では２ビット量子化を行なうと共に乗算器１４，
２０ではそれぞれ１／２なる減衰係数の乗算を行なう。
多ビット量子化と減衰量の低減とを併用することで量子
化ノイズの低減が可能となる。
又はＡ／Ｄコンバータを構成する際にＳ／Ｎ比の向上を
図る。 【解決手段】 例えば３次ΔΣ変調器において、量子化
器２６では２ビット量子化を行なうと共に乗算器１４，
２０ではそれぞれ１／２なる減衰係数の乗算を行なう。
多ビット量子化と減衰量の低減とを併用することで量子
化ノイズの低減が可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、３次以上の高次
のΔΣ変調器とΔΣ変調型のＤ／Ａ又はＡ／Ｄコンバー
タとに関し、特に量子化のビット数を複数にすると共に
積分器の出力側の減衰段での減衰量を小さくしたことに
よりＳ／Ｎ比の向上を図ったものである。
のΔΣ変調器とΔΣ変調型のＤ／Ａ又はＡ／Ｄコンバー
タとに関し、特に量子化のビット数を複数にすると共に
積分器の出力側の減衰段での減衰量を小さくしたことに
よりＳ／Ｎ比の向上を図ったものである。
【０００２】
【従来の技術】従来、ΔΣ変調器にあっては、量子化の
ビット数を１ビット増すごとにＳ／Ｎ比を約６ｄＢ改善
できることが知られている（例えば、「オーバーサンプ
リング方式のＡ−Ｄ／Ｄ−Ａ変換技術（第２回）」NIKK
EI ELECTRONICS １９８８年８月８日号 第２１１〜２
２１頁［特に第２１９頁］参照）。
ビット数を１ビット増すごとにＳ／Ｎ比を約６ｄＢ改善
できることが知られている（例えば、「オーバーサンプ
リング方式のＡ−Ｄ／Ｄ−Ａ変換技術（第２回）」NIKK
EI ELECTRONICS １９８８年８月８日号 第２１１〜２
２１頁［特に第２１９頁］参照）。
【０００３】また、３次以上の高次のΔΣ変調器にあっ
ては、発振防止のために積分器の出力側に減衰段を設け
ることが知られている。
ては、発振防止のために積分器の出力側に減衰段を設け
ることが知られている。
【０００４】
【発明が解決しようとする課題】上記した高次ΔΣ変調
器によると、減衰段を設けたことによりＳ／Ｎ比が低下
する。また、減衰段での減衰量を小さくすると、動作が
不安定になるので、動作の不安定性を招かない範囲で所
望のＳ／Ｎ比をもたらす減衰量を探し出す必要がある。
器によると、減衰段を設けたことによりＳ／Ｎ比が低下
する。また、減衰段での減衰量を小さくすると、動作が
不安定になるので、動作の不安定性を招かない範囲で所
望のＳ／Ｎ比をもたらす減衰量を探し出す必要がある。
【０００５】図１２は、従来提案されている３次ΔΣ変
調器を示すものである。入力ＩＮを受取る加算器１０の
出力は、積分器１２に供給され、積分器１２の出力は、
１／２を乗ずる乗算器１４に供給される。乗算器１４の
出力は、加算器１６に供給され、加算器１６の出力は、
積分器１８に供給される。積分器１８の出力は、１／４
を乗ずる乗算器２０に供給され、乗算器２０の出力は、
加算器２２に供給される。加算器２２の出力は、積分器
２４に供給され、積分器２４の出力は、１ビット量子化
器２６に供給される。量子化器２６の出力は、サンプリ
ングクロック信号の１周期に相当する遅延を与える遅延
器２８を介して加算器１０，１６，２２に負符号で供給
される。量子化器２６からは、出力ＯＵＴとして１ビッ
ト量子化出力（ビットストリーム出力又はパルス密度変
調出力）が送出される。
調器を示すものである。入力ＩＮを受取る加算器１０の
出力は、積分器１２に供給され、積分器１２の出力は、
１／２を乗ずる乗算器１４に供給される。乗算器１４の
出力は、加算器１６に供給され、加算器１６の出力は、
積分器１８に供給される。積分器１８の出力は、１／４
を乗ずる乗算器２０に供給され、乗算器２０の出力は、
加算器２２に供給される。加算器２２の出力は、積分器
２４に供給され、積分器２４の出力は、１ビット量子化
器２６に供給される。量子化器２６の出力は、サンプリ
ングクロック信号の１周期に相当する遅延を与える遅延
器２８を介して加算器１０，１６，２２に負符号で供給
される。量子化器２６からは、出力ＯＵＴとして１ビッ
ト量子化出力（ビットストリーム出力又はパルス密度変
調出力）が送出される。
【０００６】図１２の回路において、乗算器１４，２０
がそれぞれ第１及び第２の減衰段を構成し、それぞれ１
／２，１／４の減衰係数が設定されている。
がそれぞれ第１及び第２の減衰段を構成し、それぞれ１
／２，１／４の減衰係数が設定されている。
【０００７】図１３は、図１２の変調器に関して量子化
ノイズ分布を発明者の理論計算に基づいて示すものであ
る。図１３の音声帯域付近を拡大して示したのが図１４
である。
ノイズ分布を発明者の理論計算に基づいて示すものであ
る。図１３の音声帯域付近を拡大して示したのが図１４
である。
【０００８】図１３，１４において、曲線Ｑ１は、乗算
器１４，２０を設けなかった（又は減衰係数を１として
減衰量を０とした）場合の量子化ノイズ分布を示し、曲
線Ｑ３は、乗算器１４，２０の減衰係数をそれぞれ１／
２，１／４に設定した場合の量子化ノイズ分布を示す。
なお、ｆs は、サンプリング周波数を示す。
器１４，２０を設けなかった（又は減衰係数を１として
減衰量を０とした）場合の量子化ノイズ分布を示し、曲
線Ｑ３は、乗算器１４，２０の減衰係数をそれぞれ１／
２，１／４に設定した場合の量子化ノイズ分布を示す。
なお、ｆs は、サンプリング周波数を示す。
【０００９】図１４によれば、音声帯域付近では、減衰
段を設けたＱ３の場合、減衰段を設けないＱ１の場合に
比べて量子化ノイズが大きいことがわかる。また、発明
者の理論計算によれば、量子化器２６のビット数を１と
したときは、Ｑ３の場合（減衰係数１／２，１／４の場
合）にＳ／Ｎ比が８３．９ｄＢで最良となる。
段を設けたＱ３の場合、減衰段を設けないＱ１の場合に
比べて量子化ノイズが大きいことがわかる。また、発明
者の理論計算によれば、量子化器２６のビット数を１と
したときは、Ｑ３の場合（減衰係数１／２，１／４の場
合）にＳ／Ｎ比が８３．９ｄＢで最良となる。
【００１０】図１５は、１ビット量子化を採用するΔΣ
変調器におけるＳ／Ｎ比のオーバーサンプリング比依存
性を次数毎に示すものである。図１５によれば、Ｓ／Ｎ
比を向上させるためには、オーバーサンプリング比を大
きくしたり、次数を大きくしたりすればよいことがわか
る。
変調器におけるＳ／Ｎ比のオーバーサンプリング比依存
性を次数毎に示すものである。図１５によれば、Ｓ／Ｎ
比を向上させるためには、オーバーサンプリング比を大
きくしたり、次数を大きくしたりすればよいことがわか
る。
【００１１】オーバーサンプリング比を大きくすること
は、サンプリング周波数ｆs を高くすることであり、後
段のスイッチト・キャパシタ・フィルタ（以下、ＳＣＦ
と略記する）等の回路もそれに見合った速い速度で動作
させる必要があるため、プロセス技術上も回路技術上も
困難な問題がある。また、次数を大きくすると、前述の
ように発振防止のために積分器の出力側に減衰段を設け
たり、リミッタを設けたりする対策が必要であり、それ
に伴うＳ／Ｎ比の低下があるため、飛躍的なＳ／Ｎ比の
向上は見込めない。
は、サンプリング周波数ｆs を高くすることであり、後
段のスイッチト・キャパシタ・フィルタ（以下、ＳＣＦ
と略記する）等の回路もそれに見合った速い速度で動作
させる必要があるため、プロセス技術上も回路技術上も
困難な問題がある。また、次数を大きくすると、前述の
ように発振防止のために積分器の出力側に減衰段を設け
たり、リミッタを設けたりする対策が必要であり、それ
に伴うＳ／Ｎ比の低下があるため、飛躍的なＳ／Ｎ比の
向上は見込めない。
【００１２】この発明の目的は、オーバーサンプリング
比や次数を上げることなく飛躍的にＳ／Ｎ比を向上させ
ることができる新規な高次ΔΣ変調器及びΔΣ変調型コ
ンバータを提供することにある。
比や次数を上げることなく飛躍的にＳ／Ｎ比を向上させ
ることができる新規な高次ΔΣ変調器及びΔΣ変調型コ
ンバータを提供することにある。
【００１３】
【課題を解決するための手段】この発明に係る高次ΔΣ
変調器は、量子化のビット数を複数にした３次以上の高
次のΔΣ変調器であって、量子化のビット数を１とした
ときに最良のＳ／Ｎ比をもたらす減衰量を所定の減衰量
とすると、所定の積分器の出力側に設けた減衰段におい
て減衰量を前記所定の減衰量より小さく設定したことを
特徴とするものである。
変調器は、量子化のビット数を複数にした３次以上の高
次のΔΣ変調器であって、量子化のビット数を１とした
ときに最良のＳ／Ｎ比をもたらす減衰量を所定の減衰量
とすると、所定の積分器の出力側に設けた減衰段におい
て減衰量を前記所定の減衰量より小さく設定したことを
特徴とするものである。
【００１４】この発明の構成によれば、量子化のビット
数を複数にしたので、安定領域が広がる。安定領域と
は、発振せずに安定に動作できる条件（システムの伝達
関数の極がすべてｚ平面の単位円内に存在する条件）の
ことであり、かかる条件は、減衰係数により減衰量を調
整して満足させるのが通例である。安定領域が広がる
と、減衰係数を選択する（減衰量を調整する）自由度が
大きくなる。高次ΔΣ変調器にあっては、減衰量を大き
くすると、動作は安定するが、前述したようにＳ／Ｎ比
が低下し、減衰量を小さくすると、図１４のＱ１に示し
たように量子化ノイズが減ってＳ／Ｎ比が向上するもの
の、動作は不安定になる。
数を複数にしたので、安定領域が広がる。安定領域と
は、発振せずに安定に動作できる条件（システムの伝達
関数の極がすべてｚ平面の単位円内に存在する条件）の
ことであり、かかる条件は、減衰係数により減衰量を調
整して満足させるのが通例である。安定領域が広がる
と、減衰係数を選択する（減衰量を調整する）自由度が
大きくなる。高次ΔΣ変調器にあっては、減衰量を大き
くすると、動作は安定するが、前述したようにＳ／Ｎ比
が低下し、減衰量を小さくすると、図１４のＱ１に示し
たように量子化ノイズが減ってＳ／Ｎ比が向上するもの
の、動作は不安定になる。
【００１５】この発明では、量子化のビット数を複数に
して安定領域を広げた上で減衰量を小さくするので、動
作の安定性を確保しつつ１ビット量子化の場合よりも減
衰量を小さくすることができる。そして、Ｓ／Ｎ比は、
量子化のビット数を増やしたことにより向上すると共に
減衰量を小さくしたことにより向上するので、飛躍的な
向上が可能である。
して安定領域を広げた上で減衰量を小さくするので、動
作の安定性を確保しつつ１ビット量子化の場合よりも減
衰量を小さくすることができる。そして、Ｓ／Ｎ比は、
量子化のビット数を増やしたことにより向上すると共に
減衰量を小さくしたことにより向上するので、飛躍的な
向上が可能である。
【００１６】この発明を３次ΔΣ変調器に適用する場
合、次数を３次に固定したまま量子化のビット数を２と
し、しかも減衰量を図１２の回路より小さく設定する。
すなわち、発明者の理論計算によれば、変調器の入力側
から数えて第１及び第２の減衰段において減衰係数をい
ずれも１／２に設定すると、量子化ノイズは、図１４の
Ｑ２に示すように従来のＱ３の場合より減少し、Ｓ／Ｎ
比は、図１２の回路より１２〜１５ｄＢ向上する。
合、次数を３次に固定したまま量子化のビット数を２と
し、しかも減衰量を図１２の回路より小さく設定する。
すなわち、発明者の理論計算によれば、変調器の入力側
から数えて第１及び第２の減衰段において減衰係数をい
ずれも１／２に設定すると、量子化ノイズは、図１４の
Ｑ２に示すように従来のＱ３の場合より減少し、Ｓ／Ｎ
比は、図１２の回路より１２〜１５ｄＢ向上する。
【００１７】この発明に係る高次ΔΣ変調器を用いてΔ
Σ変調型のＤ／Ａ又はＡ／Ｄコンバータを構成すると、
Ｓ／Ｎ比の大幅な向上が可能となる。
Σ変調型のＤ／Ａ又はＡ／Ｄコンバータを構成すると、
Ｓ／Ｎ比の大幅な向上が可能となる。
【００１８】
【発明の実施の形態】図１は、この発明に係る３次ΔΣ
変調器の回路構成を示すもので、図１２と同様の部分に
は同様の符号を付して詳細な説明を省略する。
変調器の回路構成を示すもので、図１２と同様の部分に
は同様の符号を付して詳細な説明を省略する。
【００１９】図１の変調器の特徴とするところは、該変
調器の入力側から数えて第１及び第２の積分器１２及び
１８の出力側にそれぞれ設けた第１及び第２の減衰段と
しての乗算器１４及び２０において減衰係数をいずれも
１／２に設定すると共に、量子化器２６において２ビッ
トの量子化を行ない、出力ＯＵＴとして２ビット量子化
出力を送出するようにしたことである。
調器の入力側から数えて第１及び第２の積分器１２及び
１８の出力側にそれぞれ設けた第１及び第２の減衰段と
しての乗算器１４及び２０において減衰係数をいずれも
１／２に設定すると共に、量子化器２６において２ビッ
トの量子化を行ない、出力ＯＵＴとして２ビット量子化
出力を送出するようにしたことである。
【００２０】図１の回路によると、乗算器１４，２０の
減衰係数をいずれも１／２としたので、図１２の回路に
比べて減衰量が小さくなり、Ｓ／Ｎ比が向上する。ま
た、量子化のビット数を２としたことにより図１２の回
路に比べてＳ／Ｎ比が向上する。
減衰係数をいずれも１／２としたので、図１２の回路に
比べて減衰量が小さくなり、Ｓ／Ｎ比が向上する。ま
た、量子化のビット数を２としたことにより図１２の回
路に比べてＳ／Ｎ比が向上する。
【００２１】発明者の理論計算によれば、図１２の回路
において減衰係数を１／２，１／４としたまま量子化の
ビット数を２とすると、Ｓ／Ｎ比は、８９．９ｄＢとな
り、図１２の回路のＳ／Ｎ比（８３．９ｄＢ）に比べて
６ｄＢ向上する。このＳ／Ｎ比向上分は、量子化のビッ
ト数を２としたことによる向上分である。また、図１の
回路のように量子化のビット数を２とし且つ減衰係数を
１／２，１／２とすると、量子化ノイズ分布は、図１
３，１４の曲線Ｑ２で示すようになると共に、Ｓ／Ｎ比
は、９６．０ｄＢとなる。
において減衰係数を１／２，１／４としたまま量子化の
ビット数を２とすると、Ｓ／Ｎ比は、８９．９ｄＢとな
り、図１２の回路のＳ／Ｎ比（８３．９ｄＢ）に比べて
６ｄＢ向上する。このＳ／Ｎ比向上分は、量子化のビッ
ト数を２としたことによる向上分である。また、図１の
回路のように量子化のビット数を２とし且つ減衰係数を
１／２，１／２とすると、量子化ノイズ分布は、図１
３，１４の曲線Ｑ２で示すようになると共に、Ｓ／Ｎ比
は、９６．０ｄＢとなる。
【００２２】図１４によれば、音声帯域付近では、従来
例としてのＱ３の場合に比べてこの発明に係るＱ２の場
合の方が量子化ノイズが小さいことがわかる。また、図
１の回路のＳ／Ｎ比（９６．０ｄＢ）は、図１２の回路
のＳ／Ｎ比（８３．９ｄＢ）に比べて約１２ｄＢ向上
（ゼロ点シフトの場合は１５ｄＢ向上）する。このＳ／
Ｎ比向上分は、前述したように量子化のビット数を２ビ
ットにしたことによる向上分に対し、減衰係数を１／４
から１／２にして減衰量を小さくしたことによる向上分
が加わったものである。
例としてのＱ３の場合に比べてこの発明に係るＱ２の場
合の方が量子化ノイズが小さいことがわかる。また、図
１の回路のＳ／Ｎ比（９６．０ｄＢ）は、図１２の回路
のＳ／Ｎ比（８３．９ｄＢ）に比べて約１２ｄＢ向上
（ゼロ点シフトの場合は１５ｄＢ向上）する。このＳ／
Ｎ比向上分は、前述したように量子化のビット数を２ビ
ットにしたことによる向上分に対し、減衰係数を１／４
から１／２にして減衰量を小さくしたことによる向上分
が加わったものである。
【００２３】図２は、この発明の他の実施形態に係るΔ
Σ変調型Ｄ／Ａコンバータを示すもので、このコンバー
タは、３次ΔΣ変調器５０と、ＳＣＦ制御回路５２と、
ＳＣＦ５４とを含んでいる。なお、図２〜４において、
信号線に斜線を付して示す数字は、ビット数を表わす。
Σ変調型Ｄ／Ａコンバータを示すもので、このコンバー
タは、３次ΔΣ変調器５０と、ＳＣＦ制御回路５２と、
ＳＣＦ５４とを含んでいる。なお、図２〜４において、
信号線に斜線を付して示す数字は、ビット数を表わす。
【００２４】変調器５０は、サンプル毎に１６ビットの
ディジタル信号をディジタル入力ＤＩＮとしてディジタ
ル的な微積分処理を行なうと共に２ビットの量子化処理
を行なうもので、出力ＤＳとして２ビット量子化出力を
送出する。変調器５０については、図３，４を参照して
後述する。
ディジタル信号をディジタル入力ＤＩＮとしてディジタ
ル的な微積分処理を行なうと共に２ビットの量子化処理
を行なうもので、出力ＤＳとして２ビット量子化出力を
送出する。変調器５０については、図３，４を参照して
後述する。
【００２５】ＳＣＦ制御回路５２は、変調器５０からの
出力ＤＳと図６に示すようなサンプリングクロック信号
Ｓp とに基づいて図６に示すような制御信号ａ１〜ｄ
１，ａ２〜ｄ２を発生するものである。制御信号ａ１〜
ｄ１，ａ２〜ｄ２は、ＳＣＦ５４の積分処理を制御する
ために使用される。
出力ＤＳと図６に示すようなサンプリングクロック信号
Ｓp とに基づいて図６に示すような制御信号ａ１〜ｄ
１，ａ２〜ｄ２を発生するものである。制御信号ａ１〜
ｄ１，ａ２〜ｄ２は、ＳＣＦ５４の積分処理を制御する
ために使用される。
【００２６】ＳＣＦ５４は、２ビットで表現可能な４つ
の数値にそれぞれ対応した４通りの積分処理をなしうる
もので、これらの積分処理を制御信号ａ１〜ｄ１、ａ２
〜ｄ２に基づいて制御することにより入力ＤＩＮとして
のディジタル信号に対応したアナログ信号をアナログ出
力ＡＯＵＴとして送出するようになっている。ＳＣＦ５
４については、図５を参照して後述する。
の数値にそれぞれ対応した４通りの積分処理をなしうる
もので、これらの積分処理を制御信号ａ１〜ｄ１、ａ２
〜ｄ２に基づいて制御することにより入力ＤＩＮとして
のディジタル信号に対応したアナログ信号をアナログ出
力ＡＯＵＴとして送出するようになっている。ＳＣＦ５
４については、図５を参照して後述する。
【００２７】図３は、変調器５０を図１の回路を用いて
構成した一例を示すもので、加算器１１０，１１６，１
２２、積分器１１２，１１８，１２４、乗算器１１４，
１２０、遅延器１２８は、図１の回路における加算器１
０，１６，２２、積分器１２，１８，２４、乗算器１
４，２０、遅延器２８をそれぞれディジタル回路構成と
したものである。
構成した一例を示すもので、加算器１１０，１１６，１
２２、積分器１１２，１１８，１２４、乗算器１１４，
１２０、遅延器１２８は、図１の回路における加算器１
０，１６，２２、積分器１２，１８，２４、乗算器１
４，２０、遅延器２８をそれぞれディジタル回路構成と
したものである。
【００２８】加算器１１０に供給される１６ビットのデ
ィジタル入力ＤＩＮは、積分器１１２等のオーバーフロ
ーを防ぐため、最大値ＭＡＸ，最小値ＭＩＮ等を除き０
０１１…１〜１１００…０の範囲内に制限する。積分器
１１２は、図４に示すように１７ビットの入力Ｉi を受
取る全加算器ＦＡと、この全加算器ＦＡの３２ビットの
出力をサンプリングクロック信号の１周期に相当する時
間だけ遅延させて全加算器ＦＡに入力する遅延器Ｄとを
備え、全加算器ＦＡからの３２ビットの出力を積分出力
Ｉo として送出する構成になっている。積分器１１８，
１２４は、入力Ｉi を３２ビットとする点を除いて積分
器１１２と同様の構成にすることができる。
ィジタル入力ＤＩＮは、積分器１１２等のオーバーフロ
ーを防ぐため、最大値ＭＡＸ，最小値ＭＩＮ等を除き０
０１１…１〜１１００…０の範囲内に制限する。積分器
１１２は、図４に示すように１７ビットの入力Ｉi を受
取る全加算器ＦＡと、この全加算器ＦＡの３２ビットの
出力をサンプリングクロック信号の１周期に相当する時
間だけ遅延させて全加算器ＦＡに入力する遅延器Ｄとを
備え、全加算器ＦＡからの３２ビットの出力を積分出力
Ｉo として送出する構成になっている。積分器１１８，
１２４は、入力Ｉi を３２ビットとする点を除いて積分
器１１２と同様の構成にすることができる。
【００２９】乗算器１１４及び１２０は、それぞれ第１
及び第２の減衰段として用いられるもので、各々の減衰
係数はいずれも１／２に設定されている。乗算器１１
４，１２０は、いずれもビットシフト回路により簡単に
構成することができる。
及び第２の減衰段として用いられるもので、各々の減衰
係数はいずれも１／２に設定されている。乗算器１１
４，１２０は、いずれもビットシフト回路により簡単に
構成することができる。
【００３０】２ビット量子化器１２６としては、積分器
１２４の３２ビットの出力を入力として上位２ビット
（ＭＳＢ及び第２ＭＳＢ）を抽出する２ビット抽出回路
を用いればよく、特別の構成にする必要はない。すなわ
ち、２ビット量子化の場合、±１と±１／２を判別すれ
ばよいので、（ＭＳＢ，第２ＭＳＢ）として表わすと、
２の補数表現に基づいて＋１＝（０，１）、＋１／２＝
（０，０）、−１／２＝（１，１）、−１＝（１，０）
となる。
１２４の３２ビットの出力を入力として上位２ビット
（ＭＳＢ及び第２ＭＳＢ）を抽出する２ビット抽出回路
を用いればよく、特別の構成にする必要はない。すなわ
ち、２ビット量子化の場合、±１と±１／２を判別すれ
ばよいので、（ＭＳＢ，第２ＭＳＢ）として表わすと、
２の補数表現に基づいて＋１＝（０，１）、＋１／２＝
（０，０）、−１／２＝（１，１）、−１＝（１，０）
となる。
【００３１】量子化器１２６からの２ビット量子化出力
は、遅延器１２８でサンプリングクロック信号の１周期
分の遅延を与えられて３２ビットデータ発生器１３０に
供給される。データ発生器１３０は、２ビット入力が０
１ならば０１１１…１、００ならば００１１…１、１１
ならば１１００…０、１０ならば１０００…０のような
３２ビット出力を発生するもので、この３２ビット出力
は、加算器１１６，１２２に負符号で供給される。ま
た、加算器１１０には、データ発生器１３０の３２ビッ
ト出力のうち上位１６ビットの信号が負符号で供給され
る。
は、遅延器１２８でサンプリングクロック信号の１周期
分の遅延を与えられて３２ビットデータ発生器１３０に
供給される。データ発生器１３０は、２ビット入力が０
１ならば０１１１…１、００ならば００１１…１、１１
ならば１１００…０、１０ならば１０００…０のような
３２ビット出力を発生するもので、この３２ビット出力
は、加算器１１６，１２２に負符号で供給される。ま
た、加算器１１０には、データ発生器１３０の３２ビッ
ト出力のうち上位１６ビットの信号が負符号で供給され
る。
【００３２】変調器５０の出力ＤＳとしては、量子化器
１２６からの２ビット量子化出力が送出され、図２のＳ
ＣＦ制御回路５２に供給される。
１２６からの２ビット量子化出力が送出され、図２のＳ
ＣＦ制御回路５２に供給される。
【００３３】図５は、ＳＣＦ５４の一構成例を示すもの
で、このＳＣＦは、基準電位＋Ｖｒを有する電位源と、
アナログスイッチＳ11〜Ｓ14，Ｓ21〜Ｓ24と、入力コン
デンサＣｉ，Ｃｉ／２と、オペアンプＯＰと、積分コン
デンサＣＩとを含んでいる。
で、このＳＣＦは、基準電位＋Ｖｒを有する電位源と、
アナログスイッチＳ11〜Ｓ14，Ｓ21〜Ｓ24と、入力コン
デンサＣｉ，Ｃｉ／２と、オペアンプＯＰと、積分コン
デンサＣＩとを含んでいる。
【００３４】オペアンプＯＰの非反転入力端は接地さ
れ、オペアンプＯＰの出力端及び反転入力端の間には、
コンデンサＣＩが接続される。オペアンプＯＰの反転入
力端と＋Ｖｒの電位源との間には、第１及び第２のスイ
ッチト・キャパシタ回路が並列接続される。第１のスイ
ッチト・キャパシタ回路は、スイッチＳ11〜Ｓ14及びコ
ンデンサＣｉを含むものであり、第２のスイッチト・キ
ャパシタ回路は、スイッチＳ21〜Ｓ24及びコンデンサＣ
ｉ／２を含むものである。
れ、オペアンプＯＰの出力端及び反転入力端の間には、
コンデンサＣＩが接続される。オペアンプＯＰの反転入
力端と＋Ｖｒの電位源との間には、第１及び第２のスイ
ッチト・キャパシタ回路が並列接続される。第１のスイ
ッチト・キャパシタ回路は、スイッチＳ11〜Ｓ14及びコ
ンデンサＣｉを含むものであり、第２のスイッチト・キ
ャパシタ回路は、スイッチＳ21〜Ｓ24及びコンデンサＣ
ｉ／２を含むものである。
【００３５】第１のスイッチト・キャパシタ回路とオペ
アンプＯＰとコンデンサＣＩとを含む回路部では、ＳＣ
Ｆ制御回路５２からの制御信号ａ１〜ｄ１に応じてスイ
ッチＳ11〜Ｓ14を制御することによりコンデンサＣｉを
用いた２通りの積分処理が行なわれる。また、第２のス
イッチト・キャパシタ回路とオペアンプＯＰとコンデン
サＣＩとを含む回路部では、ＳＣＦ制御回路５２からの
制御信号ａ２〜ｄ２に応じてスイッチＳ21〜Ｓ24を制御
することによりコンデンサＣｉ／２を用いた２通りの積
分処理が行なわれる。
アンプＯＰとコンデンサＣＩとを含む回路部では、ＳＣ
Ｆ制御回路５２からの制御信号ａ１〜ｄ１に応じてスイ
ッチＳ11〜Ｓ14を制御することによりコンデンサＣｉを
用いた２通りの積分処理が行なわれる。また、第２のス
イッチト・キャパシタ回路とオペアンプＯＰとコンデン
サＣＩとを含む回路部では、ＳＣＦ制御回路５２からの
制御信号ａ２〜ｄ２に応じてスイッチＳ21〜Ｓ24を制御
することによりコンデンサＣｉ／２を用いた２通りの積
分処理が行なわれる。
【００３６】図７，８は、コンデンサＣｉを用いた２通
りの積分処理のためのサンプリング動作を説明するため
のもので、図７が逆相積分処理に関し、図８が正相積分
処理に関する。
りの積分処理のためのサンプリング動作を説明するため
のもので、図７が逆相積分処理に関し、図８が正相積分
処理に関する。
【００３７】図７に示すサンプリング動作は、図６にお
いて「０１」の入力に応じてコンデンサＣｉからの入力
電荷が＋Ｑになる場合に対応する。サンプリングクロッ
ク信号Ｓp の１周期Ｔの前半において、制御信号ｂ１，
ｄ１が共に“Ｈ”レベルになると、図７（Ａ）に示すよ
うにスイッチＳ12，Ｓ14が共にオン状態となる。このと
き、制御信号ａ１，ｃ１は“Ｌ”レベルであり、スイッ
チＳ11，Ｓ13はオフ状態である。従って、コンデンサＣ
ｉの電荷は０となる。
いて「０１」の入力に応じてコンデンサＣｉからの入力
電荷が＋Ｑになる場合に対応する。サンプリングクロッ
ク信号Ｓp の１周期Ｔの前半において、制御信号ｂ１，
ｄ１が共に“Ｈ”レベルになると、図７（Ａ）に示すよ
うにスイッチＳ12，Ｓ14が共にオン状態となる。このと
き、制御信号ａ１，ｃ１は“Ｌ”レベルであり、スイッ
チＳ11，Ｓ13はオフ状態である。従って、コンデンサＣ
ｉの電荷は０となる。
【００３８】次に、クロック信号Ｓp の１周期Ｔの後半
になると、制御信号ｂ１，ｄ１が“Ｌ”になると共に制
御信号ａ１，ｃ１が“Ｈ”になり、これに応じてスイッ
チＳ12，Ｓ14がオフ状態になると共にスイッチＳ11，Ｓ
13がオン状態となる。このとき、＋Ｑの電荷がスイッチ
Ｓ13を介してオペアンプＯＰ側に供給されることにより
逆相積分処理が行なわれる。
になると、制御信号ｂ１，ｄ１が“Ｌ”になると共に制
御信号ａ１，ｃ１が“Ｈ”になり、これに応じてスイッ
チＳ12，Ｓ14がオフ状態になると共にスイッチＳ11，Ｓ
13がオン状態となる。このとき、＋Ｑの電荷がスイッチ
Ｓ13を介してオペアンプＯＰ側に供給されることにより
逆相積分処理が行なわれる。
【００３９】図８に示すサンプリング動作は、図６にお
いて「１０」の入力に応じてコンデンサＣｉからの入力
電荷が−Ｑになる場合に対応する。クロック信号Ｓp の
１周期の前半において、制御信号ａ１，ｄ１が“Ｈ”に
なると、スイッチＳ11，Ｓ14がオン状態となる。このと
き、制御信号ｂ１，ｃ１は“Ｌ”であり、スイッチ
Ｓ12，Ｓ13はオフ状態である。従って、コンデンサＣｉ
においてスイッチＳ11側が＋Ｑ、スイッチＳ13側が０と
なる。
いて「１０」の入力に応じてコンデンサＣｉからの入力
電荷が−Ｑになる場合に対応する。クロック信号Ｓp の
１周期の前半において、制御信号ａ１，ｄ１が“Ｈ”に
なると、スイッチＳ11，Ｓ14がオン状態となる。このと
き、制御信号ｂ１，ｃ１は“Ｌ”であり、スイッチ
Ｓ12，Ｓ13はオフ状態である。従って、コンデンサＣｉ
においてスイッチＳ11側が＋Ｑ、スイッチＳ13側が０と
なる。
【００４０】次に、クロック信号Ｓp の１周期の後半に
なると、制御信号ｂ１，ｄ１が“Ｈ”になると共に制御
信号ａ１，ｄ１が“Ｌ”になり、これに応じてスイッチ
Ｓ12，Ｓ13がオン状態になると共にスイッチＳ11，Ｓ14
がオフ状態となる。従って、コンデンサＣｉにおいて、
スイッチＳ11側が０、スイッチＳ13側が−Ｑとなる。−
Ｑの電荷がスイッチＳ13を介してオペアンプＯＰ側に供
給されることにより正相積分処理が行なわれる。
なると、制御信号ｂ１，ｄ１が“Ｈ”になると共に制御
信号ａ１，ｄ１が“Ｌ”になり、これに応じてスイッチ
Ｓ12，Ｓ13がオン状態になると共にスイッチＳ11，Ｓ14
がオフ状態となる。従って、コンデンサＣｉにおいて、
スイッチＳ11側が０、スイッチＳ13側が−Ｑとなる。−
Ｑの電荷がスイッチＳ13を介してオペアンプＯＰ側に供
給されることにより正相積分処理が行なわれる。
【００４１】コンデンサＣｉ／２を用いた２通りの積分
処理としては、逆相積分処理と正相積分処理とがある。
逆相積分処理は、図６において「００」の入力に応じて
コンデンサＣｉ／２からの入力電荷が＋Ｑ／２になる場
合に対応するものである。この場合のサンプリング動作
は、図７に関する前述の説明においてＳ11〜Ｓ14をＳ21
〜Ｓ24とし、ａ１〜ｄ１をａ２〜ｄ２とし、ＣｉをＣｉ
／２とし、＋Ｑを＋Ｑ／２とすれば、「０１」の入力時
と「００」の入力時とでａ１〜ｄ１とａ２〜ｄ２の信号
内容が同様であるので、図７に関する前述の説明と同様
になる。
処理としては、逆相積分処理と正相積分処理とがある。
逆相積分処理は、図６において「００」の入力に応じて
コンデンサＣｉ／２からの入力電荷が＋Ｑ／２になる場
合に対応するものである。この場合のサンプリング動作
は、図７に関する前述の説明においてＳ11〜Ｓ14をＳ21
〜Ｓ24とし、ａ１〜ｄ１をａ２〜ｄ２とし、ＣｉをＣｉ
／２とし、＋Ｑを＋Ｑ／２とすれば、「０１」の入力時
と「００」の入力時とでａ１〜ｄ１とａ２〜ｄ２の信号
内容が同様であるので、図７に関する前述の説明と同様
になる。
【００４２】また、正相積分処理は、図６において「１
１」の入力に応じてコンデンサＣｉ／２からの入力電荷
が−Ｑ／２になる場合に対応するものである。この場合
のサンプリング動作は、図８に関する前述の説明におい
てＳ11〜Ｓ14をＳ21〜Ｓ24とし、ａ１〜ｄ１をａ２〜ｄ
２とし、ＣｉをＣｉ／２とし、−Ｑを−Ｑ／２とすれ
ば、「１０」の入力時と「１１」の入力時とでａ１〜ｄ
１とａ２〜ｄ２の信号内容が同様であるので、図８に関
する前述の説明と同様になる。
１」の入力に応じてコンデンサＣｉ／２からの入力電荷
が−Ｑ／２になる場合に対応するものである。この場合
のサンプリング動作は、図８に関する前述の説明におい
てＳ11〜Ｓ14をＳ21〜Ｓ24とし、ａ１〜ｄ１をａ２〜ｄ
２とし、ＣｉをＣｉ／２とし、−Ｑを−Ｑ／２とすれ
ば、「１０」の入力時と「１１」の入力時とでａ１〜ｄ
１とａ２〜ｄ２の信号内容が同様であるので、図８に関
する前述の説明と同様になる。
【００４３】図２〜８に示した実施形態によれば、図１
の３次ΔΣ変調器を利用したので、簡単な構成でＳ／Ｎ
比の高いＤ／Ａコンバータを実現することができる。
の３次ΔΣ変調器を利用したので、簡単な構成でＳ／Ｎ
比の高いＤ／Ａコンバータを実現することができる。
【００４４】図９は、この発明の更に他の実施形態に係
るΔΣ変調型Ａ／Ｄコンバータを示すもので、このコン
バータは、３次ΔΣ変調器２００と、デシメーションフ
ィルタ２３２とを含んでいる。なお、図９において、信
号線に斜線を付して示す数字は、ビット数を表わす。
るΔΣ変調型Ａ／Ｄコンバータを示すもので、このコン
バータは、３次ΔΣ変調器２００と、デシメーションフ
ィルタ２３２とを含んでいる。なお、図９において、信
号線に斜線を付して示す数字は、ビット数を表わす。
【００４５】変調器２００は、アナログ信号ＡＩＮを入
力としてアナログ的な微積分処理を行なうと共に２ビッ
トの量子化処理を行なうもので、出力ＭＯとして２ビッ
ト量子化出力ＥＯを送出する。
力としてアナログ的な微積分処理を行なうと共に２ビッ
トの量子化処理を行なうもので、出力ＭＯとして２ビッ
ト量子化出力ＥＯを送出する。
【００４６】変調器２００は、図１の回路を用いて構成
されたもので、加算器２１０，２１６，２２２、積分器
２１２，２１８，２２４、乗算器２１４，２２０、遅延
器２２８は、図１の回路における加算器１０，１６，２
２、積分器１２，１８，２４、乗算器１４，２０、遅延
器２８をそれぞれアナログ回路構成としたものである。
されたもので、加算器２１０，２１６，２２２、積分器
２１２，２１８，２２４、乗算器２１４，２２０、遅延
器２２８は、図１の回路における加算器１０，１６，２
２、積分器１２，１８，２４、乗算器１４，２０、遅延
器２８をそれぞれアナログ回路構成としたものである。
【００４７】積分器２１２，２１８，２２４としては、
周知のミラー積分器を用いることができる。また、２ビ
ット量子化器２２６は、一例として図１０に示す構成に
することができる。
周知のミラー積分器を用いることができる。また、２ビ
ット量子化器２２６は、一例として図１０に示す構成に
することができる。
【００４８】図１０において、積分器２２４の出力ＡＳ
は、コンパレータＣＭ1 〜ＣＭ3 の反転入力端に供給さ
れ、コンパレータＣＭ1 ，ＣＭ2 ，ＣＭ3 の非反転入力
端には、それぞれ基準電圧Ｖ1 ，Ｖ2 ，Ｖ3 が供給され
る。基準電圧Ｖ2 及びＶ3 は、基準電圧Ｖ1 を抵抗Ｒ1
〜Ｒ3 で分圧することにより抵抗Ｒ1 ，Ｒ2 の接続点及
び抵抗Ｒ2 ，Ｒ3 の接続点からそれぞれ取出される。
は、コンパレータＣＭ1 〜ＣＭ3 の反転入力端に供給さ
れ、コンパレータＣＭ1 ，ＣＭ2 ，ＣＭ3 の非反転入力
端には、それぞれ基準電圧Ｖ1 ，Ｖ2 ，Ｖ3 が供給され
る。基準電圧Ｖ2 及びＶ3 は、基準電圧Ｖ1 を抵抗Ｒ1
〜Ｒ3 で分圧することにより抵抗Ｒ1 ，Ｒ2 の接続点及
び抵抗Ｒ2 ，Ｒ3 の接続点からそれぞれ取出される。
【００４９】積分器２２４の出力ＡＳの値がＶ3 未満の
ときは、コンパレータＣＭ1 〜ＣＭ3 の出力Ａ〜Ｃがい
ずれも“Ｌ”である。出力ＡＳの値がＶ3 以上Ｖ2 未満
のときは、出力Ｃが“Ｈ”、出力Ａ，Ｂが“Ｌ”とな
る。出力ＡＳの値がＶ2 以上Ｖ1 未満のときは、出力
Ｂ，Ｃが“Ｈ”、出力Ａが“Ｌ”となる。出力ＡＳの値
がＶ1 以上のときは、出力Ａ〜Ｃがいずれも“Ｈ”とな
る。
ときは、コンパレータＣＭ1 〜ＣＭ3 の出力Ａ〜Ｃがい
ずれも“Ｌ”である。出力ＡＳの値がＶ3 以上Ｖ2 未満
のときは、出力Ｃが“Ｈ”、出力Ａ，Ｂが“Ｌ”とな
る。出力ＡＳの値がＶ2 以上Ｖ1 未満のときは、出力
Ｂ，Ｃが“Ｈ”、出力Ａが“Ｌ”となる。出力ＡＳの値
がＶ1 以上のときは、出力Ａ〜Ｃがいずれも“Ｈ”とな
る。
【００５０】エンコーダＥＮＣは、コンパレータＣＭ1
〜ＣＭ3 の出力Ａ〜Ｃを図１１に示す入出力関係におい
て２ビットの出力ＥＯに変換するものである。出力ＥＯ
は、０１が＋１に、００が＋１／２に、１１が−１／２
に、１０が−１にそれぞれ対応する。
〜ＣＭ3 の出力Ａ〜Ｃを図１１に示す入出力関係におい
て２ビットの出力ＥＯに変換するものである。出力ＥＯ
は、０１が＋１に、００が＋１／２に、１１が−１／２
に、１０が−１にそれぞれ対応する。
【００５１】量子化器２２６からの２ビット量子化出力
ＥＯは、遅延器２２８でサンプリングクロック信号の１
周期分の遅延を与えられて２ビットＤ／Ａコンバータ２
３０に供給される。コンバータ２３０からのアナログ出
力は、加算器２１０，２１６，２２２に負符号で供給さ
れる。
ＥＯは、遅延器２２８でサンプリングクロック信号の１
周期分の遅延を与えられて２ビットＤ／Ａコンバータ２
３０に供給される。コンバータ２３０からのアナログ出
力は、加算器２１０，２１６，２２２に負符号で供給さ
れる。
【００５２】変調器２００の出力ＭＯとしては、量子化
器２２６からの２ビット量子化出力ＥＯが送出され、デ
シメーションフィルタ２３２に供給される。デシメーシ
ョンフィルタ２３２は、ディジタルフィルタからなるも
ので、２ビットの出力ＭＯをサンプリングレートを下げ
て例えば１６ビットのディジタル信号に変換する。この
ディジタル信号は、アナログ信号ＡＩＮに対応したもの
で、ディジタル出力ＤＯＵＴとして送出される。
器２２６からの２ビット量子化出力ＥＯが送出され、デ
シメーションフィルタ２３２に供給される。デシメーシ
ョンフィルタ２３２は、ディジタルフィルタからなるも
ので、２ビットの出力ＭＯをサンプリングレートを下げ
て例えば１６ビットのディジタル信号に変換する。この
ディジタル信号は、アナログ信号ＡＩＮに対応したもの
で、ディジタル出力ＤＯＵＴとして送出される。
【００５３】図９〜１１に示した実施形態によれば、図
１の３次ΔΣ変調器を利用したので、簡単な構成でＳ／
Ｎ比の高いＡ／Ｄコンバータを実現することができる。
１の３次ΔΣ変調器を利用したので、簡単な構成でＳ／
Ｎ比の高いＡ／Ｄコンバータを実現することができる。
【００５４】
【発明の効果】以上のように、この発明によれば、３次
以上の高次のΔΣ変調器において量子化のビット数を複
数にすると共に減衰段での減衰量を小さくしたので、簡
単な構成でＳ／Ｎ比の大幅な向上が可能になると共にＳ
／Ｎ比の高いＤ／Ａ又はＡ／Ｄコンバータを実現できる
効果が得られるものである。
以上の高次のΔΣ変調器において量子化のビット数を複
数にすると共に減衰段での減衰量を小さくしたので、簡
単な構成でＳ／Ｎ比の大幅な向上が可能になると共にＳ
／Ｎ比の高いＤ／Ａ又はＡ／Ｄコンバータを実現できる
効果が得られるものである。
【図１】 この発明に係る３次ΔΣ変調器を示すブロッ
ク図である。
ク図である。
【図２】 この発明の他の実施形態に係るΔΣ変調型Ｄ
／Ａコンバータを示すブロック図である。
／Ａコンバータを示すブロック図である。
【図３】 図２のコンバータに用いられる３次ΔΣ変調
器を示すブロック図である。
器を示すブロック図である。
【図４】 図３のΔΣ変調器に用いられる積分器を示す
回路図である。
回路図である。
【図５】 図２のコンバータに用いられるＳＣＦを示す
回路図である。
回路図である。
【図６】 図２のコンバータに用いられるＳＣＦ制御回
路の入力信号及び出力信号を示すタイムチャートであ
る。
路の入力信号及び出力信号を示すタイムチャートであ
る。
【図７】 図５のＳＣＦにおける逆相積分処理のための
サンプリング動作を説明するための回路図である。
サンプリング動作を説明するための回路図である。
【図８】 図５のＳＣＦにおける正相積分処理のための
サンプリング動作を説明するための回路図である。
サンプリング動作を説明するための回路図である。
【図９】 この発明の更に他の実施形態に係るΔΣ変調
型Ａ／Ｄコンバータを示すブロック図である。
型Ａ／Ｄコンバータを示すブロック図である。
【図１０】 図９のコンバータに用いられる２ビット量
子化器を示す回路図である。
子化器を示す回路図である。
【図１１】 図１０のエンコーダの動作を説明するため
の入出力図である。
の入出力図である。
【図１２】 従来の３次ΔΣ変調器を示すブロック図で
ある。
ある。
【図１３】 図１２の変調器における量子化ノイズの周
波数依存性を減衰量毎に示すグラフである。
波数依存性を減衰量毎に示すグラフである。
【図１４】 図１３のグラフの音声帯域付近を拡大して
示すグラフである。
示すグラフである。
【図１５】 １ビット量子化を採用するΔΣ変調器にお
けるＳ／Ｎ比のオーバーサンプリング比依存性を次数毎
に示すグラフである。
けるＳ／Ｎ比のオーバーサンプリング比依存性を次数毎
に示すグラフである。
１０，１６，２２，１１０，１１６，１２２，２１０，
２１６，２２２：加算器、１２，１８，２４，１１２，
１１８，１２４，２１２，２１８，２２４：積分器、１
４，２０，１１４，１２０，２１４，２２０：乗算器、
２６，１２６，２２６：２ビット量子化器、２８，１２
８，２２８：遅延器、５０，２００：３次ΔΣ変調器、
５２：ＳＣＦ制御回路、５４：ＳＣＦ、１３０：３２ビ
ットデータ発生器、２３０：２ビットＤ／Ａコンバー
タ、２３２：デシメーションフィルタ。
２１６，２２２：加算器、１２，１８，２４，１１２，
１１８，１２４，２１２，２１８，２２４：積分器、１
４，２０，１１４，１２０，２１４，２２０：乗算器、
２６，１２６，２２６：２ビット量子化器、２８，１２
８，２２８：遅延器、５０，２００：３次ΔΣ変調器、
５２：ＳＣＦ制御回路、５４：ＳＣＦ、１３０：３２ビ
ットデータ発生器、２３０：２ビットＤ／Ａコンバー
タ、２３２：デシメーションフィルタ。
Claims (4)
- 【請求項１】 量子化のビット数を複数にした３次以上
の高次のΔΣ変調器であって、 量子化のビット数を１としたときに最良のＳ／Ｎ比をも
たらす減衰量を所定の減衰量とすると、所定の積分器の
出力側に設けた減衰段において減衰量を前記所定の減衰
量より小さく設定したことを特徴とする高次ΔΣ変調
器。 - 【請求項２】 量子化のビット数を２とした３次ΔΣ変
調器であって、 該変調器の入力側から数えて第１及び第２の積分器の出
力側にそれぞれ設けた第１及び第２の減衰段において減
衰係数をいずれも１／２に設定したことを特徴とする３
次ΔΣ変調器。 - 【請求項３】サンプル毎のビット数がｍ（ｍは２以上の
整数）より多いディジタル信号を入力としてディジタル
的な微積分処理を行なうと共にｍビットの量子化処理を
行なうことによりｍビット量子化出力を送出する３次以
上の高次のΔΣ変調器であって、量子化のビット数を１
としたときに最良のＳ／Ｎ比をもたらす減衰量を所定の
減衰量とすると、所定の積分器の出力側に設けた減衰段
において減衰量を前記所定の減衰量より小さく設定した
ものと、 ｍビットで表現可能なｎ＝２m 個の数値にそれぞれ対応
したｎ通りの積分処理をなしうるスイッチト・キャパシ
タ・フィルタと、 前記変調器からのｍビット量子化出力に基づいて前記ス
イッチト・キャパシタ・フィルタのｎ通りの積分処理を
制御することにより前記スイッチト・キャパシタ・フィ
ルタから前記ディジタル信号に対応したアナログ信号を
送出させる制御回路とを備えたΔΣ変調型コンバータ。 - 【請求項４】アナログ信号を入力としてアナログ的な微
積分処理を行なうと共にｍ（ｍは２以上の整数）ビット
の量子化処理を行なうことによりｍビット量子化出力を
送出する３次以上の高次のΔΣ変調器であって、量子化
のビット数を１としたときに最良のＳ／Ｎ比をもたらす
減衰量を所定の減衰量とすると、所定の積分器の出力側
に設けた減衰段において減衰量を前記所定の減衰量より
小さく設定したものと、 前記変調器からのｍビット量子化出力に基づいてサンプ
ル毎のビット数がｍより多く且つ前記アナログ信号に対
応したディジタル信号を送出するデシメーションフィル
タとを備えたΔΣ変調型コンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14092796A JPH09307447A (ja) | 1996-05-10 | 1996-05-10 | 高次δς変調器とδς変調型コンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14092796A JPH09307447A (ja) | 1996-05-10 | 1996-05-10 | 高次δς変調器とδς変調型コンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307447A true JPH09307447A (ja) | 1997-11-28 |
Family
ID=15280058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14092796A Pending JPH09307447A (ja) | 1996-05-10 | 1996-05-10 | 高次δς変調器とδς変調型コンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307447A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404368B1 (en) | 1999-09-17 | 2002-06-11 | Nec Corporation | Analog and digital ΔΣ modulator |
| JP2006186750A (ja) * | 2004-12-28 | 2006-07-13 | Nec Electronics Corp | Ｄ／ａ変換器及びδσａ／ｄ変換器 |
| JP2012023540A (ja) * | 2010-07-14 | 2012-02-02 | Asahi Kasei Electronics Co Ltd | マルチビットデルタシグマ変調器及びａｄコンバータ |
| US8725280B2 (en) | 2010-08-26 | 2014-05-13 | Rohm Co., Ltd. | Audio output device |
| JP2015027087A (ja) * | 2013-07-26 | 2015-02-05 | アトランティック・イナーシャル・システムズ・リミテッドＡｔｌａｎｔｉｃ Ｉｎｅｒｔｉａｌ Ｓｙｓｔｅｍｓ Ｌｉｍｉｔｅｄ | 振幅変調されたアナログ信号を処理する方法、およびピックオフ信号処理システム |
-
1996
- 1996-05-10 JP JP14092796A patent/JPH09307447A/ja active Pending
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