JP3371192B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JP3371192B2 JP3371192B2 JP2000064978A JP2000064978A JP3371192B2 JP 3371192 B2 JP3371192 B2 JP 3371192B2 JP 2000064978 A JP2000064978 A JP 2000064978A JP 2000064978 A JP2000064978 A JP 2000064978A JP 3371192 B2 JP3371192 B2 JP 3371192B2
- Authority
- JP
- Japan
- Prior art keywords
- light
- substrate
- shielding layer
- liquid crystal
- tft
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に関
し、特に、画素トランジスタであるＴＦＴを有するＴＦ
Ｔ基板と、液晶を介して該ＴＦＴ基板と対向する対向基
板とを備える液晶表示装置に関するものである。
し、特に、画素トランジスタであるＴＦＴを有するＴＦ
Ｔ基板と、液晶を介して該ＴＦＴ基板と対向する対向基
板とを備える液晶表示装置に関するものである。
【０００２】
【従来の技術】従来より、ガラスや石英等より成る基板
上にＴＦＴ（薄膜トランジスタ）を形成してＴＦＴ基板
とし、該ＴＦＴ基板と対向基板との間に液晶を有する液
晶表示装置が知られている。
上にＴＦＴ（薄膜トランジスタ）を形成してＴＦＴ基板
とし、該ＴＦＴ基板と対向基板との間に液晶を有する液
晶表示装置が知られている。
【０００３】従来のこの種のものは、通常、対向基板側
から光源の光を入射させる。この光が画素トランジスタ
に入射すると、光リーク電流により、コントラスト低下
やフリッカ等の画質劣化が生じることがある。
から光源の光を入射させる。この光が画素トランジスタ
に入射すると、光リーク電流により、コントラスト低下
やフリッカ等の画質劣化が生じることがある。
【０００４】たとえば多結晶Ｓｉは、ａ−Ｓｉほど高感
度ではないが、たとえば近年の液晶表示装置ではプロジ
ェクタのように大光量下での使用が増加するので、多結
晶Ｓｉ−ＴＦＴを用いた液晶表示装置にあっても、光リ
ーク電流が無視できなくなって来ている。よって多結晶
Ｓｉ−ＴＦＴを用いた場合についても、光リーク電流に
よるコントラスト低下やフリッカ等の画質劣化が問題と
なっている。
度ではないが、たとえば近年の液晶表示装置ではプロジ
ェクタのように大光量下での使用が増加するので、多結
晶Ｓｉ−ＴＦＴを用いた液晶表示装置にあっても、光リ
ーク電流が無視できなくなって来ている。よって多結晶
Ｓｉ−ＴＦＴを用いた場合についても、光リーク電流に
よるコントラスト低下やフリッカ等の画質劣化が問題と
なっている。
【０００５】従来、対向基板側からの光の画素トランジ
スタへの入射抑制については、図５（ａ）に示すよう
に、対向基板２にブラックマトリックスＢを設置するこ
とで、その遮光を行っていた。しかしこの構造では、直
進する入射光Ｌ1 の遮光は可能であるが、散乱ないし反
射等した入射光の一部Ｌ2 が画素トランジスタ７に入射
することを防ぐことができない。そこで本発明者らは、
図５（ｂ）に示すように、対向基板２に設置してあった
ブラックマトリックスをよりトランジスタに近い位置で
あるＴＦＴ基板１のトランジスタの上層（対向基板側）
に設置することで、光入射低減を図る技術を提案した
（特開平８−２６２４９４号公報参照）。これによれ
ば、図５（ｂ）のように、散乱ないし反射等した入射光
Ｌ2 の画素トランジスタ７への入射を防ぐことができ
る。この提案では、２つの層でブラックマトリックスを
形成して、遮光層としている。
スタへの入射抑制については、図５（ａ）に示すよう
に、対向基板２にブラックマトリックスＢを設置するこ
とで、その遮光を行っていた。しかしこの構造では、直
進する入射光Ｌ1 の遮光は可能であるが、散乱ないし反
射等した入射光の一部Ｌ2 が画素トランジスタ７に入射
することを防ぐことができない。そこで本発明者らは、
図５（ｂ）に示すように、対向基板２に設置してあった
ブラックマトリックスをよりトランジスタに近い位置で
あるＴＦＴ基板１のトランジスタの上層（対向基板側）
に設置することで、光入射低減を図る技術を提案した
（特開平８−２６２４９４号公報参照）。これによれ
ば、図５（ｂ）のように、散乱ないし反射等した入射光
Ｌ2 の画素トランジスタ７への入射を防ぐことができ
る。この提案では、２つの層でブラックマトリックスを
形成して、遮光層としている。
【０００６】しかし図示するように、出射光の一部Ｌ３
は、光学系等からの反射等により、ＴＦＴ基板側からト
ランジスタへ入る戻り光（迷光）を発生させている。こ
の戻り光（迷光）Ｌ３のトランジスタ部７への入射は、
いずれの構造でも防止できない。
は、光学系等からの反射等により、ＴＦＴ基板側からト
ランジスタへ入る戻り光（迷光）を発生させている。こ
の戻り光（迷光）Ｌ３のトランジスタ部７への入射は、
いずれの構造でも防止できない。
【０００７】特に、トップゲートまたはプレーナ構造の
多結晶Ｓｉ−ＴＦＴを用いた液晶表示装置では、ＴＦＴ
基板の最下層（対向基板とは逆の方）にトランジスタの
活性層が形成されているため、ＴＦＴ基板側からの光は
直接トランジスタ活性層に入射し、光リーク電流の原因
となっている。
多結晶Ｓｉ−ＴＦＴを用いた液晶表示装置では、ＴＦＴ
基板の最下層（対向基板とは逆の方）にトランジスタの
活性層が形成されているため、ＴＦＴ基板側からの光は
直接トランジスタ活性層に入射し、光リーク電流の原因
となっている。
【０００８】
【発明が解決しようとする課題】本発明は、上記した問
題点を解決するためになされたもので、本発明の目的
は、上記戻り光を含め、散乱・反射等した入射光がトラ
ンジスタ部に入射することを防止でき、もって光リーク
電流等の発生の問題を解決した液晶表示装置を提供する
ことである。
題点を解決するためになされたもので、本発明の目的
は、上記戻り光を含め、散乱・反射等した入射光がトラ
ンジスタ部に入射することを防止でき、もって光リーク
電流等の発生の問題を解決した液晶表示装置を提供する
ことである。
【０００９】
【課題を解決するための手段】本発明は、基板上で半導
体薄膜の上にゲート電極を配したトップゲート構造の画
素トランジスタであるＴＦＴを有するＴＦＴ基板と、液
晶を介して該ＴＦＴ基板と対向する対向基板とを備える
液晶表示装置において、画素トランジスタ部の対向基板
側、及び画素トランジスタ部の対向基板とは逆の側で基
板とＴＦＴの間の双方の側に遮光層が形成され、前記対
向基板側の遮光層は、対向基板側からの入射光に対して
２以上の遮光層により、画素開口以外の領域すべての遮
光がなされていると共に、前記対向基板には遮光層が形
成されていないことを特徴とするものである。前記の２
以上の遮光層は、その重ね合わせにより、画素開口以外
の領域すべての遮光を行うように構成できる。そして、
前記対向基板とは逆の側で基板とＴＦＴの間にある遮光
層を各画素内でゲートラインと接続する。更には、この
遮光層を画素単位で切り離す。
体薄膜の上にゲート電極を配したトップゲート構造の画
素トランジスタであるＴＦＴを有するＴＦＴ基板と、液
晶を介して該ＴＦＴ基板と対向する対向基板とを備える
液晶表示装置において、画素トランジスタ部の対向基板
側、及び画素トランジスタ部の対向基板とは逆の側で基
板とＴＦＴの間の双方の側に遮光層が形成され、前記対
向基板側の遮光層は、対向基板側からの入射光に対して
２以上の遮光層により、画素開口以外の領域すべての遮
光がなされていると共に、前記対向基板には遮光層が形
成されていないことを特徴とするものである。前記の２
以上の遮光層は、その重ね合わせにより、画素開口以外
の領域すべての遮光を行うように構成できる。そして、
前記対向基板とは逆の側で基板とＴＦＴの間にある遮光
層を各画素内でゲートラインと接続する。更には、この
遮光層を画素単位で切り離す。
【００１０】本発明によれば、画素トランジスタ部の対
向基板側、及び画素トランジスタ部の対向基板とは逆の
側の双方の側に遮光層が形成されることにより、図４に
略示するように上述した戻り光（Ｌ3 ）も対向基板とは
逆の側（出射側）の遮光層（遮光層５）により遮光さ
れ、よって光入射による光リーク電流等の発生の問題を
解決できる。
向基板側、及び画素トランジスタ部の対向基板とは逆の
側の双方の側に遮光層が形成されることにより、図４に
略示するように上述した戻り光（Ｌ3 ）も対向基板とは
逆の側（出射側）の遮光層（遮光層５）により遮光さ
れ、よって光入射による光リーク電流等の発生の問題を
解決できる。
【００１１】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について、図面を参照して具体的な実施の形態例を説
明することにより、さらに説明する。但し当然のことで
はあるが、本発明は以下の説明及び図示の実施の形態例
に限定されるものではない。
態について、図面を参照して具体的な実施の形態例を説
明することにより、さらに説明する。但し当然のことで
はあるが、本発明は以下の説明及び図示の実施の形態例
に限定されるものではない。
【００１２】実施の形態例１
本実施の形態例の構成を、図１に断面構造で、図２に平
面構造で示す。なお、本例は、画素トランジスタとして
高温ポリシリコンＴＦＴを用いた場合を示したが、その
他たとえば低温ポリシリコンＴＦＴや、ａ−シリコンＴ
ＦＴを用いた場合等にも適用できる（他の実施の形態例
についても同じ）。
面構造で示す。なお、本例は、画素トランジスタとして
高温ポリシリコンＴＦＴを用いた場合を示したが、その
他たとえば低温ポリシリコンＴＦＴや、ａ−シリコンＴ
ＦＴを用いた場合等にも適用できる（他の実施の形態例
についても同じ）。
【００１３】図１を参照する。図示例は本発明を具体化
したアクティブマトリクス型の液晶表示装置であって、
画素トランジスタであるＴＦＴを有する基板１（ＴＦＴ
を担持する石英から成る）と、対向基板２とを備え、該
基板１と対向基板２との間には、液晶３が保持される。
対向基板２は対向電極６を備える。
したアクティブマトリクス型の液晶表示装置であって、
画素トランジスタであるＴＦＴを有する基板１（ＴＦＴ
を担持する石英から成る）と、対向基板２とを備え、該
基板１と対向基板２との間には、液晶３が保持される。
対向基板２は対向電極６を備える。
【００１４】基板１は、上層部に画素電極８を有し、下
層部にＴＦＴ（薄膜トランジスタ。ここではトップゲー
ト構造のＴＦＴ）７を有する。ＴＦＴ７は、各画素電極
８を駆動するスイッチング素子としての役割を果たす。
ＴＦＴ７は、本例ではポリシリコンからなる半導体薄膜
１０を活性層としている。この半導体薄膜１０は、第１
層ポリシリコン（１ｐｏｌｙ）で、構成される。半導体
薄膜１０上には、ＳｉＯ2 等からなるゲート絶縁膜１１
を介して、ゲートＧが形成されている。このゲートＧ
は、第２層ポリシリコン（２ｐｏｌｙ）で、構成され
る。ＴＦＴ７は、ゲートＧの両側に、ソース領域Ｓ及び
ドレイン領域Ｄを有する。本例では、ソース／ドレイン
端部にＬＤＤ領域が形成されている。ソース領域Ｓ及び
ドレイン領域Ｄには、各々引き出し電極１２Ａ，１２Ｂ
が接続している。各引き出し電極１２Ａ，１２Ｂは、ア
ルミニウム等のアルミニウム系材料で形成できる。
層部にＴＦＴ（薄膜トランジスタ。ここではトップゲー
ト構造のＴＦＴ）７を有する。ＴＦＴ７は、各画素電極
８を駆動するスイッチング素子としての役割を果たす。
ＴＦＴ７は、本例ではポリシリコンからなる半導体薄膜
１０を活性層としている。この半導体薄膜１０は、第１
層ポリシリコン（１ｐｏｌｙ）で、構成される。半導体
薄膜１０上には、ＳｉＯ2 等からなるゲート絶縁膜１１
を介して、ゲートＧが形成されている。このゲートＧ
は、第２層ポリシリコン（２ｐｏｌｙ）で、構成され
る。ＴＦＴ７は、ゲートＧの両側に、ソース領域Ｓ及び
ドレイン領域Ｄを有する。本例では、ソース／ドレイン
端部にＬＤＤ領域が形成されている。ソース領域Ｓ及び
ドレイン領域Ｄには、各々引き出し電極１２Ａ，１２Ｂ
が接続している。各引き出し電極１２Ａ，１２Ｂは、ア
ルミニウム等のアルミニウム系材料で形成できる。
【００１５】半導体薄膜１０には、補助容量１３（Ｃ
ｓ）が形成されている。この補助容量１３（Ｃｓ）は、
半導体薄膜１０すなわちＴＦＴ７を構成する第１層ポリ
シリコン（１ｐｏｌｙ）と、半導体薄膜１４すなわちゲ
ートＧを構成する第２層ポリシリコン（２ｐｏｌｙ）と
が、ゲート絶縁膜１１をを構成するＳｉＯ2 等の絶縁膜
を挟んで形成される。
ｓ）が形成されている。この補助容量１３（Ｃｓ）は、
半導体薄膜１０すなわちＴＦＴ７を構成する第１層ポリ
シリコン（１ｐｏｌｙ）と、半導体薄膜１４すなわちゲ
ートＧを構成する第２層ポリシリコン（２ｐｏｌｙ）と
が、ゲート絶縁膜１１をを構成するＳｉＯ2 等の絶縁膜
を挟んで形成される。
【００１６】上記画素電極８を有する上層部と、ＴＦＴ
７が形成されている下層部との間の中層部には、遮光層
４Ｍ，４Ｐが形成されている。これは、ＴＦＴ７に対し
て対向基板２側、すなわち、入射側にある遮光層であ
る。適宜、「上層遮光層」とも称する。本例では図示の
とおり、上層遮光層は、マスク遮光層４Ｍ及びパッド遮
光層４Ｐとからなる。このように、対向基板側からの入
射光に対しては２つの上層遮光層（マスク遮光層４Ｍ及
びパッド遮光層４Ｐ）と引き出し電極１２Ａ及び１２Ｂ
（ここではアルミニウムにより形成）の重ね合わせによ
り、画素開口以外の領域すべての遮光をなしている。本
例ではマスク遮光層４Ｍ及びパッド遮光層４Ｐは、とも
に導電性を有する材料、たとえばＴｉ等の金属膜からな
る。マスク遮光層４Ｍは画素の行方向に沿って、連続的
にパターニングされてなり、少なくとも部分的にＴＦＴ
７を遮光する。パッド遮光層４Ｐは画素ごとに離散的に
パターニングされ、画素電極とのコンタクトに寄与して
いる。これらマスク遮光層４Ｍ及びパッド遮光層４Ｐ
と、引き出し電極１２Ａ及び１２Ｂの重ね合わせによ
り、画素開口以外の領域のすべてが対向基板側からの入
射に対して遮光される。
７が形成されている下層部との間の中層部には、遮光層
４Ｍ，４Ｐが形成されている。これは、ＴＦＴ７に対し
て対向基板２側、すなわち、入射側にある遮光層であ
る。適宜、「上層遮光層」とも称する。本例では図示の
とおり、上層遮光層は、マスク遮光層４Ｍ及びパッド遮
光層４Ｐとからなる。このように、対向基板側からの入
射光に対しては２つの上層遮光層（マスク遮光層４Ｍ及
びパッド遮光層４Ｐ）と引き出し電極１２Ａ及び１２Ｂ
（ここではアルミニウムにより形成）の重ね合わせによ
り、画素開口以外の領域すべての遮光をなしている。本
例ではマスク遮光層４Ｍ及びパッド遮光層４Ｐは、とも
に導電性を有する材料、たとえばＴｉ等の金属膜からな
る。マスク遮光層４Ｍは画素の行方向に沿って、連続的
にパターニングされてなり、少なくとも部分的にＴＦＴ
７を遮光する。パッド遮光層４Ｐは画素ごとに離散的に
パターニングされ、画素電極とのコンタクトに寄与して
いる。これらマスク遮光層４Ｍ及びパッド遮光層４Ｐ
と、引き出し電極１２Ａ及び１２Ｂの重ね合わせによ
り、画素開口以外の領域のすべてが対向基板側からの入
射に対して遮光される。
【００１７】一方、画素トランジスタ部の対向基板とは
逆の側に、遮光層５が形成されている。これを適宜、
「下層遮光層」とも称する。少なくとも画素トランジス
タのソース／ドレイン端部は、この下層遮光層で遮光さ
れている。このように遮光されているソース／ドレイン
端部に、前述のＬＤＤ領域７１，７２が形成されている
のである。
逆の側に、遮光層５が形成されている。これを適宜、
「下層遮光層」とも称する。少なくとも画素トランジス
タのソース／ドレイン端部は、この下層遮光層で遮光さ
れている。このように遮光されているソース／ドレイン
端部に、前述のＬＤＤ領域７１，７２が形成されている
のである。
【００１８】図２において、この下層遮光層５は、特に
斜線を付して明示する。なお図２中、符号１０で、画素
を構成する第１層ポリシリコンを示し、１４１で、ゲー
ト線を構成する第２層ポリシリコンを示し、１４２で、
補助容量Ｃｓを構成する第２層ポリシリコンを示す。符
号１５は、信号線（ここではアルミニウムからなる）で
ある。
斜線を付して明示する。なお図２中、符号１０で、画素
を構成する第１層ポリシリコンを示し、１４１で、ゲー
ト線を構成する第２層ポリシリコンを示し、１４２で、
補助容量Ｃｓを構成する第２層ポリシリコンを示す。符
号１５は、信号線（ここではアルミニウムからなる）で
ある。
【００１９】本例において、下層遮光層５は、高融点金
属のシリサイドから形成した。特に、ＷＳｉの２００ｎ
ｍ厚の膜で形成した。
属のシリサイドから形成した。特に、ＷＳｉの２００ｎ
ｍ厚の膜で形成した。
【００２０】下層遮光層５は、ここでは少なくとも画素
トランジスタ（ＴＦＴ７）のソース／ドレイン端部よ
り、±２．０μｍの領域を遮光する形状に、パターニン
グした。この下層遮光層５は、ＧＮＤと接地した。
トランジスタ（ＴＦＴ７）のソース／ドレイン端部よ
り、±２．０μｍの領域を遮光する形状に、パターニン
グした。この下層遮光層５は、ＧＮＤと接地した。
【００２１】少なくとも遮光されるべき画素トランジス
タ（ＴＦＴ７）のソース／ドレイン端部は、ゲートＧの
端±０．５μｍ、より好ましくは±１．０μｍであるこ
とが好ましい。
タ（ＴＦＴ７）のソース／ドレイン端部は、ゲートＧの
端±０．５μｍ、より好ましくは±１．０μｍであるこ
とが好ましい。
【００２２】また、トランジスタ部のチャネル部の下部
まで、一体化して、下層遮光層５を設置してもよい。
まで、一体化して、下層遮光層５を設置してもよい。
【００２３】さらに、ＧＮＤと接地するために画素領域
外まで配線を伸ばす際には、画素トランジスタのゲート
線以外の領域に設置してもよい。これは、段差緩和のた
めと、ゲート線の負担を軽くできるためである。このよ
うな配線ができるのは、入射光に対する画素開口以外全
体の遮光が、上層遮光層で達成できていることによる。
外まで配線を伸ばす際には、画素トランジスタのゲート
線以外の領域に設置してもよい。これは、段差緩和のた
めと、ゲート線の負担を軽くできるためである。このよ
うな配線ができるのは、入射光に対する画素開口以外全
体の遮光が、上層遮光層で達成できていることによる。
【００２４】本例では、下層遮光層５上に、ＡＰ−ＣＶ
Ｄにより、ＮＳＧ６００ｎｍを絶縁層９として積層し
た。さらにその上に、ＴＦＴ７の活性層となる多結晶シ
リコン（半導体薄膜１０をなす第１層ポリシリコン（１
ｐｏｌｙ））を、ＬＰ−ＣＶＤにより形成した。
Ｄにより、ＮＳＧ６００ｎｍを絶縁層９として積層し
た。さらにその上に、ＴＦＴ７の活性層となる多結晶シ
リコン（半導体薄膜１０をなす第１層ポリシリコン（１
ｐｏｌｙ））を、ＬＰ−ＣＶＤにより形成した。
【００２５】下層遮光層５への隣接配線からの寄生容量
を抑えるためには、上記したように、下層遮光層５と画
素トランジスタ形成層（半導体薄膜１０）との間になる
べく厚膜の絶縁膜９を設置するのが好ましい。通常その
膜厚は１００ｎｍ以上がよく、さらに好ましくは２００
〜１５００ｎｍがよい。ここでは上記のようにＮＳＧ６
００ｎｍとした。絶縁膜材料は、ＬＰ−ＣＶＤやＡＰ−
ＣＶＤやｐ−ＣＶＤによるＳｉＯ2 膜、ＳｉＮ膜等が使
われる。好ましくは、ＬＰ−ＣＶＤによるＴＥＯＳ膜、
ＨＴＯ膜、ＡＰ−ＣＶＤによるＮＳＧ、ＰＳＧ、ＢＰＳ
Ｇ等、あるいはこれらの積層膜が用いられる。
を抑えるためには、上記したように、下層遮光層５と画
素トランジスタ形成層（半導体薄膜１０）との間になる
べく厚膜の絶縁膜９を設置するのが好ましい。通常その
膜厚は１００ｎｍ以上がよく、さらに好ましくは２００
〜１５００ｎｍがよい。ここでは上記のようにＮＳＧ６
００ｎｍとした。絶縁膜材料は、ＬＰ−ＣＶＤやＡＰ−
ＣＶＤやｐ−ＣＶＤによるＳｉＯ2 膜、ＳｉＮ膜等が使
われる。好ましくは、ＬＰ−ＣＶＤによるＴＥＯＳ膜、
ＨＴＯ膜、ＡＰ−ＣＶＤによるＮＳＧ、ＰＳＧ、ＢＰＳ
Ｇ等、あるいはこれらの積層膜が用いられる。
【００２６】下層遮光層５は、隣接配線からのカップリ
ング容量を抑えるため、１００Ω／□以下の低抵抗であ
ることが好ましい。より好ましくは、１０Ω／□以下で
あることがよい。
ング容量を抑えるため、１００Ω／□以下の低抵抗であ
ることが好ましい。より好ましくは、１０Ω／□以下で
あることがよい。
【００２７】また、トランジスタの光リークを抑制する
ためには、少なくとも４００〜５００ｎｍの領域の光に
対して、透過率が一般に５０％以下であるようにする。
好ましくは、透過率が１０％以下がよい。遮光効果を上
げるためには、さらに低い方が好ましい。
ためには、少なくとも４００〜５００ｎｍの領域の光に
対して、透過率が一般に５０％以下であるようにする。
好ましくは、透過率が１０％以下がよい。遮光効果を上
げるためには、さらに低い方が好ましい。
【００２８】下層遮光層５の厚さは、上記抵抗と遮光性
の両立が達成されれば、どの程度でもよいが、実用上
は、１０〜１０００ｎｍがよく、さらに好ましくは１０
０〜４００ｎｍがよい。
の両立が達成されれば、どの程度でもよいが、実用上
は、１０〜１０００ｎｍがよく、さらに好ましくは１０
０〜４００ｎｍがよい。
【００２９】下層遮光層５より上層に多結晶シリコンの
トランジスタを形成するためのプロセスの整合性を考慮
すると、該遮光層５の材料としては、高融点金属、また
はその化合物が好ましく用いられる。たとえば、Ｗ，Ｍ
ｏ，Ｐｔ，Ｐｄ，Ｔｉ，Ｃｒや、それらのシリサイドを
挙げることができる。
トランジスタを形成するためのプロセスの整合性を考慮
すると、該遮光層５の材料としては、高融点金属、また
はその化合物が好ましく用いられる。たとえば、Ｗ，Ｍ
ｏ，Ｐｔ，Ｐｄ，Ｔｉ，Ｃｒや、それらのシリサイドを
挙げることができる。
【００３０】一方、上層遮光層については、マスク遮光
層４Ｍ及びパッド遮光層４Ｐともに導電性を有する材
料、たとえばチタン等の金属からなることが好ましいわ
けであるが、マスク遮光層４Ｍは固定電位、たとえば対
向電極６の電位と等しく設定し、パッド遮光層４Ｐは、
画素電極８と引き出し電極１２Ｂとの間に介在して、両
者の電気的接続を良好にする（図１参照）作用を果たさ
せるようにできる。これら上層遮光層も、たとえば４０
０〜７００ｎｍの可視光領域で、透過率１％以下、好ま
しくは０．１％以下として、設定できる。材料として
は、上記Ｔｉの他に、Ｃｒ，Ｎｉ，Ｔａ，Ｗ，Ａｌ，Ｃ
ｕ，Ｍｏ，Ｐｔ，Ｐｄ等の金属、これらの合金、シリサ
イド等を用いてもよい。膜厚は、上記遮光性を満たせば
よいが、通常好ましくは５０ｎｍ以上であればよい。マ
スク遮光層４Ｍ及びパッド遮光層４Ｐは、同一層で構成
できる。
層４Ｍ及びパッド遮光層４Ｐともに導電性を有する材
料、たとえばチタン等の金属からなることが好ましいわ
けであるが、マスク遮光層４Ｍは固定電位、たとえば対
向電極６の電位と等しく設定し、パッド遮光層４Ｐは、
画素電極８と引き出し電極１２Ｂとの間に介在して、両
者の電気的接続を良好にする（図１参照）作用を果たさ
せるようにできる。これら上層遮光層も、たとえば４０
０〜７００ｎｍの可視光領域で、透過率１％以下、好ま
しくは０．１％以下として、設定できる。材料として
は、上記Ｔｉの他に、Ｃｒ，Ｎｉ，Ｔａ，Ｗ，Ａｌ，Ｃ
ｕ，Ｍｏ，Ｐｔ，Ｐｄ等の金属、これらの合金、シリサ
イド等を用いてもよい。膜厚は、上記遮光性を満たせば
よいが、通常好ましくは５０ｎｍ以上であればよい。マ
スク遮光層４Ｍ及びパッド遮光層４Ｐは、同一層で構成
できる。
【００３１】画素トランジスタは、ダブルゲート構造で
あってもよい。その場合は、信号線側と画素側の少なく
とも２個所のソース／ドレイン端部を遮光すればよい。
あってもよい。その場合は、信号線側と画素側の少なく
とも２個所のソース／ドレイン端部を遮光すればよい。
【００３２】また、画素トランジスタに限らず、駆動回
路のトランジスタを遮光してもよい。光により発生した
キャリアによる特性不良を防ぐこともできる。
路のトランジスタを遮光してもよい。光により発生した
キャリアによる特性不良を防ぐこともできる。
【００３３】実施の形態例２
本実施の形態例においては、下層遮光層５を、各段のゲ
ートＧと接続した。それ以外は、実施の形態例１と同様
とした。
ートＧと接続した。それ以外は、実施の形態例１と同様
とした。
【００３４】下層遮光層５は、厚い絶縁膜９を介しては
いるが、活性層である半導体薄膜１０（第１層ポリシリ
コン（１ｐｏｌｙ））に対して弱いゲートの作用を及ぼ
すため、実施の形態例１のごときＧＮＤ接続の場合、ト
ランジスタのＯＮ電流が少し低下する傾向がある。これ
に対し本実施の形態例によれば、下層遮光層５をゲート
Ｇと接続することで、このＯＮ電流低下を抑制すること
ができる。
いるが、活性層である半導体薄膜１０（第１層ポリシリ
コン（１ｐｏｌｙ））に対して弱いゲートの作用を及ぼ
すため、実施の形態例１のごときＧＮＤ接続の場合、ト
ランジスタのＯＮ電流が少し低下する傾向がある。これ
に対し本実施の形態例によれば、下層遮光層５をゲート
Ｇと接続することで、このＯＮ電流低下を抑制すること
ができる。
【００３５】実施の形態例３
本実施の形態例の平面構造を、図３に示す。本例では、
下層遮光層５を、画素単位で切り離して、各画素に対応
する下層遮光層５１，５２・・・とした。各トランジス
タのＬＤＤは、実施の形態例１と同様、十分に覆って、
遮光するようにした。また、本例では、各画素のなか
で、各下層遮光層５１，５２・・・は、ゲートＧと接続
した。それ以外は、実施の形態例１と同様とした。
下層遮光層５を、画素単位で切り離して、各画素に対応
する下層遮光層５１，５２・・・とした。各トランジス
タのＬＤＤは、実施の形態例１と同様、十分に覆って、
遮光するようにした。また、本例では、各画素のなか
で、各下層遮光層５１，５２・・・は、ゲートＧと接続
した。それ以外は、実施の形態例１と同様とした。
【００３６】
【発明の効果】上述したように、本発明の液晶表示装置
によれば、上述した戻り光を含め、散乱・反射等した入
射光がトランジスタ部に入射することを防止でき、もっ
て光リーク電流等の発生の問題を解決することができ
る。
によれば、上述した戻り光を含め、散乱・反射等した入
射光がトランジスタ部に入射することを防止でき、もっ
て光リーク電流等の発生の問題を解決することができ
る。
【図１】 本発明の実施の形態例１の構成を断面構造で
示すものである。
示すものである。
【図２】 本発明の実施の形態例１の構成を平面構造で
示すものである。
示すものである。
【図３】 本発明の実施の形態例３の構成を平面構造で
示すものである。
示すものである。
【図４】 本発明の作用を示す概略説明図である。
【図５】 従来技術の問題点を示す図である。
１・・・基板（ＴＦＴ基板）、２・・・対向基板、３・
・・液晶、４Ｍ・・・マスク遮光層（上層遮光層）、４
Ｐ・・・パッド遮光層（上層遮光層）、５，５１，５２
・・・下層遮光層、６・・・対向電極、７・・・ＴＦ
Ｔ、Ｇ・・・ゲート、Ｓ・・・ソース領域、Ｄ・・・ド
レイン領域、８・・・画素電極、９・・・絶縁層、１０
・・・半導体薄膜（１ｐｏｌｙＳｉ）、１１・・・ゲー
ト絶縁膜、１２Ａ・・・引き出し電極、１２Ｂ・・・引
き出し電極、１３・・・補助容量（Ｃｓ）、１４・・・
半導体薄膜（２ｐｏｌｙＳｉ）、１５・・・信号線。
・・液晶、４Ｍ・・・マスク遮光層（上層遮光層）、４
Ｐ・・・パッド遮光層（上層遮光層）、５，５１，５２
・・・下層遮光層、６・・・対向電極、７・・・ＴＦ
Ｔ、Ｇ・・・ゲート、Ｓ・・・ソース領域、Ｄ・・・ド
レイン領域、８・・・画素電極、９・・・絶縁層、１０
・・・半導体薄膜（１ｐｏｌｙＳｉ）、１１・・・ゲー
ト絶縁膜、１２Ａ・・・引き出し電極、１２Ｂ・・・引
き出し電極、１３・・・補助容量（Ｃｓ）、１４・・・
半導体薄膜（２ｐｏｌｙＳｉ）、１５・・・信号線。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小池 啓文
東京都品川区北品川６丁目７番35号 ソ
ニー株式会社内
(72)発明者 内野 勝秀
東京都品川区北品川６丁目７番35号 ソ
ニー株式会社内
(72)発明者 林 祐司
東京都品川区北品川６丁目７番35号 ソ
ニー株式会社内
(72)発明者 飯田 正幸
東京都品川区北品川６丁目７番35号 ソ
ニー株式会社内
(56)参考文献 特開 平５−281574（ＪＰ，Ａ)
特開 平10−31235（ＪＰ，Ａ)
特開 平10−111520（ＪＰ，Ａ)
特開 昭58−159520（ＪＰ，Ａ)
特開 平１−167729（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/1368
G02F 1/1335 500
G09F 9/35 302
H01L 29/786
Claims (8)
- 【請求項１】 基板上で半導体薄膜の上にゲート電極を
配したトップゲート構造の画素トランジスタであるＴＦ
Ｔを有するＴＦＴ基板と、液晶を介して該ＴＦＴ基板と
対向する対向基板とを備える液晶表示装置において、 画素トランジスタ部の対向基板側、及び画素トランジス
タ部の対向基板とは逆の側で基板とＴＦＴとの間の双方
の側に遮光層が形成され、 前記対向基板側の遮光層は、対向基板側からの入射光に
対して、画素開口以外の領域すべての遮光がなされてお
り、 前記対向基板には遮光層が形成されておらず、 前記対向基板とは逆の側で基板とＴＦＴの間にある遮光
層を各画素内でゲートラインと接続し、 前記対向基板とは逆の側で基板とＴＦＴの間にある遮光
層を画素単位で切り離したことを特徴とする液晶表示装
置。 - 【請求項２】 少なくとも画素トランジスタのソース／
ドレイン端部は、前記対向基板とは逆の側で基板とＴＦ
Ｔの間にある遮光層で遮光されていることを特徴とする
請求項１記載の液晶表示装置。 - 【請求項３】 前記遮光されているソース／ドレイン端
部にＬＤＤ領域が形成されていることを特徴とする請求
項２記載の液晶表示装置。 - 【請求項４】 前記対向基板とは逆の側で基板とＴＦＴ
の間にある遮光層は、画素トランジスタ形成層の下部に
膜厚２００〜１５００ｎｍの絶縁膜を介して形成されて
いることを特徴とする請求項１記載の液晶表示装置。 - 【請求項５】 前記対向基板とは逆の側で基板とＴＦＴ
の間にある遮光層の抵抗は、１００Ω／□以下であるこ
とを特徴とする請求項１記載の液晶表示装置。 - 【請求項６】 前記対向基板とは逆の側で基板とＴＦＴ
の間にある遮光層は、少なくとも４００〜５００ｎｍの
領域の光に対して透過率が５０％以下であることを特徴
とする請求項１記載の液晶表示装置。 - 【請求項７】 前記対向基板側の遮光層は、対向基板側
からの入射光に対して２以上の相互に分離された遮光層
により遮光がなされていることを特徴とする請求項１記
載の液晶表示装置。 - 【請求項８】 前記画素トランジスタが多結晶Ｓｉ−Ｔ
ＦＴであることを特徴とする請求項１記載の液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000064978A JP3371192B2 (ja) | 1998-10-28 | 2000-03-09 | 液晶表示装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30746598A JP3141860B2 (ja) | 1998-10-28 | 1998-10-28 | 液晶表示装置の製造方法 |
| JP2000064978A JP3371192B2 (ja) | 1998-10-28 | 2000-03-09 | 液晶表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30746598A Division JP3141860B2 (ja) | 1998-10-28 | 1998-10-28 | 液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000298290A JP2000298290A (ja) | 2000-10-24 |
| JP3371192B2 true JP3371192B2 (ja) | 2003-01-27 |
Family
ID=26565118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000064978A Expired - Fee Related JP3371192B2 (ja) | 1998-10-28 | 2000-03-09 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3371192B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12009370B2 (en) | 2020-12-11 | 2024-06-11 | Samsung Display Co., Ltd. | Display device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004118039A (ja) | 2002-09-27 | 2004-04-15 | Seiko Epson Corp | 電気光学装置、及び電子機器 |
| US20040160544A1 (en) * | 2003-02-14 | 2004-08-19 | Yuan-Tung Dai | Multilayer storage capacitors for a liquid crystal display panel and the method for fabricating the same |
| CN102484136A (zh) * | 2009-08-28 | 2012-05-30 | 夏普株式会社 | 半导体装置、有源矩阵基板以及显示装置 |
| JP2020076951A (ja) * | 2018-09-19 | 2020-05-21 | シャープ株式会社 | 表示装置 |
| JP6791283B2 (ja) * | 2019-02-15 | 2020-11-25 | セイコーエプソン株式会社 | 電気光学装置、電子機器、および電気光学装置の製造方法 |
-
2000
- 2000-03-09 JP JP2000064978A patent/JP3371192B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12009370B2 (en) | 2020-12-11 | 2024-06-11 | Samsung Display Co., Ltd. | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000298290A (ja) | 2000-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3141860B2 (ja) | 液晶表示装置の製造方法 | |
| JP3307181B2 (ja) | 透過型表示装置 | |
| JP3307150B2 (ja) | アクティブマトリクス型表示装置 | |
| US5956103A (en) | Active matrix substrate with the double layered structure | |
| JP3918412B2 (ja) | 薄膜半導体装置及び液晶表示装置とこれらの製造方法 | |
| US6259200B1 (en) | Active-matrix display apparatus | |
| JP2853656B2 (ja) | 液晶パネル | |
| JP3134866B2 (ja) | 液晶表示装置とその製造方法 | |
| JP2760462B2 (ja) | アクティブマトリクス基板 | |
| US7123323B2 (en) | Liquid crystal display device with conductive light shielding film and contact holes | |
| US7440042B2 (en) | Liquid crystal display device | |
| US7268839B2 (en) | Array substrate comprising an island shaped drain electrode enclosed by the source electrode and liquid crystal display device including the same | |
| JPH10142630A (ja) | 液晶ディスプレイ装置及びその製造方法 | |
| JPH1048663A (ja) | 液晶表示装置 | |
| JP3750303B2 (ja) | 液晶表示装置 | |
| JP3371192B2 (ja) | 液晶表示装置 | |
| JP3796973B2 (ja) | 電気光学装置及び投射型表示装置 | |
| US7167218B1 (en) | Liquid crystal display and method of manufacture | |
| JP3307174B2 (ja) | 液晶表示装置 | |
| JP4496600B2 (ja) | 電気光学装置及びプロジェクタ | |
| JP2000047254A (ja) | 液晶表示装置 | |
| JPH06160900A (ja) | 液晶表示装置 | |
| JP2003098515A (ja) | 液晶表示装置及びそれを用いたプロジェクタ | |
| JP5186728B2 (ja) | 電気光学装置用基板及び電気光学装置、並びに電子機器 | |
| JP3767204B2 (ja) | 電気光学装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071122 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |