JP3373134B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3373134B2 JP3373134B2 JP15657097A JP15657097A JP3373134B2 JP 3373134 B2 JP3373134 B2 JP 3373134B2 JP 15657097 A JP15657097 A JP 15657097A JP 15657097 A JP15657097 A JP 15657097A JP 3373134 B2 JP3373134 B2 JP 3373134B2
- Authority
- JP
- Japan
- Prior art keywords
- resist pattern
- polycrystalline
- semiconductor device
- etching
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/041—Manufacture or treatment of capacitors having no potential barriers
- H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
- H10D1/714—Electrodes having non-planar surfaces, e.g. formed by texturisation having horizontal extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ：Dynamic RAM）装置等
の半導体装置の製造方法に関し、詳細には、半導体素子
の一部であるキャパシタ素子のフィン（Ｆｉｎ）型電極
を有する半導体装置の製造方法に関する。
ダムアクセスメモリ（ＤＲＡＭ：Dynamic RAM）装置等
の半導体装置の製造方法に関し、詳細には、半導体素子
の一部であるキャパシタ素子のフィン（Ｆｉｎ）型電極
を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ装
置（以下、単にＤＲＡＭという）の高集積化には目覚ま
しいものがあり、近年では１チップに６４メガビットを
集積したデバイスも実用化されつつある。このような高
集積化は、微細加工技術の目覚ましい進歩によるところ
が大きいが、それに加えてメモリセル構造の工夫による
ところも大きかった。
置（以下、単にＤＲＡＭという）の高集積化には目覚ま
しいものがあり、近年では１チップに６４メガビットを
集積したデバイスも実用化されつつある。このような高
集積化は、微細加工技術の目覚ましい進歩によるところ
が大きいが、それに加えてメモリセル構造の工夫による
ところも大きかった。
【０００３】ＤＲＡＭの集積化が進み、素子が微細化す
るのに伴い、キャパシタ容量が不足するようになってき
た。そこで、蓄積電荷をなす多結晶シリコンを積み上げ
て多層化してキャパシタ容量を増大することが行われて
いる。その中の一つにストレージ電極に水平な溝を設け
るフィン構造と呼ばれる構造を形成したものがある。
るのに伴い、キャパシタ容量が不足するようになってき
た。そこで、蓄積電荷をなす多結晶シリコンを積み上げ
て多層化してキャパシタ容量を増大することが行われて
いる。その中の一つにストレージ電極に水平な溝を設け
るフィン構造と呼ばれる構造を形成したものがある。
【０００４】図１９〜図２３は従来のフィン型電極の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【０００５】フィン形状の電極を形成するためには、ま
ず、図１９に示すように、Ｓｉ基板１１の表面にＬＯＣ
ＯＳ（Local Oxidation of Silicon）法などを用いてフ
ィールド酸化膜１２を形成し、レジスト１３（レジスト
１）をマスクとして一層目の多結晶Ｓｉ１４のパターン
（ワード線）を形成する。
ず、図１９に示すように、Ｓｉ基板１１の表面にＬＯＣ
ＯＳ（Local Oxidation of Silicon）法などを用いてフ
ィールド酸化膜１２を形成し、レジスト１３（レジスト
１）をマスクとして一層目の多結晶Ｓｉ１４のパターン
（ワード線）を形成する。
【０００６】図２０に示すように、レジスト１３除去後
の多結晶Ｓｉ１４上にレジスト１５（レジスト２）をマ
スクとして層間膜１６のコンタクトパターンとなる層間
膜１６を形成する。
の多結晶Ｓｉ１４上にレジスト１５（レジスト２）をマ
スクとして層間膜１６のコンタクトパターンとなる層間
膜１６を形成する。
【０００７】図２１に示すように、レジスト１５を除去
し、さらにコンタクトパターン上にレジスト１７（レジ
スト３）をマスクとして三層目の多結晶Ｓｉ１８のパタ
ーンを形成する。
し、さらにコンタクトパターン上にレジスト１７（レジ
スト３）をマスクとして三層目の多結晶Ｓｉ１８のパタ
ーンを形成する。
【０００８】次いで、図２２に示すように、レジスト１
７を除去し、不要になった層間膜１６を例えばフッ酸溶
液を用いて除去する。
７を除去し、不要になった層間膜１６を例えばフッ酸溶
液を用いて除去する。
【０００９】次いで、図２３に示すように、一層目の多
結晶Ｓｉ１４及び二層目の多結晶Ｓｉ１８表面に、キャ
パシタ誘電体膜となる絶縁膜１９、対向電極をなす三層
目の多結晶Ｓｉ２０を順次堆積させる。
結晶Ｓｉ１４及び二層目の多結晶Ｓｉ１８表面に、キャ
パシタ誘電体膜となる絶縁膜１９、対向電極をなす三層
目の多結晶Ｓｉ２０を順次堆積させる。
【００１０】以上の製造方法により、フィン型のキャパ
シタ素子が作成される。
シタ素子が作成される。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のキャパシタ素子のフィン型電極の製造方法に
あっては、工程が複雑で作製に多大な工数が必要である
という問題点があった。さらに、上記の製造方法では、
一層目の多結晶Ｓｉ１４のパターン寸法よりも、層間膜
１６のコンタクト寸法を小さくする必要があるため、コ
ンタクトの限界開口寸法によって、素子サイズが制約さ
れ縮小化が困難であるという問題点があった。
うな従来のキャパシタ素子のフィン型電極の製造方法に
あっては、工程が複雑で作製に多大な工数が必要である
という問題点があった。さらに、上記の製造方法では、
一層目の多結晶Ｓｉ１４のパターン寸法よりも、層間膜
１６のコンタクト寸法を小さくする必要があるため、コ
ンタクトの限界開口寸法によって、素子サイズが制約さ
れ縮小化が困難であるという問題点があった。
【００１２】本発明は、フィン型の多結晶電極を簡単に
精度よく形成することができ、工程を大幅に簡略化する
ことができる半導体装置の製造方法を提供することを目
的とする。
精度よく形成することができ、工程を大幅に簡略化する
ことができる半導体装置の製造方法を提供することを目
的とする。
【００１３】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、フィン構造のキャパシタ電極を有する半
導体装置の製造方法において、基板上に多結晶シリコン
膜を生成し、該多結晶シリコン膜上に第１のレジストパ
ターンを形成する工程と、第１のレジストパターンを介
して多結晶シリコン膜に不純物をイオン注入し該多結晶
シリコン膜内に高濃度の不純物注入層を形成する工程
と、第１のレジストパターンを除去する工程と、第１の
レジストパターンよりも大きな寸法でかつ第１のレジス
トパターンと重なる位置に第２のレジストパターンを形
成する工程と、第２のレジストパターンを介して多結晶
シリコン膜をエッチングする工程と、第２のレジストパ
ターンを除去する工程とを順次施すことを特徴とする。
の製造方法は、フィン構造のキャパシタ電極を有する半
導体装置の製造方法において、基板上に多結晶シリコン
膜を生成し、該多結晶シリコン膜上に第１のレジストパ
ターンを形成する工程と、第１のレジストパターンを介
して多結晶シリコン膜に不純物をイオン注入し該多結晶
シリコン膜内に高濃度の不純物注入層を形成する工程
と、第１のレジストパターンを除去する工程と、第１の
レジストパターンよりも大きな寸法でかつ第１のレジス
トパターンと重なる位置に第２のレジストパターンを形
成する工程と、第２のレジストパターンを介して多結晶
シリコン膜をエッチングする工程と、第２のレジストパ
ターンを除去する工程とを順次施すことを特徴とする。
【００１４】本発明に係る半導体装置の製造方法は、フ
ィン構造のキャパシタ電極を有する半導体装置の製造方
法において、基板上に多結晶シリコン膜を生成し、該多
結晶シリコン膜に不純物をイオン注入し該多結晶シリコ
ン膜内に高濃度の不純物注入層を形成する工程と、多結
晶シリコン膜上にレジストパターンを形成する工程と、
主にオーバーエッチングによって不純物注入層に所定量
のサイドエッチングが入るように、レジストパターンを
介して多結晶シリコン膜をエッチングする工程と、レジ
ストパターンを除去する工程とを順次施すことを特徴と
する。
ィン構造のキャパシタ電極を有する半導体装置の製造方
法において、基板上に多結晶シリコン膜を生成し、該多
結晶シリコン膜に不純物をイオン注入し該多結晶シリコ
ン膜内に高濃度の不純物注入層を形成する工程と、多結
晶シリコン膜上にレジストパターンを形成する工程と、
主にオーバーエッチングによって不純物注入層に所定量
のサイドエッチングが入るように、レジストパターンを
介して多結晶シリコン膜をエッチングする工程と、レジ
ストパターンを除去する工程とを順次施すことを特徴と
する。
【００１５】本発明に係る半導体装置の製造方法は、フ
ィン構造のキャパシタ電極を有する半導体装置の製造方
法において、基板上に多結晶シリコン膜を生成し、該多
結晶シリコン膜に不純物を注入条件を変えて複数回イオ
ン注入し該多結晶シリコン膜内に高濃度の不純物注入層
を複数形成する工程と、多結晶シリコン膜上にレジスト
パターンを形成する工程と、主にオーバーエッチングに
よって複数の不純物注入層のそれぞれに所定量のサイド
エッチングが入るように、レジストパターンを介して多
結晶シリコン膜をエッチングする工程と、レジストパタ
ーンを除去する工程とを順次施すことを特徴とする。
ィン構造のキャパシタ電極を有する半導体装置の製造方
法において、基板上に多結晶シリコン膜を生成し、該多
結晶シリコン膜に不純物を注入条件を変えて複数回イオ
ン注入し該多結晶シリコン膜内に高濃度の不純物注入層
を複数形成する工程と、多結晶シリコン膜上にレジスト
パターンを形成する工程と、主にオーバーエッチングに
よって複数の不純物注入層のそれぞれに所定量のサイド
エッチングが入るように、レジストパターンを介して多
結晶シリコン膜をエッチングする工程と、レジストパタ
ーンを除去する工程とを順次施すことを特徴とする。
【００１６】本発明に係る半導体装置の製造方法は、注
入条件の変更が、不純物イオンの注入加速電圧の変更で
あってもよく、また、注入条件の変更が、不純物の変更
であってもよい。
入条件の変更が、不純物イオンの注入加速電圧の変更で
あってもよく、また、注入条件の変更が、不純物の変更
であってもよい。
【００１７】本発明に係る半導体装置の製造方法は、エ
ッチング工程が、高濃度の不純物注入層が形成された多
結晶シリコン膜を、高濃度の不純物注入層が速くエッチ
ングされる条件でエッチングするものであってもよい。
ッチング工程が、高濃度の不純物注入層が形成された多
結晶シリコン膜を、高濃度の不純物注入層が速くエッチ
ングされる条件でエッチングするものであってもよい。
【００１８】本発明に係る半導体装置の製造方法は、エ
ッチング工程が、高濃度の不純物注入層が形成された多
結晶シリコン膜を、レジストパターンをマスクとしてエ
ッチングし、さらに高濃度の不純物注入層の側面から横
方向のサイドエッチングが所定量進行するものであって
もよい。
ッチング工程が、高濃度の不純物注入層が形成された多
結晶シリコン膜を、レジストパターンをマスクとしてエ
ッチングし、さらに高濃度の不純物注入層の側面から横
方向のサイドエッチングが所定量進行するものであって
もよい。
【００１９】本発明に係る半導体装置の製造方法は、フ
ィン構造のキャパシタ電極を有する半導体装置が、メモ
リセルであってもよい。
ィン構造のキャパシタ電極を有する半導体装置が、メモ
リセルであってもよい。
【００２０】
【発明の実施の形態】本発明に係る半導体装置の製造方
法は、半導体メモリ装置としてＤＲΑΜセルに適用する
ことができる。
法は、半導体メモリ装置としてＤＲΑΜセルに適用する
ことができる。
【００２１】図１〜図５は本発明の第１の実施形態に係
る半導体装置の製造方法を示す工程断面図である。
る半導体装置の製造方法を示す工程断面図である。
【００２２】まず、図１に示すように、ＬＯＣＯＳ法な
どを用いてＳｉ基板１０１上に酸化膜１０２を形成し、
酸化膜１０２上に多結晶Ｓｉ１０３を生成する。
どを用いてＳｉ基板１０１上に酸化膜１０２を形成し、
酸化膜１０２上に多結晶Ｓｉ１０３を生成する。
【００２３】次いで、図２に示すように、多結晶Ｓｉ１
０３上にレジストパターン１０４（レジストパターン
１）を形成し、レジストパターン１０４を介してＡｓ不
純物を多結晶Ｓｉ１０３に、注入条件：加速エネルギ４
０ｋｅｖ，２．０×１０16ｉｏｎｓ／ｃｍ2でイオン注
入し、多結晶Ｓｉ１０３内に高濃度の不純物注入層１０
５を形成させる。この時、レジストパターン１０４はイ
オン注入の際にＡｓが多結晶Ｓｉ１０３中に打ち込まれ
ないように充分厚く形成する。このイオン注入により、
多結晶Ｓｉ１０３表面から所定の深さを中心とする高濃
度の不純物注入層１０５が形成される。
０３上にレジストパターン１０４（レジストパターン
１）を形成し、レジストパターン１０４を介してＡｓ不
純物を多結晶Ｓｉ１０３に、注入条件：加速エネルギ４
０ｋｅｖ，２．０×１０16ｉｏｎｓ／ｃｍ2でイオン注
入し、多結晶Ｓｉ１０３内に高濃度の不純物注入層１０
５を形成させる。この時、レジストパターン１０４はイ
オン注入の際にＡｓが多結晶Ｓｉ１０３中に打ち込まれ
ないように充分厚く形成する。このイオン注入により、
多結晶Ｓｉ１０３表面から所定の深さを中心とする高濃
度の不純物注入層１０５が形成される。
【００２４】次いで、図３に示すように、レジストパタ
ーン１０４（レジストパターン１）を除去し、その後、
レジストパターン１０６（レジストパターン２）を形成
する。このレジストパターン１０６（レジストパターン
２）は、レジストパターン１０４（レジストパターン
１）よりも一回り大きな寸法でかつレジストパターン１
０４と重なるような位置に形成される。すなわち、レジ
ストパターン１０４のパターン幅１０７よりもレジスト
パターン１０６のパターン幅１０８が大きく、レジスト
パターン１０６の両サイドには符号１０９に示すような
差が生じる大きさ及び位置に形成する。このパターン幅
１０７が不純物未注入領域となり、パターン幅の差１０
９が後述するようにサイドエッチング量となる。
ーン１０４（レジストパターン１）を除去し、その後、
レジストパターン１０６（レジストパターン２）を形成
する。このレジストパターン１０６（レジストパターン
２）は、レジストパターン１０４（レジストパターン
１）よりも一回り大きな寸法でかつレジストパターン１
０４と重なるような位置に形成される。すなわち、レジ
ストパターン１０４のパターン幅１０７よりもレジスト
パターン１０６のパターン幅１０８が大きく、レジスト
パターン１０６の両サイドには符号１０９に示すような
差が生じる大きさ及び位置に形成する。このパターン幅
１０７が不純物未注入領域となり、パターン幅の差１０
９が後述するようにサイドエッチング量となる。
【００２５】レジストパターン１０６を介して高濃度の
不純物注入層１０５が形成された多結晶Ｓｉ１０３に対
して反応性イオンエッチング（以下、ＲＩＥと呼ぶ）に
よりドライエッチングを行う。
不純物注入層１０５が形成された多結晶Ｓｉ１０３に対
して反応性イオンエッチング（以下、ＲＩＥと呼ぶ）に
よりドライエッチングを行う。
【００２６】ここでエッチング条件は、Ａｓ不純物の濃
度が高いほどエッチング速度が速く、かつ多結晶Ｓｉエ
ッチング時の側壁保護膜が比較的少なく形成されるよう
に、ＣＬ2ガス３０ｓｃｃｍ、圧力１０ｍＴｏｒｒ、Ｒ
Ｆ ＰＯＷＥＲ ２５０Ｗに設定した。
度が高いほどエッチング速度が速く、かつ多結晶Ｓｉエ
ッチング時の側壁保護膜が比較的少なく形成されるよう
に、ＣＬ2ガス３０ｓｃｃｍ、圧力１０ｍＴｏｒｒ、Ｒ
Ｆ ＰＯＷＥＲ ２５０Ｗに設定した。
【００２７】このような条件で多結晶Ｓｉ１０３をエッ
チングした場合、多結晶Ｓｉ１０３中に形成された高濃
度の不純物注入層１０５において、図４に示すように多
結晶Ｓｉのパターン側壁に付着した反応生成物の側壁保
護膜を突き抜けて、部分的な横方向のサイドエッチング
が進行する。そして、レジストパターン１０６を例えば
酸素プラズマで除去することにより図５に示すフィン型
の多結晶Ｓｉ電極１０３が形成される。横方向のサイド
エッチング量は、レジストパターン１０４のパターン幅
１０７とレジストパターン１０６のパターン幅１０８と
の差１０９で示され、この部分が多結晶Ｓｉ電極１０３
のフィン構造部分となる。
チングした場合、多結晶Ｓｉ１０３中に形成された高濃
度の不純物注入層１０５において、図４に示すように多
結晶Ｓｉのパターン側壁に付着した反応生成物の側壁保
護膜を突き抜けて、部分的な横方向のサイドエッチング
が進行する。そして、レジストパターン１０６を例えば
酸素プラズマで除去することにより図５に示すフィン型
の多結晶Ｓｉ電極１０３が形成される。横方向のサイド
エッチング量は、レジストパターン１０４のパターン幅
１０７とレジストパターン１０６のパターン幅１０８と
の差１０９で示され、この部分が多結晶Ｓｉ電極１０３
のフィン構造部分となる。
【００２８】図６はこの時のサイドエッチング量とエッ
チング時間の関係を示す図であり、図中Ａはジャストエ
ッチング時間、Ｂは高濃度の不純物注入層１０５の端部
までサイドエッチングした時間、Ｃはエッチング終了時
間である。
チング時間の関係を示す図であり、図中Ａはジャストエ
ッチング時間、Ｂは高濃度の不純物注入層１０５の端部
までサイドエッチングした時間、Ｃはエッチング終了時
間である。
【００２９】図６に示すように、サイドエッチングはジ
ャストエッチング時間Ａ（多結晶Ｓｉの被エッチング膜
が全てエッチングされた時間）を境に急激に増加し、高
濃度の不純物注入層１０５の端部までほぼ直線的にサイ
ドエッチングが進む。その後、不純物が未注入の領域１
０７ではサイドエッチングが少なくなる。したがって、
Ｂの時間以降であればサイドエッチング量は大きく増え
ないため、エッチング終了時間ＣはＢ以上の時間であれ
ば、工程のゆらぎを考慮して長めに設定することがで
き、かつサイドエッチング量を精度よく制御できる。
ャストエッチング時間Ａ（多結晶Ｓｉの被エッチング膜
が全てエッチングされた時間）を境に急激に増加し、高
濃度の不純物注入層１０５の端部までほぼ直線的にサイ
ドエッチングが進む。その後、不純物が未注入の領域１
０７ではサイドエッチングが少なくなる。したがって、
Ｂの時間以降であればサイドエッチング量は大きく増え
ないため、エッチング終了時間ＣはＢ以上の時間であれ
ば、工程のゆらぎを考慮して長めに設定することがで
き、かつサイドエッチング量を精度よく制御できる。
【００３０】図７〜図９は上記フィン構造を有するキャ
パシタ電極の形成工程を示す工程断面図である。
パシタ電極の形成工程を示す工程断面図である。
【００３１】まず、図７に示すように、Ｓｉ基板２０１
上に能動領域を確定するようにＬＯＣＯＳ法などを用い
てフィールド酸化膜２０２を選択的に形成し、多結晶Ｓ
ｉ２０３を生成後、ＳｉＮ膜，ＳｉＯ等の層間絶縁膜２
０４を堆積させ、層間絶縁膜２０４にホトリソグラフィ
及びエッチングによりコンタクトホール２０５を形成す
る。
上に能動領域を確定するようにＬＯＣＯＳ法などを用い
てフィールド酸化膜２０２を選択的に形成し、多結晶Ｓ
ｉ２０３を生成後、ＳｉＮ膜，ＳｉＯ等の層間絶縁膜２
０４を堆積させ、層間絶縁膜２０４にホトリソグラフィ
及びエッチングによりコンタクトホール２０５を形成す
る。
【００３２】次いで、図８に示すように、前記図１〜図
５に示す工程で述べた製造方法によりフィン構造を持つ
キャパシタ電極２０６を形成する。
５に示す工程で述べた製造方法によりフィン構造を持つ
キャパシタ電極２０６を形成する。
【００３３】すなわち、（１）コンタクトホール２０５
上に、キャパシタ電極となる多結晶Ｓｉを生成し、その
後、レジストパターン１を形成する工程と（前記図１参
照）、（２）レジストパターン１をマスクとして多結晶
Ｓｉに不純物をイオン注入し多結晶Ｓｉ内に高濃度の不
純物注入層を形成させる工程と（前記図２参照）、
（３）レジストパターン１を除去し、レジストパターン
１よりも一回り大きな寸法でかつレジストパターン１と
重なるような位置にレジストパターン２を形成する工程
と（前記図３参照）、（４）レジストパターン２をマス
クとして上記多結晶Ｓｉをエッチングし、高濃度の不純
物注入層をサイドエッチングする工程と（前記図４参
照）、（５）レジストパターン２を除去する工程と（前
記図５参照）を順に施すことにより、多結晶Ｓｉからな
るフィン構造のキャパシタ電極２０６を形成する。
上に、キャパシタ電極となる多結晶Ｓｉを生成し、その
後、レジストパターン１を形成する工程と（前記図１参
照）、（２）レジストパターン１をマスクとして多結晶
Ｓｉに不純物をイオン注入し多結晶Ｓｉ内に高濃度の不
純物注入層を形成させる工程と（前記図２参照）、
（３）レジストパターン１を除去し、レジストパターン
１よりも一回り大きな寸法でかつレジストパターン１と
重なるような位置にレジストパターン２を形成する工程
と（前記図３参照）、（４）レジストパターン２をマス
クとして上記多結晶Ｓｉをエッチングし、高濃度の不純
物注入層をサイドエッチングする工程と（前記図４参
照）、（５）レジストパターン２を除去する工程と（前
記図５参照）を順に施すことにより、多結晶Ｓｉからな
るフィン構造のキャパシタ電極２０６を形成する。
【００３４】次いで、図９に示すように、フィン構造の
キャパシタ電極２０６の表面に、拡散法による熱酸化
膜、ＣＶＤ法によるＳｉＮ又はＳｉＯ2を形成し、多結
晶Ｓｉからなるプレート電極２０８を堆積させる。
キャパシタ電極２０６の表面に、拡散法による熱酸化
膜、ＣＶＤ法によるＳｉＮ又はＳｉＯ2を形成し、多結
晶Ｓｉからなるプレート電極２０８を堆積させる。
【００３５】以上の工程でフィン構造のキャパシタ電極
を用いたキャパシタが完成する。さらにその上には図示
しない絶縁膜、金属配線層及びパッシベーション膜が形
成される。
を用いたキャパシタが完成する。さらにその上には図示
しない絶縁膜、金属配線層及びパッシベーション膜が形
成される。
【００３６】以上説明したように、第１の実施形態に係
る半導体装置の製造方法は、Ｓｉ基板１０１上に多結晶
Ｓｉ１０３を生成し、多結晶Ｓｉ１０３上にレジストパ
ターン１０４（レジストパターン１）を形成する工程
と、レジストパターン１０４をマスクとして多結晶Ｓｉ
１０３にＡｓ不純物をイオン注入し多結晶Ｓｉ１０３内
に高濃度の不純物注入層１０５を形成する工程と、レジ
ストパターン１０４を除去する工程と、レジストパター
ン１０４よりも一回り大きな寸法でかつレジストパター
ン１０４と重なる位置にレジストパターン１０６（レジ
ストパターン２）を形成する工程と、レジストパターン
１０６をマスクとして高濃度の不純物注入層１０５が形
成された多結晶Ｓｉ１０３をエッチングする工程と、レ
ジストパターン１０６を除去する工程とを順次施すよう
にしたので、従来例でフィン構造を形成するために必要
であったレジストパターンの形成工程、エッチング工程
及びレジストの除去工程が各々２工程省略できるととも
に、さらに層間膜及び第２の多結晶Ｓｉを生成する工程
と層間膜の除去工程の３工程、合計９工程を省略するこ
とが可能となり、簡単にフィン型の多結晶Ｓｉ電極が精
度よく形成できるという効果を得ることができる。
る半導体装置の製造方法は、Ｓｉ基板１０１上に多結晶
Ｓｉ１０３を生成し、多結晶Ｓｉ１０３上にレジストパ
ターン１０４（レジストパターン１）を形成する工程
と、レジストパターン１０４をマスクとして多結晶Ｓｉ
１０３にＡｓ不純物をイオン注入し多結晶Ｓｉ１０３内
に高濃度の不純物注入層１０５を形成する工程と、レジ
ストパターン１０４を除去する工程と、レジストパター
ン１０４よりも一回り大きな寸法でかつレジストパター
ン１０４と重なる位置にレジストパターン１０６（レジ
ストパターン２）を形成する工程と、レジストパターン
１０６をマスクとして高濃度の不純物注入層１０５が形
成された多結晶Ｓｉ１０３をエッチングする工程と、レ
ジストパターン１０６を除去する工程とを順次施すよう
にしたので、従来例でフィン構造を形成するために必要
であったレジストパターンの形成工程、エッチング工程
及びレジストの除去工程が各々２工程省略できるととも
に、さらに層間膜及び第２の多結晶Ｓｉを生成する工程
と層間膜の除去工程の３工程、合計９工程を省略するこ
とが可能となり、簡単にフィン型の多結晶Ｓｉ電極が精
度よく形成できるという効果を得ることができる。
【００３７】図１０〜図１３は本発明の第２の実施形態
に係る半導体装置の製造方法を示す工程断面図である。
なお、本実施形態に係る半導体装置の説明にあたり第１
の実施形態に係る半導体装置の製造方法と同一構成部分
には同一符号を付している。
に係る半導体装置の製造方法を示す工程断面図である。
なお、本実施形態に係る半導体装置の説明にあたり第１
の実施形態に係る半導体装置の製造方法と同一構成部分
には同一符号を付している。
【００３８】まず、図１０に示すように、ＬＯＣＯＳ法
などを用いてＳｉ基板１０１上に酸化膜１０２を形成
し、酸化膜１０２上に多結晶Ｓｉ１０３を生成する。
などを用いてＳｉ基板１０１上に酸化膜１０２を形成
し、酸化膜１０２上に多結晶Ｓｉ１０３を生成する。
【００３９】次いで、図１１に示すように、多結晶Ｓｉ
１０３全面にＡｓ不純物を、注入条件：加速エネルギ４
０ｋｅｖ，２．０×１０16ｉｏｎｓ／ｃｍ2でイオン注
入し、多結晶Ｓｉ１０３内に高濃度の不純物注入層３０
１を形成させる。
１０３全面にＡｓ不純物を、注入条件：加速エネルギ４
０ｋｅｖ，２．０×１０16ｉｏｎｓ／ｃｍ2でイオン注
入し、多結晶Ｓｉ１０３内に高濃度の不純物注入層３０
１を形成させる。
【００４０】次いで、図１２に示すように、多結晶Ｓｉ
１０３上にレジストパターン３０２を形成し、レジスト
パターン３０２をマスクとして高濃度の不純物注入層１
０５が形成された多結晶Ｓｉ１０３に対してＲＩＥによ
りドライエッチングする。この時のエッチング条件は、
多結晶Ｓｉ１０３がウェハ全面で抜けきるまでは第１の
実施形態と同じ条件とした。それ以降のオーバーエッチ
ング条件は、サイドエッチング量の制御性を考慮して前
述の条件よりもエッチング速度の遅くなるように、ＣＬ
2，ＨＢｒ，Ｏ2の混合ガスを使用し流量は各々７ｓｃｃ
ｍ，６０ｓｃｃｍ，１．２ｓｃｃｍ、圧力７５ｍＴｏｒ
ｒ、ＲＦ ＰＯＷＥＲ １２５Ｗに設定した。
１０３上にレジストパターン３０２を形成し、レジスト
パターン３０２をマスクとして高濃度の不純物注入層１
０５が形成された多結晶Ｓｉ１０３に対してＲＩＥによ
りドライエッチングする。この時のエッチング条件は、
多結晶Ｓｉ１０３がウェハ全面で抜けきるまでは第１の
実施形態と同じ条件とした。それ以降のオーバーエッチ
ング条件は、サイドエッチング量の制御性を考慮して前
述の条件よりもエッチング速度の遅くなるように、ＣＬ
2，ＨＢｒ，Ｏ2の混合ガスを使用し流量は各々７ｓｃｃ
ｍ，６０ｓｃｃｍ，１．２ｓｃｃｍ、圧力７５ｍＴｏｒ
ｒ、ＲＦ ＰＯＷＥＲ １２５Ｗに設定した。
【００４１】以上のエッチング条件で多結晶Ｓｉ１０３
をエッチングした場合、第１の実施形態と同じ原理によ
り、高濃度の不純物注入層３０１に部分的なサイドエッ
チングが進行し、そして、レジストパターン３０２を例
えば酸素プラズマで除去することにより図１３に示すフ
ィン型の多結晶Ｓｉ電極１０３が形成される。横方向の
サイドエッチング量３０３は、図１３で示され、この部
分が多結晶Ｓｉ電極１０３のフィン構造部分となる。
をエッチングした場合、第１の実施形態と同じ原理によ
り、高濃度の不純物注入層３０１に部分的なサイドエッ
チングが進行し、そして、レジストパターン３０２を例
えば酸素プラズマで除去することにより図１３に示すフ
ィン型の多結晶Ｓｉ電極１０３が形成される。横方向の
サイドエッチング量３０３は、図１３で示され、この部
分が多結晶Ｓｉ電極１０３のフィン構造部分となる。
【００４２】図１４はこの時のサイドエッチング量とエ
ッチング時間の関係を示す図であり、図中Ａ’はジャス
トエッチング時間、Ｃ’はエッチング終了時間である。
ッチング時間の関係を示す図であり、図中Ａ’はジャス
トエッチング時間、Ｃ’はエッチング終了時間である。
【００４３】図１４に示すように、サイドエッチング量
はジャストエッチング時間Ａ’（多結晶Ｓｉの被エッチ
ング膜が全てエッチングされた時間）を境に増加する
が、エッチング速度が遅い条件でエッチングしているた
め、この増加の割合は第１の実施形態（前記図６）に比
べて小さい。なお、図１４中のエッチング終了時間Ｃ’
は所望のサイドエッチング幅ｃ’が得られるように設定
可能である。
はジャストエッチング時間Ａ’（多結晶Ｓｉの被エッチ
ング膜が全てエッチングされた時間）を境に増加する
が、エッチング速度が遅い条件でエッチングしているた
め、この増加の割合は第１の実施形態（前記図６）に比
べて小さい。なお、図１４中のエッチング終了時間Ｃ’
は所望のサイドエッチング幅ｃ’が得られるように設定
可能である。
【００４４】以上説明したように、第２の実施形態に係
る半導体装置の製造方法は、Ｓｉ基板１０１上に多結晶
Ｓｉ１０３を生成し、多結晶Ｓｉ１０３にＡｓ不純物を
イオン注入し多結晶Ｓｉ１０３内に高濃度の不純物注入
層３０１を形成する工程と、多結晶Ｓｉ３０１上にレジ
ストパターン３０２を形成する工程と、レジストパター
ン３０２をマスクとして高濃度の不純物注入層３０１が
形成された多結晶Ｓｉ１０３をエッチングする工程と、
レジストパターン１０３を除去する工程とを順次施すよ
うにしたので、第１の実施形態と同様に、従来例に比べ
工程を大幅に省略することができる。
る半導体装置の製造方法は、Ｓｉ基板１０１上に多結晶
Ｓｉ１０３を生成し、多結晶Ｓｉ１０３にＡｓ不純物を
イオン注入し多結晶Ｓｉ１０３内に高濃度の不純物注入
層３０１を形成する工程と、多結晶Ｓｉ３０１上にレジ
ストパターン３０２を形成する工程と、レジストパター
ン３０２をマスクとして高濃度の不純物注入層３０１が
形成された多結晶Ｓｉ１０３をエッチングする工程と、
レジストパターン１０３を除去する工程とを順次施すよ
うにしたので、第１の実施形態と同様に、従来例に比べ
工程を大幅に省略することができる。
【００４５】特に、本実施形態では、多結晶Ｓｉ１０３
のパターンよりも小さい寸法のレジストパターンを形成
する必要がないため、キャパシタ素子の面積をより小さ
くすることが可能となる。
のパターンよりも小さい寸法のレジストパターンを形成
する必要がないため、キャパシタ素子の面積をより小さ
くすることが可能となる。
【００４６】図１５〜図１８は本発明の第３の実施形態
に係る半導体装置の製造方法を示す工程断面図である。
なお、本実施形態に係る半導体装置の説明にあたり第
１、第２の実施形態に係る半導体装置の製造方法と同一
構成部分には同一符号を付している。
に係る半導体装置の製造方法を示す工程断面図である。
なお、本実施形態に係る半導体装置の説明にあたり第
１、第２の実施形態に係る半導体装置の製造方法と同一
構成部分には同一符号を付している。
【００４７】多結晶Ｓｉ１０３の生成までは前記第１、
２の実施形態と同一の工程を経る。
２の実施形態と同一の工程を経る。
【００４８】まず、図１５に示すように、多結晶Ｓｉ１
０３全面にＡｓ不純物を、注入条件：加速エネルギ４０
ｋｅｖ，２．０×１０16ｉｏｎｓ／ｃｍ2でイオン注入
し、多結晶Ｓｉ１０３内に高濃度の不純物注入層４０１
（高濃度の不純物注入層１）を形成させる。
０３全面にＡｓ不純物を、注入条件：加速エネルギ４０
ｋｅｖ，２．０×１０16ｉｏｎｓ／ｃｍ2でイオン注入
し、多結晶Ｓｉ１０３内に高濃度の不純物注入層４０１
（高濃度の不純物注入層１）を形成させる。
【００４９】次いで、図１６に示すように、高濃度の不
純物注入層４０１を注入した多結晶Ｓｉ１０３に再度、
Ａｓ不純物をイオン注入し、高濃度の不純物注入層４０
２（高濃度の不純物注入層２）を形成させる。これによ
り、多結晶Ｓｉ１０３内には高濃度の不純物注入層が２
層形成される。この時、第２のイオン注入（注入条件：
１２０ｋｅｖ，２．０×１０16ｉｏｎｓ／ｃｍ2）にお
ける加速電圧Ｖ２は、第１のイオン注入（注入条件：４
０ｋｅｖ，２．０×１０16ｉｏｎｓ／ｃｍ2）の加速電
圧Ｖ１より充分大きく（Ｖ２≫Ｖ１）し、高濃度の不純
物注入層が重ならないように配慮している。
純物注入層４０１を注入した多結晶Ｓｉ１０３に再度、
Ａｓ不純物をイオン注入し、高濃度の不純物注入層４０
２（高濃度の不純物注入層２）を形成させる。これによ
り、多結晶Ｓｉ１０３内には高濃度の不純物注入層が２
層形成される。この時、第２のイオン注入（注入条件：
１２０ｋｅｖ，２．０×１０16ｉｏｎｓ／ｃｍ2）にお
ける加速電圧Ｖ２は、第１のイオン注入（注入条件：４
０ｋｅｖ，２．０×１０16ｉｏｎｓ／ｃｍ2）の加速電
圧Ｖ１より充分大きく（Ｖ２≫Ｖ１）し、高濃度の不純
物注入層が重ならないように配慮している。
【００５０】次いで、図１７に示すように、多結晶Ｓｉ
１０３上にレジストパターン４０３を形成し、レジスト
パターン４０３をマスクとして高濃度の不純物注入層４
０１，４０２が形成された多結晶Ｓｉ１０３に対してＲ
ＩＥによりドライエッチングする。この時のエッチング
条件は、第２の実施形態と同じとした。
１０３上にレジストパターン４０３を形成し、レジスト
パターン４０３をマスクとして高濃度の不純物注入層４
０１，４０２が形成された多結晶Ｓｉ１０３に対してＲ
ＩＥによりドライエッチングする。この時のエッチング
条件は、第２の実施形態と同じとした。
【００５１】以上の条件で多結晶Ｓｉ１０３をエッチン
グした場合、多結晶Ｓｉ１０３中に形成された高濃度の
不純物注入層４０１，４０２においては、第２の実施形
態と同じ原理により、図１７に示す２箇所に部分的な横
方向のサイドエッチングが進行し、２層のフィン型多結
晶Ｓｉ電極が形成される。横方向のサイドエッチング量
４０４は、図１８で示され、この部分が多結晶Ｓｉ電極
１０３の２層のフィン構造部分となる。
グした場合、多結晶Ｓｉ１０３中に形成された高濃度の
不純物注入層４０１，４０２においては、第２の実施形
態と同じ原理により、図１７に示す２箇所に部分的な横
方向のサイドエッチングが進行し、２層のフィン型多結
晶Ｓｉ電極が形成される。横方向のサイドエッチング量
４０４は、図１８で示され、この部分が多結晶Ｓｉ電極
１０３の２層のフィン構造部分となる。
【００５２】以上説明したように、第３の実施形態に係
る半導体装置の製造方法は、Ｓｉ基板１０１上に多結晶
Ｓｉ１０３を生成し、多結晶Ｓｉ１０３にＡｓ不純物を
加速電圧を変えて２回イオン注入し多結晶Ｓｉ１０３内
に高濃度の不純物注入層４０１，４０２を２層形成する
工程と、多結晶Ｓｉ１０３上にレジストパターン４０３
を形成する工程と、レジストパターン４０３をマスクと
して２層の高濃度の不純物注入層４０１，４０２が形成
された多結晶Ｓｉ１０３をエッチングする工程と、レジ
ストパターン４０３を除去する工程とを順次施すように
したので、第１及び第２の実施形態と同様に、工程を大
幅に簡略化することができ、素子サイズの縮小化が可能
となる。
る半導体装置の製造方法は、Ｓｉ基板１０１上に多結晶
Ｓｉ１０３を生成し、多結晶Ｓｉ１０３にＡｓ不純物を
加速電圧を変えて２回イオン注入し多結晶Ｓｉ１０３内
に高濃度の不純物注入層４０１，４０２を２層形成する
工程と、多結晶Ｓｉ１０３上にレジストパターン４０３
を形成する工程と、レジストパターン４０３をマスクと
して２層の高濃度の不純物注入層４０１，４０２が形成
された多結晶Ｓｉ１０３をエッチングする工程と、レジ
ストパターン４０３を除去する工程とを順次施すように
したので、第１及び第２の実施形態と同様に、工程を大
幅に簡略化することができ、素子サイズの縮小化が可能
となる。
【００５３】特に、本実施形態では、不純物イオンの注
入加速電圧を変えた条件で複数回イオン注入することに
よって、１回のエッチングで多数のフィンを形成させる
ことができ、多数のフィンを形成することによりキャパ
シタ電極の表面積が大きく取れるため、キャパシタ素子
の大容量化が可能となる。例えば、キャパシタ容量の増
大によりリフレッシュサイクルの延長が実現できる。
入加速電圧を変えた条件で複数回イオン注入することに
よって、１回のエッチングで多数のフィンを形成させる
ことができ、多数のフィンを形成することによりキャパ
シタ電極の表面積が大きく取れるため、キャパシタ素子
の大容量化が可能となる。例えば、キャパシタ容量の増
大によりリフレッシュサイクルの延長が実現できる。
【００５４】なお、上記各実施形態では、ＤＲＡＭセル
に用いられるキャパシタに適用することができるが、フ
ィン構造を備えたキャパシタ電極を有する半導体装置で
あればすべて適用可能であり、その他の集積回路におい
て微小面積で大きな静電容量が必要なデバイスにも適用
可能である。
に用いられるキャパシタに適用することができるが、フ
ィン構造を備えたキャパシタ電極を有する半導体装置で
あればすべて適用可能であり、その他の集積回路におい
て微小面積で大きな静電容量が必要なデバイスにも適用
可能である。
【００５５】また、上記各実施形態では、多結晶Ｓｉに
不純物としてＡｓをイオン注入している例を示したが、
これをＰ（リン）のイオン注入に代えても同様なフィン
構造を持つキャパシタ電極を形成することができる。但
し、ＰはＡｓに比べ飛程が長いため、不純物イオンの注
入加速電圧をＡｓイオン注入時よりも小さくする必要が
ある。また、これら不純物及び注入条件は、各実施形態
に限定されるものではなく、種々の変形が可能であるこ
とは言うまでもない。
不純物としてＡｓをイオン注入している例を示したが、
これをＰ（リン）のイオン注入に代えても同様なフィン
構造を持つキャパシタ電極を形成することができる。但
し、ＰはＡｓに比べ飛程が長いため、不純物イオンの注
入加速電圧をＡｓイオン注入時よりも小さくする必要が
ある。また、これら不純物及び注入条件は、各実施形態
に限定されるものではなく、種々の変形が可能であるこ
とは言うまでもない。
【００５６】また、第３の実施形態では、多結晶Ｓｉ１
０３内に２層の高濃度の不純物注入層４０１，４０２を
形成する例を示したが、同様の方法で３層以上形成して
キャパシタの表面積をより増大させるものでもよい。
０３内に２層の高濃度の不純物注入層４０１，４０２を
形成する例を示したが、同様の方法で３層以上形成して
キャパシタの表面積をより増大させるものでもよい。
【００５７】さらに、上記各実施形態に係る半導体装置
が、フィン構造のキャパシタ電極を有するものであれ
ば、どのような構成でもよく、その製造プロセス、キャ
パシタ誘電体膜等の加工方法、その他部分の半導体装置
の加工方法、各種電極の配置状態等は上記各実施形態に
限定されない。
が、フィン構造のキャパシタ電極を有するものであれ
ば、どのような構成でもよく、その製造プロセス、キャ
パシタ誘電体膜等の加工方法、その他部分の半導体装置
の加工方法、各種電極の配置状態等は上記各実施形態に
限定されない。
【００５８】
【発明の効果】本発明に係る半導体装置の製造方法で
は、基板上に多結晶シリコン膜を生成し、該多結晶シリ
コン膜上に第１のレジストパターンを形成する工程と、
第１のレジストパターンを介して多結晶シリコン膜に不
純物をイオン注入し該多結晶シリコン膜内に高濃度の不
純物注入層を形成する工程と、第１のレジストパターン
を除去する工程と、第１のレジストパターンよりも大き
な寸法でかつ第１のレジストパターンと重なる位置に第
２のレジストパターンを形成する工程と、第２のレジス
トパターンをマスクとして多結晶シリコン膜をエッチン
グする工程と、第２のレジストパターンを除去する工程
とを順次施すようにしたので、フィン型の多結晶電極を
簡単に精度よく形成することができ、工程を大幅に簡略
化することができる。
は、基板上に多結晶シリコン膜を生成し、該多結晶シリ
コン膜上に第１のレジストパターンを形成する工程と、
第１のレジストパターンを介して多結晶シリコン膜に不
純物をイオン注入し該多結晶シリコン膜内に高濃度の不
純物注入層を形成する工程と、第１のレジストパターン
を除去する工程と、第１のレジストパターンよりも大き
な寸法でかつ第１のレジストパターンと重なる位置に第
２のレジストパターンを形成する工程と、第２のレジス
トパターンをマスクとして多結晶シリコン膜をエッチン
グする工程と、第２のレジストパターンを除去する工程
とを順次施すようにしたので、フィン型の多結晶電極を
簡単に精度よく形成することができ、工程を大幅に簡略
化することができる。
【００５９】本発明に係る半導体装置の製造方法では、
基板上に多結晶シリコン膜を生成し、該多結晶シリコン
膜に不純物をイオン注入し該多結晶シリコン膜内に高濃
度の不純物注入層を形成する工程と、多結晶シリコン膜
上にレジストパターンを形成する工程と、主にオーバー
エッチングによって不純物注入層に所定量のサイドエッ
チングが入るように、レジストパターンをマスクとして
多結晶シリコン膜をエッチングする工程と、レジストパ
ターンを除去する工程とを順次施すようにしたので、工
程を大幅に簡略化することができ、キャパシタ素子の面
積をより小さくすることができる。
基板上に多結晶シリコン膜を生成し、該多結晶シリコン
膜に不純物をイオン注入し該多結晶シリコン膜内に高濃
度の不純物注入層を形成する工程と、多結晶シリコン膜
上にレジストパターンを形成する工程と、主にオーバー
エッチングによって不純物注入層に所定量のサイドエッ
チングが入るように、レジストパターンをマスクとして
多結晶シリコン膜をエッチングする工程と、レジストパ
ターンを除去する工程とを順次施すようにしたので、工
程を大幅に簡略化することができ、キャパシタ素子の面
積をより小さくすることができる。
【００６０】本発明に係る半導体装置の製造方法では、
基板上に多結晶シリコン膜を生成し、該多結晶シリコン
膜に不純物を注入条件を変えて複数回イオン注入し該多
結晶シリコン膜内に高濃度の不純物注入層を複数形成す
る工程と、多結晶シリコン膜上にレジストパターンを形
成する工程と、主にオーバーエッチングによって複数の
不純物注入層にそれぞれ所定量のサイドエッチングが入
るように、レジストパターンをマスクとして多結晶シリ
コン膜をエッチングする工程と、レジストパターンを除
去する工程とを順次施すようにしたので、１回のエッチ
ングで多数のフィンを形成することができ、さらに工程
を大幅に簡略化することができるとともに、キャパシタ
素子の面積をより小さくすることができる。
基板上に多結晶シリコン膜を生成し、該多結晶シリコン
膜に不純物を注入条件を変えて複数回イオン注入し該多
結晶シリコン膜内に高濃度の不純物注入層を複数形成す
る工程と、多結晶シリコン膜上にレジストパターンを形
成する工程と、主にオーバーエッチングによって複数の
不純物注入層にそれぞれ所定量のサイドエッチングが入
るように、レジストパターンをマスクとして多結晶シリ
コン膜をエッチングする工程と、レジストパターンを除
去する工程とを順次施すようにしたので、１回のエッチ
ングで多数のフィンを形成することができ、さらに工程
を大幅に簡略化することができるとともに、キャパシタ
素子の面積をより小さくすることができる。
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図２】上記半導体装置の製造方法を示す工程断面図で
ある。
ある。
【図３】上記半導体装置の製造方法を示す工程断面図で
ある。
ある。
【図４】上記半導体装置の製造方法を示す工程断面図で
ある。
ある。
【図５】上記半導体装置の製造方法を示す工程断面図で
ある。
ある。
【図６】上記半導体装置のサイドエッチング量とエッチ
ング時間の関係を示す図である。
ング時間の関係を示す図である。
【図７】上記半導体装置の製造方法の前工程を示す断面
図である。
図である。
【図８】上記半導体装置の製造方法のフィン構造のキャ
パシタ電極を形成した例を示す断面図である。
パシタ電極を形成した例を示す断面図である。
【図９】上記半導体装置の製造方法のフィン構造のキャ
パシタ電極を用いたキャパシタの例を示す断面図であ
る。
パシタ電極を用いたキャパシタの例を示す断面図であ
る。
【図１０】本発明の第２の実施形態に係る半導体装置の
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【図１１】上記半導体装置の製造方法を示す工程断面図
である。
である。
【図１２】上記半導体装置の製造方法を示す工程断面図
である。
である。
【図１３】上記半導体装置の製造方法を示す工程断面図
である。
である。
【図１４】上記半導体装置のサイドエッチング量とエッ
チング時間の関係を示す図である。
チング時間の関係を示す図である。
【図１５】本発明の第３の実施形態に係る半導体装置の
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【図１６】上記半導体装置の製造方法を示す工程断面図
である。
である。
【図１７】上記半導体装置の製造方法を示す工程断面図
である。
である。
【図１８】上記半導体装置の製造方法を示す工程断面図
である。
である。
【図１９】従来のフィン構造のキャパシタ電極の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図２０】従来のフィン構造のキャパシタ電極の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図２１】従来のフィン構造のキャパシタ電極の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図２２】従来のフィン構造のキャパシタ電極の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図２３】従来のフィン構造のキャパシタ電極の製造方
法を示す工程断面図である。
法を示す工程断面図である。
１０１ Ｓｉ基板、１０２ 酸化膜、１０３ 多結晶Ｓ
ｉ、１０４ レジストパターン（レジストパターン
１）、１０５，３０１，４０１，４０２ 高濃度の不純
物注入層、１０６ レジストパターン（レジストパター
ン２）、１０７，１０８ パターン幅、１０９，３０
３，４０４ サイドエッチング量、３０２，４０３ レ
ジストパターン
ｉ、１０４ レジストパターン（レジストパターン
１）、１０５，３０１，４０１，４０２ 高濃度の不純
物注入層、１０６ レジストパターン（レジストパター
ン２）、１０７，１０８ パターン幅、１０９，３０
３，４０４ サイドエッチング量、３０２，４０３ レ
ジストパターン
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 21/822
H01L 27/04
H01L 27/108
Claims (4)
- 【請求項１】 フィン構造のキャパシタ電極を有する半
導体装置の製造方法において、 基板上に多結晶シリコン膜を生成し、該多結晶シリコン
膜上に第１のレジストパターンを形成する工程と、 前記第１のレジストパターンを介して前記多結晶シリコ
ン膜に不純物をイオン注入し該多結晶シリコン膜内に高
濃度の不純物注入層を形成する工程と、 前記第１のレジストパターンを除去する工程と、 前記第１のレジストパターンよりも大きな寸法でかつ前
記第１のレジストパターンと重なる位置に第２のレジス
トパターンを形成する工程と、 前記第２のレジストパターンを介して前記多結晶シリコ
ン膜をエッチングする工程と、 前記第２のレジストパターンを除去する工程と、 を順次施すことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記エッチング工程は、前記高濃度の不
純物注入層が形成された多結晶シリコン膜を、前記高濃
度の不純物注入層が速くエッチングされる条件でエッチ
ングすることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記エッチング工程は、前記高濃度の不
純物注入層が形成された多結晶シリコン膜を、前記レジ
ストパターンをマスクとしてエッチングし、さらに前記
高濃度の不純物注入層の側面から横方向のサイドエッチ
ングが所定量進行することを特徴とする請求項１又は２
記載の半導体装置の製造方法。 - 【請求項４】 前記フィン構造のキャパシタ電極を有す
る半導体装置は、メモリであることを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15657097A JP3373134B2 (ja) | 1997-06-13 | 1997-06-13 | 半導体装置の製造方法 |
| KR10-1998-0021528A KR100403886B1 (ko) | 1997-06-13 | 1998-06-10 | 반도체장치의제조방법 |
| US09/094,488 US6146964A (en) | 1997-06-13 | 1998-06-10 | Method of manufacturing a semiconductor device having a fin type capacitor electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15657097A JP3373134B2 (ja) | 1997-06-13 | 1997-06-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118358A JPH118358A (ja) | 1999-01-12 |
| JP3373134B2 true JP3373134B2 (ja) | 2003-02-04 |
Family
ID=15630667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15657097A Expired - Fee Related JP3373134B2 (ja) | 1997-06-13 | 1997-06-13 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6146964A (ja) |
| JP (1) | JP3373134B2 (ja) |
| KR (1) | KR100403886B1 (ja) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910009805B1 (ko) * | 1987-11-25 | 1991-11-30 | 후지쓰 가부시끼가이샤 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
| US5223729A (en) * | 1990-09-26 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and a method of producing the same |
| EP0484088B1 (en) * | 1990-10-29 | 1996-05-08 | Nec Corporation | Stacked capacitor DRAM cell |
| JPH05183121A (ja) * | 1991-04-01 | 1993-07-23 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US5384267A (en) * | 1993-10-19 | 1995-01-24 | Texas Instruments Incorporated | Method of forming infrared detector by hydrogen plasma etching to form refractory metal interconnects |
| US5460999A (en) * | 1994-06-06 | 1995-10-24 | United Microelectronics Corporation | Method for making fin-shaped stack capacitors on DRAM chips |
| US5622882A (en) * | 1994-12-30 | 1997-04-22 | Lsi Logic Corporation | Method of making a CMOS dynamic random-access memory (DRAM) |
| US5721152A (en) * | 1996-02-15 | 1998-02-24 | United Microelectronics Corporation | Method of fabricating a stacked capacitor for a DRAM cell by plasma etching |
-
1997
- 1997-06-13 JP JP15657097A patent/JP3373134B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-10 US US09/094,488 patent/US6146964A/en not_active Expired - Lifetime
- 1998-06-10 KR KR10-1998-0021528A patent/KR100403886B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100403886B1 (ko) | 2004-02-11 |
| JPH118358A (ja) | 1999-01-12 |
| US6146964A (en) | 2000-11-14 |
| KR19990006848A (ko) | 1999-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5696395A (en) | Dynamic random access memory with fin-type stacked capacitor | |
| US5192702A (en) | Self-aligned cylindrical stacked capacitor DRAM cell | |
| US5196365A (en) | Method of making semiconductor memory device having stacked capacitor | |
| JP3501297B2 (ja) | 半導体メモリ装置の製造方法 | |
| US5662768A (en) | High surface area trenches for an integrated ciruit device | |
| US5223729A (en) | Semiconductor device and a method of producing the same | |
| US6018173A (en) | Vertically oriented capacitor structure with sloped contact opening and method for etching sloped contact openings in polysilicon | |
| US6569729B1 (en) | Method of fabricating three dimensional CMOSFET devices for an embedded DRAM application | |
| US5441908A (en) | Capacitor of a semiconductor device having increased effective area | |
| JP3373134B2 (ja) | 半導体装置の製造方法 | |
| JP2712926B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3104666B2 (ja) | 半導体素子及びその製造方法 | |
| KR0171925B1 (ko) | 커패시터의 전하저장 전극 형성방법 | |
| US11997845B2 (en) | Method for manufacturing semiconductor structure and semiconductor structure | |
| US5242852A (en) | Method for manufacturing a semiconductor memory device | |
| US6080619A (en) | Method for manufacturing DRAM capacitor | |
| JP3971144B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH10275857A (ja) | コンタクトの形成方法 | |
| KR0150686B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0135164B1 (ko) | 반도체메모리장치및그제조방법 | |
| KR940009612B1 (ko) | 고집적 반도체 메모리장치의 커패시터 제조방법 | |
| KR100917057B1 (ko) | 반도체 소자의 커패시터 형성방법 | |
| KR100252901B1 (ko) | 반도체소자 제조방법 | |
| JP2777494B2 (ja) | キャパシタにおける蓄積電極の形成方法 | |
| JPH0344965A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020820 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021029 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |