JP3377896B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、さらに詳しくは、ポリ
シリコンを用いた自己整合コンタクト構造を有する半導
体装置及びその製造方法に関するものである。 【０００２】 【従来の技術】ＬＳＩ等の半導体装置においては、集積
度の増大の要求から、素子上のゲート電極の密集パター
ンにコンタクトする技術が強く求められている。層間絶
縁膜にフォトリソグラフィ技術によって形成したレジス
トマスクを用いてコンタクトホールを形成する方法で
は、解像限界、位置合わせ余裕をとる等の微細なコンタ
クトを形成するのには限界がある。ゲート電極が密集す
るパターンにコンタクトする技術としては、ゲート電極
とその側壁にサイドウォール絶縁膜とを形成し、ゲート
電極間に形成された拡散層上及び上記サイドウォール上
に、パターニングしたポリサイドを形成し、コンタクト
パッドとして用いる自己整合コンタクト（Ｓｅｌｆ−Ａ
ｌｉｇｎｅｄ Ｃｏｎｔａｃｔ：ＳＡＣ）が有望であ
る。従来、このようなコンタクトに対して、ポリサイド
（タングステンシリサイド（ＷＳｉX）／ポリシリコ
ン）等の配線層又はコンタクトプラグを形成する。 【０００３】図３を用いて従来の自己整合コンタクトを
有する半導体装置の製造工程を説明する。 【０００４】まず、通常のＭＯＳトランジスタの形成工
程により、シリコン基板２１上にゲート絶縁膜２３形成
後、ゲート電極となるポリシリコン膜２４及びタングス
テンシリサイド膜２５を積層し、さらにその上にシリコ
ン酸化膜２６を形成し、ゲート電極形状にパターニング
し、イオン注入により、ソース／ドレイン領域の低濃度
不純物領域２２ｂを形成する。その後全面に絶縁膜を堆
積し、エッチバックを行って、ゲート電極の側壁にサイ
ドウォール２７を形成後、イオン注入により、ソース／
ドレイン領域の高濃度不純物領域２２ａを形成する。次
に、絶縁膜２８を約５００Å程度堆積させる（図３
（ａ））。 【０００５】次に、コンタクトホール形成のためのフォ
トレジスト２９のパターニングは、ゲート電極の一部を
オーバーラップするようにし、絶縁膜２８のエッチング
はウエットエッチ及びドライエッチを併用し、半導体基
板２１をオーバーエッチしないようにする（図３
（ｂ））。これにより、微細なゲート電極パターン間に
コンタクトを形成することが可能になり、セル面積の縮
小に効果がある。 【０００６】次に、ポリサイド膜（ポリシリコン膜３１
及びタングステンシリサイド膜３２）及びＮＳＧ膜３３
を堆積させ（図３（ｃ））、ＮＳＧ膜３３を介して、イ
オン注入により、ポリサイド膜に不純物をドーピングし
た後、ポリサイド膜上のＮＳＧ膜３３をウエットエッチ
により除去する。その後パターニングしたフォトレジス
トにより、ポリサイド膜をエッチングする。このように
して製造されたポリサイド配線を有する自己整合コンタ
クトは、図３（ｄ）に示すような断面構造を有する。 【０００７】上述のようにポリサイド配線構造のほか
に、微細コンタクトホールを用いる場合には、タングス
テンを用いてプラグを形成する技術が用いられる。この
タングステンプラグを用いる場合、タングステンが基板
に拡散するの防ぐため、タングステンプラグと基板との
間にチタンナイトライド層／チタン層からなるバリアメ
タルを形成する方法が一般的である。また、ポリサイド
配線構造においてもアルミシリサイドを用いた場合、基
板へのアルミニウムの拡散が生じ、同様の手法が取られ
ると考えられる。 【０００８】上記バリアメタル形成には、異方性スパッ
タを行うコリメータ等を装着したスパッタ装置がコンタ
クト底部にバリアメタル層を十分に成膜できる点で有望
視される。 【０００９】 【発明が解決しようとする課題】しかしながら、基板の
ゲート電極間にポリサイドを形成し、層間絶縁膜を形成
し、コンタクトホールを形成する自己整合コンタクト技
術を用いた場合、コンタクトホール形成後にバリアメタ
ルを形成することになる。コリメータを装着したスパッ
タ装置によるバリアメタルの形成では、スパッタの堆積
が異方性を有するため、問題点の説明に供する図である
図４に示すように微細なコンタクトホール内の傾斜部に
おいては成膜しにくく、バリアメタル３６の被覆は不完
全である。この結果、タングステン３５がポリシリコン
膜３１を通して、シリコン基板２１内に拡散し、接合リ
ークが増大するという問題点がある。 【００１０】本発明は、下地に段差構造をもつ微細コン
タクトホールに対しても、良好なカバレッジでバリアメ
タル層を有する半導体装置を提供することを目的とする
ものである。 【００１１】 【課題を解決するための手段】上記課題を解決するため
に、本発明は、絶縁膜から成るサイドウォールを有する
複数のゲート電極間の半導体基板に形成された拡散層上
及び上記サイドウォール上にゲート電極の一部をオーバ
ーラップすることにより段差構造を有するポリシリコン
膜を有し、上記ポリシリコン膜全面に、遷移金属又は高
融点金属のシリサイド膜及び該遷移金属又は高融点金属
のナイトライド膜の２層からなるバリアメタル膜が形成
され、該バリアメタル膜を介して、層間絶縁膜に形成さ
れたコンタクトホール内に形成される導電層と上記ポリ
シリコン膜とが電気的に接続されていることを特徴とす
る半導体装置である。 【００１２】また、絶縁膜から成る湾曲した側面形状の
サイドウォールを有する複数のゲート電極間の半導体基
板に形成された拡散層上及び上記サイドウォール上に、
平坦な基板面からサイドウォール上の湾曲部分上を経て
ゲート電極の一部をオーバーラップする位置に至るまで
の段差部分を覆うようにポリシリコン膜をパターン形成
する工程と、 該ポリシリコン膜全面に遷移金属又は高
融点金属を堆積させる工程と、熱処理により、上記ポリ
シリコン膜と遷移金属又は高融点金属とを反応させ、上
記遷移金属又は高融点金属のシリサイド膜を形成する工
程と、未反応の遷移金属又は高融点金属を除去した後、
窒素雰囲気中で上記シリサイド膜を熱処理することによ
り、表面に上記遷移金属又は高融点金属のナイトライド
膜を形成する工程と、層間絶縁膜を形成する工程と、基
板面上の平坦部分からサイドウォール上の湾曲部分の一
部にわたるポリシリコン膜上部にコンタクトホールを形
成する工程と、該コンタクトホール内に導電層を形成
し、上記シリサイド膜及びナイトライド膜を介して上記
導電層と上記ポリシリコン膜とを電気的に接続する工程
とを有することを特徴とする、半導体装置の製造方法で
ある。 【００１３】 【発明の実施の形態】以下、発明の実施の形態に基づい
て本発明について詳細に説明する。 【００１４】図１は本発明の一実施の形態の、半導体装
置の構造断面図であり、図２は図１に示す半導体装置の
製造工程図である。図１及び図２において、１はシリコ
ン基板、２はアイソレーション酸化膜、３ａは低濃度不
純物拡散層、３ｂは高濃度不純物拡散層、４はゲート絶
縁膜、５はゲート電極、６は絶縁膜、６ａはサイドウォ
ール、７はポリシリコン膜、８はチタン（Ｔｉ）膜、９
はチタンシリサイド膜、１０はチタンナイトライド膜、
１１は層間絶縁膜、１２はタングステンプラグ、１３は
配線を示す。 【００１５】本実施の形態においては、チタン膜を用い
ているが、高融点金属、遷移金属として、Ｔｉ、Ｃｏ、
Ｗ、Ｎｉ、Ｍｏ、ＴａやＴｉＷ等の、ポリシリコンと反
応してシリサイド層を形成するものが用いられる。 【００１６】本発明の半導体装置は、図１に示すよう
に、絶縁膜６から成るサイドウォール６ａを有するゲー
ト電極５間の半導体基板１に形成された高濃度不純物拡
散層３ｂ上及び上記サイドウォール６ａ上に所定の形状
のポリシリコン膜７を有し、上記ポリシリコン膜７全面
に、遷移金属又は高融点金属のシリサイド膜９及び該遷
移金属又は高融点金属のナイトライド膜１０の２層から
なるバリアメタル層が形成され、該バリアメタル層を介
して、層間絶縁膜１０に形成されたコンタクトホールに
埋設された導電層と上記ポリシリコン膜とが電気的に接
続されている。バリアメタル層のうち、ナイトライド膜
１０が拡散バリアの働きをし、シリサイド膜９はコンタ
クト抵抗を低減する働きをする。 【００１７】次に、図２を用いて本発明の一実施の形態
の半導体装置の製造工程を説明する。 【００１８】まず、従来の技術により、シリコン基板１
上にゲート絶縁膜５を介してポリシリコンから成るゲー
ト電極４を形成し、ゲート電極４をマスクにイオン注入
により低濃度不純物拡散層３ａを形成する。その後、絶
縁膜を全面に形成し、エッチバックにてサイドウォール
を形成した後、イオン注入にて高濃度不純物拡散層３ｂ
を形成する。 【００１９】次にポリシリコン膜７を５００Å程度形成
し、ポリシリコン膜７にひ素Ａｓ（リンＰの注入でも適
用可能である。）を注入エネルギーを８０ｋｅＶ、ドー
ズ量を６×１０15ｃｍ-2としてイオン注入した後、所定
の形状にパターニングする。ポリシリコン膜７への注入
条件は、ショートシャネル効果抑制とケルビン抵抗の低
減の両面から最適化したものである。例えば、ドーズ量
を大きくすると、ショートチャネル効果は悪化し、少な
くすると抵抗が増大する傾向にある。 【００２０】次に、スパッタ装置を用いて厚さが３００
〜２０００Å程度のチタン膜８を形成する。この場合、
チタン膜８が全てチタンシリサイド膜とすることが望ま
しい（後の未反応のチタン膜を除去する工程が省け
る。）ことから、膜厚は３００Å程度が望ましい（図２
（ａ））。チタン膜８の堆積には、段差部に対するカバ
レッジが良好な、ＣＶＤ法やコリメータを用いないスパ
ッタ法による成膜が好ましい。 【００２１】次に、ＲＴＡを用いて窒素雰囲気中で５５
０℃〜７００℃、特に６７５℃程度で約３０秒間加熱す
ると、チタン膜８とポリシリコン膜７との反応が起こ
り、シリサイド膜９が形成される（図２（ｂ））。７０
０℃を越えると、シリサイド化が急激に起こってしま
い、好ましくない。この際の未反応のチタン膜７と絶縁
膜上のチタン膜７はＨ2ＳＯ4＋Ｈ2Ｏ2＋Ｈ2Ｏ系の混合
溶液で約１５０℃でエッチング除去する。これの未反応
チタン膜８の除去工程は、未反応チタン膜８は残ってい
ると、後のシリサイド膜９を低抵抗化するための８５０
℃程度での熱処理の際、シリサイド化が更に進み、接合
リークが増加したり、ゲート電極と拡散層との間のショ
ートが生じることがあるため行われる。上述の工程によ
り、ポリシリコン膜７全面にチタンシリサイド膜９が表
出する。 【００２２】次に、窒素雰囲気中で８００℃以上、好ま
しくは８５０℃で１０秒間で熱処理し、チタンシリサイ
ド膜９が低抵抗化するために必要な構造とするととも
に、チタンシリサイド膜９表面にチタンナイトライド膜
１０を形成する（図２（ｃ））。 【００２３】次に、従来技術を用いて、層間絶縁膜１１
を形成し、コンタクトホールを形成した後、タングステ
ンプラグ１２を形成し、アルミニウム配線１３を通常の
スパッタ法で形成する（図２（ｄ））。 【００２４】尚、本実施の形態において、タングステン
プラグ１２を用いた工程について説明したが、プラグを
用いず、直接コンタクトパッドとなるポシリシコン膜に
配線をコンタクトする場合においても、配線とコンタク
トパッドとなるポリシリコン膜との間に本発明に係るバ
リアメタルを適用することは可能である。 【００２５】 【発明の効果】以上、詳細に説明したように、本発明を
用いると、下地に段差を有するコンタクトホールに対し
て良好に被覆されたバリアメタル層を得ることができ、
プラグに用いるタングステンや、配線に用いるアルミニ
ウムの拡散による接合リークを大幅に低減できる。 【００２６】したがって、微細なコンタクトを有する半
導体装置が製造可能となり、ＬＳＩの微細化、高集積化
が図れる。
の製造方法に関するものであり、さらに詳しくは、ポリ
シリコンを用いた自己整合コンタクト構造を有する半導
体装置及びその製造方法に関するものである。 【０００２】 【従来の技術】ＬＳＩ等の半導体装置においては、集積
度の増大の要求から、素子上のゲート電極の密集パター
ンにコンタクトする技術が強く求められている。層間絶
縁膜にフォトリソグラフィ技術によって形成したレジス
トマスクを用いてコンタクトホールを形成する方法で
は、解像限界、位置合わせ余裕をとる等の微細なコンタ
クトを形成するのには限界がある。ゲート電極が密集す
るパターンにコンタクトする技術としては、ゲート電極
とその側壁にサイドウォール絶縁膜とを形成し、ゲート
電極間に形成された拡散層上及び上記サイドウォール上
に、パターニングしたポリサイドを形成し、コンタクト
パッドとして用いる自己整合コンタクト（Ｓｅｌｆ−Ａ
ｌｉｇｎｅｄ Ｃｏｎｔａｃｔ：ＳＡＣ）が有望であ
る。従来、このようなコンタクトに対して、ポリサイド
（タングステンシリサイド（ＷＳｉX）／ポリシリコ
ン）等の配線層又はコンタクトプラグを形成する。 【０００３】図３を用いて従来の自己整合コンタクトを
有する半導体装置の製造工程を説明する。 【０００４】まず、通常のＭＯＳトランジスタの形成工
程により、シリコン基板２１上にゲート絶縁膜２３形成
後、ゲート電極となるポリシリコン膜２４及びタングス
テンシリサイド膜２５を積層し、さらにその上にシリコ
ン酸化膜２６を形成し、ゲート電極形状にパターニング
し、イオン注入により、ソース／ドレイン領域の低濃度
不純物領域２２ｂを形成する。その後全面に絶縁膜を堆
積し、エッチバックを行って、ゲート電極の側壁にサイ
ドウォール２７を形成後、イオン注入により、ソース／
ドレイン領域の高濃度不純物領域２２ａを形成する。次
に、絶縁膜２８を約５００Å程度堆積させる（図３
（ａ））。 【０００５】次に、コンタクトホール形成のためのフォ
トレジスト２９のパターニングは、ゲート電極の一部を
オーバーラップするようにし、絶縁膜２８のエッチング
はウエットエッチ及びドライエッチを併用し、半導体基
板２１をオーバーエッチしないようにする（図３
（ｂ））。これにより、微細なゲート電極パターン間に
コンタクトを形成することが可能になり、セル面積の縮
小に効果がある。 【０００６】次に、ポリサイド膜（ポリシリコン膜３１
及びタングステンシリサイド膜３２）及びＮＳＧ膜３３
を堆積させ（図３（ｃ））、ＮＳＧ膜３３を介して、イ
オン注入により、ポリサイド膜に不純物をドーピングし
た後、ポリサイド膜上のＮＳＧ膜３３をウエットエッチ
により除去する。その後パターニングしたフォトレジス
トにより、ポリサイド膜をエッチングする。このように
して製造されたポリサイド配線を有する自己整合コンタ
クトは、図３（ｄ）に示すような断面構造を有する。 【０００７】上述のようにポリサイド配線構造のほか
に、微細コンタクトホールを用いる場合には、タングス
テンを用いてプラグを形成する技術が用いられる。この
タングステンプラグを用いる場合、タングステンが基板
に拡散するの防ぐため、タングステンプラグと基板との
間にチタンナイトライド層／チタン層からなるバリアメ
タルを形成する方法が一般的である。また、ポリサイド
配線構造においてもアルミシリサイドを用いた場合、基
板へのアルミニウムの拡散が生じ、同様の手法が取られ
ると考えられる。 【０００８】上記バリアメタル形成には、異方性スパッ
タを行うコリメータ等を装着したスパッタ装置がコンタ
クト底部にバリアメタル層を十分に成膜できる点で有望
視される。 【０００９】 【発明が解決しようとする課題】しかしながら、基板の
ゲート電極間にポリサイドを形成し、層間絶縁膜を形成
し、コンタクトホールを形成する自己整合コンタクト技
術を用いた場合、コンタクトホール形成後にバリアメタ
ルを形成することになる。コリメータを装着したスパッ
タ装置によるバリアメタルの形成では、スパッタの堆積
が異方性を有するため、問題点の説明に供する図である
図４に示すように微細なコンタクトホール内の傾斜部に
おいては成膜しにくく、バリアメタル３６の被覆は不完
全である。この結果、タングステン３５がポリシリコン
膜３１を通して、シリコン基板２１内に拡散し、接合リ
ークが増大するという問題点がある。 【００１０】本発明は、下地に段差構造をもつ微細コン
タクトホールに対しても、良好なカバレッジでバリアメ
タル層を有する半導体装置を提供することを目的とする
ものである。 【００１１】 【課題を解決するための手段】上記課題を解決するため
に、本発明は、絶縁膜から成るサイドウォールを有する
複数のゲート電極間の半導体基板に形成された拡散層上
及び上記サイドウォール上にゲート電極の一部をオーバ
ーラップすることにより段差構造を有するポリシリコン
膜を有し、上記ポリシリコン膜全面に、遷移金属又は高
融点金属のシリサイド膜及び該遷移金属又は高融点金属
のナイトライド膜の２層からなるバリアメタル膜が形成
され、該バリアメタル膜を介して、層間絶縁膜に形成さ
れたコンタクトホール内に形成される導電層と上記ポリ
シリコン膜とが電気的に接続されていることを特徴とす
る半導体装置である。 【００１２】また、絶縁膜から成る湾曲した側面形状の
サイドウォールを有する複数のゲート電極間の半導体基
板に形成された拡散層上及び上記サイドウォール上に、
平坦な基板面からサイドウォール上の湾曲部分上を経て
ゲート電極の一部をオーバーラップする位置に至るまで
の段差部分を覆うようにポリシリコン膜をパターン形成
する工程と、 該ポリシリコン膜全面に遷移金属又は高
融点金属を堆積させる工程と、熱処理により、上記ポリ
シリコン膜と遷移金属又は高融点金属とを反応させ、上
記遷移金属又は高融点金属のシリサイド膜を形成する工
程と、未反応の遷移金属又は高融点金属を除去した後、
窒素雰囲気中で上記シリサイド膜を熱処理することによ
り、表面に上記遷移金属又は高融点金属のナイトライド
膜を形成する工程と、層間絶縁膜を形成する工程と、基
板面上の平坦部分からサイドウォール上の湾曲部分の一
部にわたるポリシリコン膜上部にコンタクトホールを形
成する工程と、該コンタクトホール内に導電層を形成
し、上記シリサイド膜及びナイトライド膜を介して上記
導電層と上記ポリシリコン膜とを電気的に接続する工程
とを有することを特徴とする、半導体装置の製造方法で
ある。 【００１３】 【発明の実施の形態】以下、発明の実施の形態に基づい
て本発明について詳細に説明する。 【００１４】図１は本発明の一実施の形態の、半導体装
置の構造断面図であり、図２は図１に示す半導体装置の
製造工程図である。図１及び図２において、１はシリコ
ン基板、２はアイソレーション酸化膜、３ａは低濃度不
純物拡散層、３ｂは高濃度不純物拡散層、４はゲート絶
縁膜、５はゲート電極、６は絶縁膜、６ａはサイドウォ
ール、７はポリシリコン膜、８はチタン（Ｔｉ）膜、９
はチタンシリサイド膜、１０はチタンナイトライド膜、
１１は層間絶縁膜、１２はタングステンプラグ、１３は
配線を示す。 【００１５】本実施の形態においては、チタン膜を用い
ているが、高融点金属、遷移金属として、Ｔｉ、Ｃｏ、
Ｗ、Ｎｉ、Ｍｏ、ＴａやＴｉＷ等の、ポリシリコンと反
応してシリサイド層を形成するものが用いられる。 【００１６】本発明の半導体装置は、図１に示すよう
に、絶縁膜６から成るサイドウォール６ａを有するゲー
ト電極５間の半導体基板１に形成された高濃度不純物拡
散層３ｂ上及び上記サイドウォール６ａ上に所定の形状
のポリシリコン膜７を有し、上記ポリシリコン膜７全面
に、遷移金属又は高融点金属のシリサイド膜９及び該遷
移金属又は高融点金属のナイトライド膜１０の２層から
なるバリアメタル層が形成され、該バリアメタル層を介
して、層間絶縁膜１０に形成されたコンタクトホールに
埋設された導電層と上記ポリシリコン膜とが電気的に接
続されている。バリアメタル層のうち、ナイトライド膜
１０が拡散バリアの働きをし、シリサイド膜９はコンタ
クト抵抗を低減する働きをする。 【００１７】次に、図２を用いて本発明の一実施の形態
の半導体装置の製造工程を説明する。 【００１８】まず、従来の技術により、シリコン基板１
上にゲート絶縁膜５を介してポリシリコンから成るゲー
ト電極４を形成し、ゲート電極４をマスクにイオン注入
により低濃度不純物拡散層３ａを形成する。その後、絶
縁膜を全面に形成し、エッチバックにてサイドウォール
を形成した後、イオン注入にて高濃度不純物拡散層３ｂ
を形成する。 【００１９】次にポリシリコン膜７を５００Å程度形成
し、ポリシリコン膜７にひ素Ａｓ（リンＰの注入でも適
用可能である。）を注入エネルギーを８０ｋｅＶ、ドー
ズ量を６×１０15ｃｍ-2としてイオン注入した後、所定
の形状にパターニングする。ポリシリコン膜７への注入
条件は、ショートシャネル効果抑制とケルビン抵抗の低
減の両面から最適化したものである。例えば、ドーズ量
を大きくすると、ショートチャネル効果は悪化し、少な
くすると抵抗が増大する傾向にある。 【００２０】次に、スパッタ装置を用いて厚さが３００
〜２０００Å程度のチタン膜８を形成する。この場合、
チタン膜８が全てチタンシリサイド膜とすることが望ま
しい（後の未反応のチタン膜を除去する工程が省け
る。）ことから、膜厚は３００Å程度が望ましい（図２
（ａ））。チタン膜８の堆積には、段差部に対するカバ
レッジが良好な、ＣＶＤ法やコリメータを用いないスパ
ッタ法による成膜が好ましい。 【００２１】次に、ＲＴＡを用いて窒素雰囲気中で５５
０℃〜７００℃、特に６７５℃程度で約３０秒間加熱す
ると、チタン膜８とポリシリコン膜７との反応が起こ
り、シリサイド膜９が形成される（図２（ｂ））。７０
０℃を越えると、シリサイド化が急激に起こってしま
い、好ましくない。この際の未反応のチタン膜７と絶縁
膜上のチタン膜７はＨ2ＳＯ4＋Ｈ2Ｏ2＋Ｈ2Ｏ系の混合
溶液で約１５０℃でエッチング除去する。これの未反応
チタン膜８の除去工程は、未反応チタン膜８は残ってい
ると、後のシリサイド膜９を低抵抗化するための８５０
℃程度での熱処理の際、シリサイド化が更に進み、接合
リークが増加したり、ゲート電極と拡散層との間のショ
ートが生じることがあるため行われる。上述の工程によ
り、ポリシリコン膜７全面にチタンシリサイド膜９が表
出する。 【００２２】次に、窒素雰囲気中で８００℃以上、好ま
しくは８５０℃で１０秒間で熱処理し、チタンシリサイ
ド膜９が低抵抗化するために必要な構造とするととも
に、チタンシリサイド膜９表面にチタンナイトライド膜
１０を形成する（図２（ｃ））。 【００２３】次に、従来技術を用いて、層間絶縁膜１１
を形成し、コンタクトホールを形成した後、タングステ
ンプラグ１２を形成し、アルミニウム配線１３を通常の
スパッタ法で形成する（図２（ｄ））。 【００２４】尚、本実施の形態において、タングステン
プラグ１２を用いた工程について説明したが、プラグを
用いず、直接コンタクトパッドとなるポシリシコン膜に
配線をコンタクトする場合においても、配線とコンタク
トパッドとなるポリシリコン膜との間に本発明に係るバ
リアメタルを適用することは可能である。 【００２５】 【発明の効果】以上、詳細に説明したように、本発明を
用いると、下地に段差を有するコンタクトホールに対し
て良好に被覆されたバリアメタル層を得ることができ、
プラグに用いるタングステンや、配線に用いるアルミニ
ウムの拡散による接合リークを大幅に低減できる。 【００２６】したがって、微細なコンタクトを有する半
導体装置が製造可能となり、ＬＳＩの微細化、高集積化
が図れる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置の構造断面
図である。 【図２】本発明の一実施の形態の半導体装置の製造工程
図である。 【図３】従来の半導体装置の製造工程図である。 【図４】従来の問題点の説明に供する図である。 【符号の説明】 １ シリコン基板 ２ アイソレーション酸化膜 ３ａ 低濃度不純物拡散層 ３ｂ 高濃度不純物拡散層 ４ ゲート絶縁膜 ５ ゲート電極 ６ 絶縁膜 ６ａ サイドウォール ７ ポリシリコン膜 ８ チタン膜 ９ チタンシリサイド膜 １０ チタンナイトライド膜 １１ 層間絶縁膜 １２ タングステンプラグ １３ 配線
図である。 【図２】本発明の一実施の形態の半導体装置の製造工程
図である。 【図３】従来の半導体装置の製造工程図である。 【図４】従来の問題点の説明に供する図である。 【符号の説明】 １ シリコン基板 ２ アイソレーション酸化膜 ３ａ 低濃度不純物拡散層 ３ｂ 高濃度不純物拡散層 ４ ゲート絶縁膜 ５ ゲート電極 ６ 絶縁膜 ６ａ サイドウォール ７ ポリシリコン膜 ８ チタン膜 ９ チタンシリサイド膜 １０ チタンナイトライド膜 １１ 層間絶縁膜 １２ タングステンプラグ １３ 配線
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/28 301
H01L 21/768
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 絶縁膜から成る湾曲した側面形状のサイ
ドウォールを有する複数のゲート電極間の半導体基板に
形成された拡散層上及び上記サイドウォール上に、平坦
な基板面からサイドウォール上の湾曲部分上を経てゲー
ト電極の一部をオーバーラップする位置に至るまでの段
差部分を覆うようにポリシリコン膜をパターン形成する
工程と、 該ポリシリコン膜全面に遷移金属又は高融点金属を堆積
させる工程と、 熱処理により、上記ポリシリコン膜と遷移金属又は高融
点金属とを反応させ、上記遷移金属又は高融点金属のシ
リサイド膜を形成する工程と、 未反応の遷移金属又は高融点金属を除去した後、窒素雰
囲気中で上記シリサイド膜を熱処理することにより、表
面に上記遷移金属又は高融点金属のナイトライド膜を形
成する工程と、層間絶縁膜を形成する工程と、 基板面上の平坦部分からサイドウォール上の湾曲部分の
一部にわたる ポリシリコン膜上部にコンタクトホールを
形成する工程と、 該コンタクトホール内に導電層を形成し、上記シリサイ
ド膜及びナイトライド膜を介して上記導電層と上記ポリ
シリコン膜とを電気的に接続する工程とを有することを
特徴とする、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31292095A JP3377896B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31292095A JP3377896B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153468A JPH09153468A (ja) | 1997-06-10 |
| JP3377896B2 true JP3377896B2 (ja) | 2003-02-17 |
Family
ID=18035067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31292095A Expired - Lifetime JP3377896B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3377896B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358175B1 (ko) * | 1998-12-24 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체소자의텅스텐비트라인제조방법 |
| KR100527577B1 (ko) * | 1999-12-24 | 2005-11-09 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US6603166B2 (en) | 2001-03-14 | 2003-08-05 | Honeywell International Inc. | Frontside contact on silicon-on-insulator substrate |
-
1995
- 1995-11-30 JP JP31292095A patent/JP3377896B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09153468A (ja) | 1997-06-10 |
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