JP3384671B2 - 位相比較器 - Google Patents
位相比較器Info
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- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＤからのＥＦＭ
信号を識別するためのクロックを生成するＰＬＬ回路に
係わり、該ＰＬＬ回路における位相比較器に関する。 【０００２】 【従来の技術】一般に、ＣＤから再生されたＥＦＭ信号
を識別するためには、ＰＬＬ回路によりＥＦＭ信号に同
期したクロックを生成する。ＰＬＬ回路は、図４に示す
ように、クロック信号ＰＣＫを発生するＶＣＯ１と、Ｃ
Ｄから再生されたＥＦＭ信号とＶＣＯ１からのクロック
信号ＰＣＫとの位相を比較して位相差信号Ｓ１，Ｓ２を
出力する位相比較器２と、位相比較器２から出力される
位相差信号Ｓ１，Ｓ２を入力し、後段に接続されるロー
パスフィルタ（ＬＰＦ）４を充放電するチャージポンプ
３とから構成され、ＬＰＦ４の出力をＶＣＯ１に供給す
ることにより、ＶＣＯ１の出力周波数を変化させるもの
である。 【０００３】そして、従来、このようなＰＬＬ回路にお
いては、位相比較器２として図５に示す回路が広く用い
られていた。即ち、図５において、５は３段のＤフリッ
プフロップ５１，５２，５３より成り、初段のデータ端
子ＤにＣＤからのＥＦＭ信号が入力されるシフトレジス
タ、６は入力されるＥＦＭ信号とシフトレジスタ５の初
段の出力信号Ｑ１との不一致を検出するエクスクルーシ
ブＮＯＲ（ＥＸ−ＮＯＲ）ゲート、７はシフトレジスタ
５の２段目と３段目の出力信号Ｑ２とＱ３との不一致を
検出するエクスクルーシブＯＲ（ＥＸ−ＯＲ）ゲート、
８はＶＣＯ１からのクロック信号ＰＣＫを反転するイン
バータであり、シフトレジスタ５の初段及び次段のクロ
ック端子ＣＫにクロック信号ＰＣＫが入力され、最終段
のクロック端子ＣＫにはインバータ８で反転されたクロ
ック信号ＰＣＫの反転信号が入力されている。 【０００４】図６は、この位相比較器の動作タイミング
チャートであり、図６ア，イの如きＥＦＭ信号及びクロ
ック信号ＰＣＫが入力された場合、ＥＸ−ＯＲゲート７
からは、図６キに示すように、クロック信号ＰＣＫの半
周期分に相当するＨレベルの一定パルス幅を有する検出
信号Ｓ２が出力される。一方、ＥＸ−ＮＯＲゲート６か
らは、図６カに示すように、クロック信号ＰＣＫの半周
期分のＬレベルのパルス幅を基準とし、ＥＦＭ信号とク
ロック信号ＰＣＫの位相差に応じてそのパルス幅が変化
する検出信号Ｓ１が出力され、これら信号Ｓ１，Ｓ２に
基づいて、チャージポンプ３から図６クに示す出力信号
が発生する。 【０００５】 【発明が解決しようとする課題】近年、ＣＤの再生速度
を高速化したいという要望が大きく、これを実現するた
めには位相比較器の動作速度も高速化しなくてはならな
い。上述した従来の位相比較器２において、動作速度が
比較的遅い場合は、確かにチャージポンプ３から図６ク
に示す出力信号が発生する。しかしながら、チャージポ
ンプ３は、ＬＰＦ４中のコンデンサを充放電する構成な
ので、位相比較器２の動作速度が早くなると充電及び放
電の時間が無視できなくなり、このため、チャージポン
プ３の出力信号波形は、図６のカ，キの検出信号Ｓ１，
Ｓ２に対して、図６ケに示すように、一定値Ａに達する
前の傾斜部分がほとんどを占めるようになる。 【０００６】従って、このような状態で位相差が変化す
ると、位相差が増加する場合は、矢印ａで示すように一
定値Ａの信号部分がパルス幅を広げる方向にシフトする
ため、チャージポンプ３の出力は位相差に比例して増加
することとなる。しかしながら、位相差が減少する場合
は、矢印ｂで示すように傾斜部分に沿ってパルス幅を狭
める方向にシフトするため、チャージポンプ３の出力は
位相差に比例することなく減少することとなる。 【０００７】つまり、位相差とチャージポンプ出力との
関係は、図７に示すように、位相差の増加方法と減少方
向では非対称の特性となり、このため、ＰＬＬにおける
ロックの安定性が劣化してしまう。 【０００８】 【課題を解決するための手段】本発明は、第１の入力信
号を１／２分周する分周器と、該分周器の出力信号を初
段に入力する４段構成のシフトレジスタと、該シフトレ
ジスタの２段目の出力信号と前記分周器の出力信号の不
一致を検出する第１の検出器と、前記シフトレジスタの
３段目と４段目の出力信号の不一致を検出する第２の検
出器とを備え、第２の入力信号をクロック信号として前
記シフトレジスタの初段に入力し、前記第２の入力信号
の反転信号をクロック信号として前記シフトレジスタの
次段以降に入力し、前記第１及び第２の検出器の検出信
号を後段のチャージポンプに出力することにより、上記
課題を解決するものである。 【０００９】本発明では、検出信号のパルス幅が拡大す
るので、チャージポンプの出力は、位相差が増加する場
合も減少する場合も共に位相差に比例するようになり、
ＰＬＬのロックの安定性が確保される。 【００１０】 【発明の実施の形態】図１は、本発明の実施の形態を示
す回路図であり、入力されるＥＦＭ信号はまず１／２分
周器１０でその周期が２倍に拡大される。１１は、４個
のＤフリップフロップ（Ｄ−ＦＦ）１１１，１１２，１
１３，１１４で構成されたシフトレジスタであり、その
初段のＤ−ＦＦ１１１のデータ端子Ｄに、１／２分周器
１０の出力信号Ｓ４が入力される。また、ＶＣＯ１から
のクロック信号ＰＣＫは、初段のＤ−ＦＦ１１１のクロ
ック端子ＣＫに入力され、インバータ１２により反転さ
れたクロック信号ＰＣＫの反転信号が、シフトレジスタ
１１の２段目から４段目のＤ−ＦＦ１１２〜１１４のク
ロック端子ＣＫに入力される。 【００１１】そして、１／２分周器１０の出力信号Ｓ４
とシフトレジスタ１１の２段目の出力信号Ｑ２との不一
致を検出するＥＸ−ＮＯＲゲート１３と、シフトレジス
タ１１の３段目と４段目の出力信号Ｑ３とＱ４との不一
致を検出するＥＸ−ＯＲゲート１４とが設けられてお
り、これらＥＸ−ＮＯＲゲート１３及びＥＸ−ＯＲゲー
ト１４の検出信号Ｓ５，Ｓ６が、後段のチャージポンプ
３に入力される。 【００１２】図２は、図１の位相比較器の動作タイミン
グチャートを示し、以下、この図２を参照して動作を説
明する。まず、シフトレジスタ１１の３段目と４段目の
Ｄ−ＦＦ１１３，１１４は、共に同相であるクロック信
号ＰＣＫの反転信号をクロックとして動作し、Ｄ−ＦＦ
１１４は前段のＤ−ＦＦ１１３の出力信号Ｑ３を入力す
るので、ＥＸ−ＯＲゲート１４は、出力信号Ｑ３と出力
信号Ｑ４の不一致の期間Ｈレベルとなるパルス状の検出
信号Ｓ６を、図２ケに示すように出力する。つまり、検
出信号Ｓ６のパルス幅は、クロック信号ＰＣＫの立ち下
がりから立ち下がりまでの１周期期間となり、従来の図
６キに比べ、そのパルス幅が２倍に拡大される。 【００１３】一方、初段のＤ−ＦＦ１１１はクロック信
号ＰＣＫの立ち上がりで、１／２分周器１０の出力信号
Ｓ４を取り込み（図２エ）、２段目のＤ−ＦＦ１１２は
クロック信号ＰＣＫの立ち下がりで前段の出力信号Ｑ１
を取り込む（図２オ）。そして、ＥＸ−ＮＯＲゲート１
３は、出力信号Ｓ４と出力信号Ｑ２との不一致を検出す
るため、出力信号Ｓ４が立ち上がったときもしくは立ち
下がったときＬレベルの検出信号Ｓ５を出力し始め、そ
の後クロック信号ＰＣＫが立ち上がり、更に、次に、ク
ロック信号ＰＣＫが立ち下がったとき、Ｌレベルの信号
の出力を終了する。 【００１４】よって、検出信号Ｓ５のパルス幅は、ＥＦ
Ｍ信号の立ち上がりとクロック信号ＰＣＫの立ち下がり
が一致したときクロック信号ＰＣＫの１周期分となり、
このパルス幅を基準として、位相差が増加するときはク
ロック信号ＰＣＫの最大１．５周期分まで広がり、位相
差が減少するときはクロック信号ＰＣＫの最小０．５周
期分まで狭まる。 【００１５】従って、チャージポンプ３の出力は、図２
コに示すように、従来の図６クと比べそのパルス幅が２
倍に拡大される。そこで、位相比較器の動作速度が高速
となると、チャージポンプ３の出力は、図２サに示すよ
うに、立ち上がり及び立ち下がり直後は従来同様の傾斜
部分を有する波形となるが、パルス幅が広くなっている
ためにその傾斜部分に続いて必ず一定値Ａを有する信号
部分が連続することとなる。 【００１６】よって、位相差が増加する場合は、矢印ａ
で示すように一定値Ａの信号部分が広くなり、位相差が
減少する場合は、矢印ｂで示すように一定値Ａの信号部
分が狭くなるだけであって、いずれの場合もチャージポ
ンプ３の出力は位相差に比例することとなる。このた
め、図３に示すように、チャージポンプ出力と位相差の
関係は常に比例した特性となり、ＰＬＬのロックの安定
性が確保される。 【００１７】 【発明の効果】本発明によれば、位相比較器の動作速度
が高速化しても、ＰＬＬにおけるロックの安定性を確実
に確保できる。
信号を識別するためのクロックを生成するＰＬＬ回路に
係わり、該ＰＬＬ回路における位相比較器に関する。 【０００２】 【従来の技術】一般に、ＣＤから再生されたＥＦＭ信号
を識別するためには、ＰＬＬ回路によりＥＦＭ信号に同
期したクロックを生成する。ＰＬＬ回路は、図４に示す
ように、クロック信号ＰＣＫを発生するＶＣＯ１と、Ｃ
Ｄから再生されたＥＦＭ信号とＶＣＯ１からのクロック
信号ＰＣＫとの位相を比較して位相差信号Ｓ１，Ｓ２を
出力する位相比較器２と、位相比較器２から出力される
位相差信号Ｓ１，Ｓ２を入力し、後段に接続されるロー
パスフィルタ（ＬＰＦ）４を充放電するチャージポンプ
３とから構成され、ＬＰＦ４の出力をＶＣＯ１に供給す
ることにより、ＶＣＯ１の出力周波数を変化させるもの
である。 【０００３】そして、従来、このようなＰＬＬ回路にお
いては、位相比較器２として図５に示す回路が広く用い
られていた。即ち、図５において、５は３段のＤフリッ
プフロップ５１，５２，５３より成り、初段のデータ端
子ＤにＣＤからのＥＦＭ信号が入力されるシフトレジス
タ、６は入力されるＥＦＭ信号とシフトレジスタ５の初
段の出力信号Ｑ１との不一致を検出するエクスクルーシ
ブＮＯＲ（ＥＸ−ＮＯＲ）ゲート、７はシフトレジスタ
５の２段目と３段目の出力信号Ｑ２とＱ３との不一致を
検出するエクスクルーシブＯＲ（ＥＸ−ＯＲ）ゲート、
８はＶＣＯ１からのクロック信号ＰＣＫを反転するイン
バータであり、シフトレジスタ５の初段及び次段のクロ
ック端子ＣＫにクロック信号ＰＣＫが入力され、最終段
のクロック端子ＣＫにはインバータ８で反転されたクロ
ック信号ＰＣＫの反転信号が入力されている。 【０００４】図６は、この位相比較器の動作タイミング
チャートであり、図６ア，イの如きＥＦＭ信号及びクロ
ック信号ＰＣＫが入力された場合、ＥＸ−ＯＲゲート７
からは、図６キに示すように、クロック信号ＰＣＫの半
周期分に相当するＨレベルの一定パルス幅を有する検出
信号Ｓ２が出力される。一方、ＥＸ−ＮＯＲゲート６か
らは、図６カに示すように、クロック信号ＰＣＫの半周
期分のＬレベルのパルス幅を基準とし、ＥＦＭ信号とク
ロック信号ＰＣＫの位相差に応じてそのパルス幅が変化
する検出信号Ｓ１が出力され、これら信号Ｓ１，Ｓ２に
基づいて、チャージポンプ３から図６クに示す出力信号
が発生する。 【０００５】 【発明が解決しようとする課題】近年、ＣＤの再生速度
を高速化したいという要望が大きく、これを実現するた
めには位相比較器の動作速度も高速化しなくてはならな
い。上述した従来の位相比較器２において、動作速度が
比較的遅い場合は、確かにチャージポンプ３から図６ク
に示す出力信号が発生する。しかしながら、チャージポ
ンプ３は、ＬＰＦ４中のコンデンサを充放電する構成な
ので、位相比較器２の動作速度が早くなると充電及び放
電の時間が無視できなくなり、このため、チャージポン
プ３の出力信号波形は、図６のカ，キの検出信号Ｓ１，
Ｓ２に対して、図６ケに示すように、一定値Ａに達する
前の傾斜部分がほとんどを占めるようになる。 【０００６】従って、このような状態で位相差が変化す
ると、位相差が増加する場合は、矢印ａで示すように一
定値Ａの信号部分がパルス幅を広げる方向にシフトする
ため、チャージポンプ３の出力は位相差に比例して増加
することとなる。しかしながら、位相差が減少する場合
は、矢印ｂで示すように傾斜部分に沿ってパルス幅を狭
める方向にシフトするため、チャージポンプ３の出力は
位相差に比例することなく減少することとなる。 【０００７】つまり、位相差とチャージポンプ出力との
関係は、図７に示すように、位相差の増加方法と減少方
向では非対称の特性となり、このため、ＰＬＬにおける
ロックの安定性が劣化してしまう。 【０００８】 【課題を解決するための手段】本発明は、第１の入力信
号を１／２分周する分周器と、該分周器の出力信号を初
段に入力する４段構成のシフトレジスタと、該シフトレ
ジスタの２段目の出力信号と前記分周器の出力信号の不
一致を検出する第１の検出器と、前記シフトレジスタの
３段目と４段目の出力信号の不一致を検出する第２の検
出器とを備え、第２の入力信号をクロック信号として前
記シフトレジスタの初段に入力し、前記第２の入力信号
の反転信号をクロック信号として前記シフトレジスタの
次段以降に入力し、前記第１及び第２の検出器の検出信
号を後段のチャージポンプに出力することにより、上記
課題を解決するものである。 【０００９】本発明では、検出信号のパルス幅が拡大す
るので、チャージポンプの出力は、位相差が増加する場
合も減少する場合も共に位相差に比例するようになり、
ＰＬＬのロックの安定性が確保される。 【００１０】 【発明の実施の形態】図１は、本発明の実施の形態を示
す回路図であり、入力されるＥＦＭ信号はまず１／２分
周器１０でその周期が２倍に拡大される。１１は、４個
のＤフリップフロップ（Ｄ−ＦＦ）１１１，１１２，１
１３，１１４で構成されたシフトレジスタであり、その
初段のＤ−ＦＦ１１１のデータ端子Ｄに、１／２分周器
１０の出力信号Ｓ４が入力される。また、ＶＣＯ１から
のクロック信号ＰＣＫは、初段のＤ−ＦＦ１１１のクロ
ック端子ＣＫに入力され、インバータ１２により反転さ
れたクロック信号ＰＣＫの反転信号が、シフトレジスタ
１１の２段目から４段目のＤ−ＦＦ１１２〜１１４のク
ロック端子ＣＫに入力される。 【００１１】そして、１／２分周器１０の出力信号Ｓ４
とシフトレジスタ１１の２段目の出力信号Ｑ２との不一
致を検出するＥＸ−ＮＯＲゲート１３と、シフトレジス
タ１１の３段目と４段目の出力信号Ｑ３とＱ４との不一
致を検出するＥＸ−ＯＲゲート１４とが設けられてお
り、これらＥＸ−ＮＯＲゲート１３及びＥＸ−ＯＲゲー
ト１４の検出信号Ｓ５，Ｓ６が、後段のチャージポンプ
３に入力される。 【００１２】図２は、図１の位相比較器の動作タイミン
グチャートを示し、以下、この図２を参照して動作を説
明する。まず、シフトレジスタ１１の３段目と４段目の
Ｄ−ＦＦ１１３，１１４は、共に同相であるクロック信
号ＰＣＫの反転信号をクロックとして動作し、Ｄ−ＦＦ
１１４は前段のＤ−ＦＦ１１３の出力信号Ｑ３を入力す
るので、ＥＸ−ＯＲゲート１４は、出力信号Ｑ３と出力
信号Ｑ４の不一致の期間Ｈレベルとなるパルス状の検出
信号Ｓ６を、図２ケに示すように出力する。つまり、検
出信号Ｓ６のパルス幅は、クロック信号ＰＣＫの立ち下
がりから立ち下がりまでの１周期期間となり、従来の図
６キに比べ、そのパルス幅が２倍に拡大される。 【００１３】一方、初段のＤ−ＦＦ１１１はクロック信
号ＰＣＫの立ち上がりで、１／２分周器１０の出力信号
Ｓ４を取り込み（図２エ）、２段目のＤ−ＦＦ１１２は
クロック信号ＰＣＫの立ち下がりで前段の出力信号Ｑ１
を取り込む（図２オ）。そして、ＥＸ−ＮＯＲゲート１
３は、出力信号Ｓ４と出力信号Ｑ２との不一致を検出す
るため、出力信号Ｓ４が立ち上がったときもしくは立ち
下がったときＬレベルの検出信号Ｓ５を出力し始め、そ
の後クロック信号ＰＣＫが立ち上がり、更に、次に、ク
ロック信号ＰＣＫが立ち下がったとき、Ｌレベルの信号
の出力を終了する。 【００１４】よって、検出信号Ｓ５のパルス幅は、ＥＦ
Ｍ信号の立ち上がりとクロック信号ＰＣＫの立ち下がり
が一致したときクロック信号ＰＣＫの１周期分となり、
このパルス幅を基準として、位相差が増加するときはク
ロック信号ＰＣＫの最大１．５周期分まで広がり、位相
差が減少するときはクロック信号ＰＣＫの最小０．５周
期分まで狭まる。 【００１５】従って、チャージポンプ３の出力は、図２
コに示すように、従来の図６クと比べそのパルス幅が２
倍に拡大される。そこで、位相比較器の動作速度が高速
となると、チャージポンプ３の出力は、図２サに示すよ
うに、立ち上がり及び立ち下がり直後は従来同様の傾斜
部分を有する波形となるが、パルス幅が広くなっている
ためにその傾斜部分に続いて必ず一定値Ａを有する信号
部分が連続することとなる。 【００１６】よって、位相差が増加する場合は、矢印ａ
で示すように一定値Ａの信号部分が広くなり、位相差が
減少する場合は、矢印ｂで示すように一定値Ａの信号部
分が狭くなるだけであって、いずれの場合もチャージポ
ンプ３の出力は位相差に比例することとなる。このた
め、図３に示すように、チャージポンプ出力と位相差の
関係は常に比例した特性となり、ＰＬＬのロックの安定
性が確保される。 【００１７】 【発明の効果】本発明によれば、位相比較器の動作速度
が高速化しても、ＰＬＬにおけるロックの安定性を確実
に確保できる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す回路図である。
【図２】本発明の実施形態の動作タイミングチャートで
ある。 【図３】本発明の実施形態における位相差とチャージポ
ンプ出力との関係を示す特性図である。 【図４】ＰＬＬの一般的構成を示すブロック図である。 【図５】本発明の従来例を示す回路図である。 【図６】本発明の従来例の動作タイミングチャートであ
る。 【図７】本発明の従来例における位相差とチャージポン
プ出力との関係を示す特性図である。 【符号の説明】 １ ＶＣＯ ２ 位相比較器 ３ チャージポンプ ４ ＬＰＦ ５、１１ シフトレジスタ ６、１３ ＥＸ−ＮＯＲゲート ７、１４ ＥＸ−ＯＲゲート ８、１２ インバータ １０ １／２分周器
ある。 【図３】本発明の実施形態における位相差とチャージポ
ンプ出力との関係を示す特性図である。 【図４】ＰＬＬの一般的構成を示すブロック図である。 【図５】本発明の従来例を示す回路図である。 【図６】本発明の従来例の動作タイミングチャートであ
る。 【図７】本発明の従来例における位相差とチャージポン
プ出力との関係を示す特性図である。 【符号の説明】 １ ＶＣＯ ２ 位相比較器 ３ チャージポンプ ４ ＬＰＦ ５、１１ シフトレジスタ ６、１３ ＥＸ−ＮＯＲゲート ７、１４ ＥＸ−ＯＲゲート ８、１２ インバータ １０ １／２分周器
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 第１の入力信号を１／２分周する分周器
と、該分周器の出力信号を初段に入力する４段構成のシ
フトレジスタと、該シフトレジスタの２段目の出力信号
と前記分周器の出力信号とが不一致したときに第１レベ
ルの出力信号を出力する第１の検出器と、前記シフトレ
ジスタの３段目と４段目の出力信号が不一致したときに
前記第１レベルとは逆レベルの第２レベルの出力信号を
出力する第２の検出器とを備え、第２の入力信号をクロ
ック信号として前記シフトレジスタの初段に入力し、前
記第２の入力信号の反転信号をクロック信号として前記
シフトレジスタの次段以降に入力し、後段のチャージポ
ンプの出力が一定値の信号を出力するように前記第１及
び第２の検出器の検出信号を後段のチャージポンプに出
力するようにしたことを特徴とする位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01613196A JP3384671B2 (ja) | 1996-01-31 | 1996-01-31 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01613196A JP3384671B2 (ja) | 1996-01-31 | 1996-01-31 | 位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214308A JPH09214308A (ja) | 1997-08-15 |
| JP3384671B2 true JP3384671B2 (ja) | 2003-03-10 |
Family
ID=11907949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01613196A Expired - Fee Related JP3384671B2 (ja) | 1996-01-31 | 1996-01-31 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3384671B2 (ja) |
-
1996
- 1996-01-31 JP JP01613196A patent/JP3384671B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09214308A (ja) | 1997-08-15 |
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