JPH0479611A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0479611A JPH0479611A JP2193529A JP19352990A JPH0479611A JP H0479611 A JPH0479611 A JP H0479611A JP 2193529 A JP2193529 A JP 2193529A JP 19352990 A JP19352990 A JP 19352990A JP H0479611 A JPH0479611 A JP H0479611A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- circuit
- voltage
- frequency
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、自己同期形のディジタルデータよりクロック
を抽出する位相同期回路に関し、特に入力データと電圧
制御発振器が、意図する周波数比と異なる周波数比で同
期してしまうことを防止できるようにしたものに関する
。
を抽出する位相同期回路に関し、特に入力データと電圧
制御発振器が、意図する周波数比と異なる周波数比で同
期してしまうことを防止できるようにしたものに関する
。
従来、自己同期形のディジタルデータよりクロックを抽
出する位相同期回路は第３図に示すような回路構成がと
られていた。すなわち、端子１よりディジタルデータが
入力され、電圧比較回路２で論理レベルに変換される。
出する位相同期回路は第３図に示すような回路構成がと
られていた。すなわち、端子１よりディジタルデータが
入力され、電圧比較回路２で論理レベルに変換される。
電圧比較回路の比較電圧は、一般に最適値となるように
負帰還がかけラレ、特にその場合スライスレベルコント
ロールと呼ばれている。位相／周波数比較回路３では電
圧制御発振器６と電圧比較回路２の出力が、位相／周波
数比較され、その出力は直流増巾器４で増巾され、低域
濾波器５を通して電圧制御発振器６の制御電圧となり、
位相同期ループが構成される。
負帰還がかけラレ、特にその場合スライスレベルコント
ロールと呼ばれている。位相／周波数比較回路３では電
圧制御発振器６と電圧比較回路２の出力が、位相／周波
数比較され、その出力は直流増巾器４で増巾され、低域
濾波器５を通して電圧制御発振器６の制御電圧となり、
位相同期ループが構成される。
位相が同期すれば電圧制御発振器６の出力をクロツクと
してラッチ回路７で入力データをラッチすれば、出力端
子８．９には、それぞれ同期したデータとクロックが得
られる。そのデータとクロックの波形の一例を第４図に
示す。位相／周波数比較器２は、入力ディジタルデータ
が連続周期信号ではなく、変化点にクロック情報を含ん
でいるものであるから、一般に変化点検出機能を持った
ものである。また入力データの周波数の変化範囲が広い
場合、周波数比較機能を併せ持つのが一般的である。
してラッチ回路７で入力データをラッチすれば、出力端
子８．９には、それぞれ同期したデータとクロックが得
られる。そのデータとクロックの波形の一例を第４図に
示す。位相／周波数比較器２は、入力ディジタルデータ
が連続周期信号ではなく、変化点にクロック情報を含ん
でいるものであるから、一般に変化点検出機能を持った
ものである。また入力データの周波数の変化範囲が広い
場合、周波数比較機能を併せ持つのが一般的である。
従来のこの種の位相同期回路は以上のように構成されて
いたので、次のような問題点があった。
いたので、次のような問題点があった。
すなわち、入力データの周波数変化範囲および電圧制御
発振器の発振周波数が広い場合に、入力データに固定パ
ターンが連続すると、本来同期すべき周波数と異なった
周波数でループが誤同期の状態に入り、データが復調で
きなくなってしまう、いわゆるスプリアス周波数への擬
像ロツク現象が発生することである。
発振器の発振周波数が広い場合に、入力データに固定パ
ターンが連続すると、本来同期すべき周波数と異なった
周波数でループが誤同期の状態に入り、データが復調で
きなくなってしまう、いわゆるスプリアス周波数への擬
像ロツク現象が発生することである。
第５図に最も極端な例を示すが、データが固定パターン
で連続した場合に、本来同期すべき電圧制御発振器の出
力を、図中のクロ・ツク１の波形とすると、図中のデー
タに対してはクロ・ツク２の波形でも同期してしまうこ
とになる。このような現象が生じないように、一般にデ
ータにスフランツルをかけたり、あるいは位相比較回路
部分に周波数比較機能をもたせたりしているが、このよ
うな対策を施したとしても、例えば１１対１２とか１３
；１４の場合のように、本来同期すべき周波数と整数対
整数比の関係にある１に近い周波数比の場合、これらの
周波数比で誤同期に落ち込んでしまう可能性がある。特
に周波数比較をディジタル的に行った場合、周波数比が
１に近い部分では、一般に周波数比較の利得は小さいか
または零になる。
で連続した場合に、本来同期すべき電圧制御発振器の出
力を、図中のクロ・ツク１の波形とすると、図中のデー
タに対してはクロ・ツク２の波形でも同期してしまうこ
とになる。このような現象が生じないように、一般にデ
ータにスフランツルをかけたり、あるいは位相比較回路
部分に周波数比較機能をもたせたりしているが、このよ
うな対策を施したとしても、例えば１１対１２とか１３
；１４の場合のように、本来同期すべき周波数と整数対
整数比の関係にある１に近い周波数比の場合、これらの
周波数比で誤同期に落ち込んでしまう可能性がある。特
に周波数比較をディジタル的に行った場合、周波数比が
１に近い部分では、一般に周波数比較の利得は小さいか
または零になる。
本発明はかかる点に鑑みてなされたもので、自己同期形
のディジタルデータよりクロ・ツクを抽出する場合に、
誤同期に落ち込む確率の小さい位相同期回路を提供せん
とするものである。
のディジタルデータよりクロ・ツクを抽出する場合に、
誤同期に落ち込む確率の小さい位相同期回路を提供せん
とするものである。
〔課題を解決するための手段］
本発明に係る位相同期回路は、電圧比較回路と、電圧制
御発振器と、それらの出力の位相／周波数を比較する比
較器と、その位相／周波数比較器出力を増巾、濾波する
直流増巾器および低域濾波器で構成される位相同期ルー
プに、位相同期ループが非同期状態から同期状態に移行
する過程において、位相／周波数比較回路の出力電圧に
オフセットを印加するオフセット印加回路を設け、位相
同期ループが非同期状態から同期状態に移行する過程に
おいて、オフセットを印加するように構成したものであ
る。
御発振器と、それらの出力の位相／周波数を比較する比
較器と、その位相／周波数比較器出力を増巾、濾波する
直流増巾器および低域濾波器で構成される位相同期ルー
プに、位相同期ループが非同期状態から同期状態に移行
する過程において、位相／周波数比較回路の出力電圧に
オフセットを印加するオフセット印加回路を設け、位相
同期ループが非同期状態から同期状態に移行する過程に
おいて、オフセットを印加するように構成したものであ
る。
〔作用］
この発明は、上記のように構成したので、誤同期に落ち
込む確率を低減することができる。
込む確率を低減することができる。
以下、本発明の一実施例につき、図を用いて説明する。
第１図は本発明の一実施例による位相同期回路を示し、
図において、■はデータの入力端子、２は電圧比較回路
、３は位相／周波数比較回路、４は直流増巾器、５は低
域濾波器、６は電圧制御発振器であり、以上の各構成要
素により位相同期ループを形成する。７はラッチ回路で
あり、出力端子８．９に同期したデータとクロックを出
力する。１０はオフセット印加回路であり、１１は非同
期状態から同期状態への移行期間であることを示す信号
の生成回路である。
図において、■はデータの入力端子、２は電圧比較回路
、３は位相／周波数比較回路、４は直流増巾器、５は低
域濾波器、６は電圧制御発振器であり、以上の各構成要
素により位相同期ループを形成する。７はラッチ回路で
あり、出力端子８．９に同期したデータとクロックを出
力する。１０はオフセット印加回路であり、１１は非同
期状態から同期状態への移行期間であることを示す信号
の生成回路である。
次に動作について説明する。位相同期ループが正常な同
期状態にある場合は第３図に示す従来例と同じ動作をす
る。しかし、非同期状態から同期状態に移行する過程に
おいてのみ、位相比較回路の出力電圧にオフセットを印
加する。本来同期すべき周波数に比較し、誤同期を生ず
るスプリアス周波数はレスポンスが小さく、オフセット
等のわずかな外乱で、誤同期に落ち込むことを防止する
ことができる。
期状態にある場合は第３図に示す従来例と同じ動作をす
る。しかし、非同期状態から同期状態に移行する過程に
おいてのみ、位相比較回路の出力電圧にオフセットを印
加する。本来同期すべき周波数に比較し、誤同期を生ず
るスプリアス周波数はレスポンスが小さく、オフセット
等のわずかな外乱で、誤同期に落ち込むことを防止する
ことができる。
非同期状態から同期状態への移行期間であることを示す
信号の発生回路１１は、位相同期回路が使用されるシス
テムにより種々の回路が使用できる。例えばコンパクト
ディスクプレーヤにおいて、ＥＦＭ （８→１４）変調
信号からクロックを抽出する位相同期回路においては、
再生開始状態を示す信号を用いることができる。例とし
てはシステムコントロールマイコンより出力されるディ
スクモータの起動信号、あるいはトラックジャンプ信号
、また場合によっては音声のミューティング信号等が使
用できる。
信号の発生回路１１は、位相同期回路が使用されるシス
テムにより種々の回路が使用できる。例えばコンパクト
ディスクプレーヤにおいて、ＥＦＭ （８→１４）変調
信号からクロックを抽出する位相同期回路においては、
再生開始状態を示す信号を用いることができる。例とし
てはシステムコントロールマイコンより出力されるディ
スクモータの起動信号、あるいはトラックジャンプ信号
、また場合によっては音声のミューティング信号等が使
用できる。
オフセットの印加は上述した外乱としての効果の他に以
下の効果がある。位相／周波数比較回路３の周波数比較
部分をディジタル回路で構成した場合、入力データの周
波数に対し、電圧制御発振器６の発振周波数が高い状態
から同期に入るか、低い状態から同期に入るかで一般に
誤同期に落ち込む確率が異なる。コンパクトディスクプ
レーヤのＥＦＭ信号の場合、反転周期は３ＴからＬＩＴ
にある。従って周期Ｔの半分の周期でカウンタにより周
波数比較を行った場合、検出能力は２．５Ｔ以下、１１
．５Ｔ以上となる。すなわち１１゜５／１１＝１０４．
５％および２．５Ｔ／３Ｔ→８３．３％で、周波数比較
動作の不感帯の巾が同期周波数の上下で異なることにな
る。非同期状態から同期状態に入る方向を、不感帯の巾
の狭い方向となるようオフセットの印加方向を設定すれ
ば、誤同期に落ち込む確率をさらに下げることができる
。
下の効果がある。位相／周波数比較回路３の周波数比較
部分をディジタル回路で構成した場合、入力データの周
波数に対し、電圧制御発振器６の発振周波数が高い状態
から同期に入るか、低い状態から同期に入るかで一般に
誤同期に落ち込む確率が異なる。コンパクトディスクプ
レーヤのＥＦＭ信号の場合、反転周期は３ＴからＬＩＴ
にある。従って周期Ｔの半分の周期でカウンタにより周
波数比較を行った場合、検出能力は２．５Ｔ以下、１１
．５Ｔ以上となる。すなわち１１゜５／１１＝１０４．
５％および２．５Ｔ／３Ｔ→８３．３％で、周波数比較
動作の不感帯の巾が同期周波数の上下で異なることにな
る。非同期状態から同期状態に入る方向を、不感帯の巾
の狭い方向となるようオフセットの印加方向を設定すれ
ば、誤同期に落ち込む確率をさらに下げることができる
。
なお、第１図において、オフセットの印加部分を３つの
位相周波数比較回路以外、同様の効果を有するように、
ループ内の他の部分、例えば、直流増巾器４等にオフセ
ントを印加することもできる。また電圧比較回路２にオ
フセットを印加した場合も類似の効果が得られる。第６
図（ａ）、 （ｂ）に電圧比較回路の入力および出力電
圧波形を示す。Ｃは比較電圧である。この比較電圧にオ
フセットを印加した電圧波形が第７図（ａ）、（ト））
であり、図から明らかなように、出力電圧（ｂ）にはジ
ッタが加算されたのと同様な効果がある。
位相周波数比較回路以外、同様の効果を有するように、
ループ内の他の部分、例えば、直流増巾器４等にオフセ
ントを印加することもできる。また電圧比較回路２にオ
フセットを印加した場合も類似の効果が得られる。第６
図（ａ）、 （ｂ）に電圧比較回路の入力および出力電
圧波形を示す。Ｃは比較電圧である。この比較電圧にオ
フセットを印加した電圧波形が第７図（ａ）、（ト））
であり、図から明らかなように、出力電圧（ｂ）にはジ
ッタが加算されたのと同様な効果がある。
また第２図は本発明の他の実施例として、第１図の回路
に同期パターン検出回路１２を付加し、入力データ信号
中に同期パターンが検出された場合は、正常に同期がと
れたと判断し、その時点でオフセットの印加をやめるよ
うにしたものである。
に同期パターン検出回路１２を付加し、入力データ信号
中に同期パターンが検出された場合は、正常に同期がと
れたと判断し、その時点でオフセットの印加をやめるよ
うにしたものである。
以上のように、本発明によれば、位相同期回路を用いて
自己同期形のデータよりクロックを抽出する場合に非同
期状態から同期状態へ移行する期間に、位相同期ループ
にオフセットを印加するようにしたので、誤同期への落
ち込みを防止することができる効果がある。
自己同期形のデータよりクロックを抽出する場合に非同
期状態から同期状態へ移行する期間に、位相同期ループ
にオフセットを印加するようにしたので、誤同期への落
ち込みを防止することができる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例による位相同期回路を示す図
、第２図は本発明の他の実施例による位相同期回路を示
す図、第３図は従来の例による位相同期回路を示す図、
第４図は位相同期回路の出力データおよび出力クロック
波形を示す図、第５図は誤同期を表わす波形を示す図、
第６図（ａ）および（１））は電圧比較回路の入力波形
および出力波形を示す図、第７図は第６図にオフセット
を印加した状態を示す波形図である。 図において、１は信号入力端子、２は電圧比較回路、３
は位相／周波数比較器、４は直流増巾器、５は低域濾波
器、６は電圧制御発振器、７はう・ノチ回路、８はデー
タ出力端子、９はクロック出力端子、ｌＯはオフセット
印加回路、１１は非同期から同期への移行信号回路、１
２は同期パターン検出回路である。 なお図中同一符号は同一または相当部分を示す。
、第２図は本発明の他の実施例による位相同期回路を示
す図、第３図は従来の例による位相同期回路を示す図、
第４図は位相同期回路の出力データおよび出力クロック
波形を示す図、第５図は誤同期を表わす波形を示す図、
第６図（ａ）および（１））は電圧比較回路の入力波形
および出力波形を示す図、第７図は第６図にオフセット
を印加した状態を示す波形図である。 図において、１は信号入力端子、２は電圧比較回路、３
は位相／周波数比較器、４は直流増巾器、５は低域濾波
器、６は電圧制御発振器、７はう・ノチ回路、８はデー
タ出力端子、９はクロック出力端子、ｌＯはオフセット
印加回路、１１は非同期から同期への移行信号回路、１
２は同期パターン検出回路である。 なお図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）自己同期形のディジタルデータよりクロックを抽
出する位相同期回路であって、 入力信号を論理レベルに変換する電圧比較回路、制御電
圧に応じた周波数で発振する電圧制御発振器、 上記電圧比較回路と電圧制御発振器の出力の位相、周波
数を比較する位相／周波数比較器、その出力を増巾、濾
波して上記電圧制御発振器に制御電圧として印加する直
流増巾器および低域濾波器から構成される位相同期ルー
プと、 この位相同期ループの非同期状態から同期状態に移行す
る過程において、前述位相／周波数比較器の出力電圧に
オフセットを印加するオフセット印加回路とを備えたこ
とを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2193529A JPH0479611A (ja) | 1990-07-20 | 1990-07-20 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2193529A JPH0479611A (ja) | 1990-07-20 | 1990-07-20 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479611A true JPH0479611A (ja) | 1992-03-13 |
Family
ID=16309589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2193529A Pending JPH0479611A (ja) | 1990-07-20 | 1990-07-20 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479611A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141136A (en) * | 1981-02-25 | 1982-09-01 | Mitsubishi Electric Corp | Phase synchronous tracking device |
| JPS6290053A (ja) * | 1985-10-15 | 1987-04-24 | Hitachi Cable Ltd | 位相同期ル−プにおける同期制限方法 |
| JPS63308428A (ja) * | 1987-06-10 | 1988-12-15 | Hitachi Ltd | クロック抽出回路 |
-
1990
- 1990-07-20 JP JP2193529A patent/JPH0479611A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141136A (en) * | 1981-02-25 | 1982-09-01 | Mitsubishi Electric Corp | Phase synchronous tracking device |
| JPS6290053A (ja) * | 1985-10-15 | 1987-04-24 | Hitachi Cable Ltd | 位相同期ル−プにおける同期制限方法 |
| JPS63308428A (ja) * | 1987-06-10 | 1988-12-15 | Hitachi Ltd | クロック抽出回路 |
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