JP3400528B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3400528B2 JP3400528B2 JP06518694A JP6518694A JP3400528B2 JP 3400528 B2 JP3400528 B2 JP 3400528B2 JP 06518694 A JP06518694 A JP 06518694A JP 6518694 A JP6518694 A JP 6518694A JP 3400528 B2 JP3400528 B2 JP 3400528B2
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Description
【０００１】
【産業上の利用分野】本発明は、基板上に多種類のウェ
ルを有する半導体装置と、この半導体装置の製造方法と
に関するものである。
ルを有する半導体装置と、この半導体装置の製造方法と
に関するものである。
【０００２】
【従来の技術】第１導電型の半導体基板上に複数の第１
導電型のウェルを有し、これらの第１導電型ウェルが互
いに電気的に分離されているウェル構成は、トリプルウ
ェル構成と呼ばれる。ここでは、このトリプルウェル構
成を有する半導体装置において、従来より用いられてい
る素子及びウェル間の分離方法について以下説明する。
導電型のウェルを有し、これらの第１導電型ウェルが互
いに電気的に分離されているウェル構成は、トリプルウ
ェル構成と呼ばれる。ここでは、このトリプルウェル構
成を有する半導体装置において、従来より用いられてい
る素子及びウェル間の分離方法について以下説明する。
【０００３】図２７は、従来の半導体装置の構成を示す
一部断面図であって、この図において、１はＰ型の半導
体基板で、図中下方の基板１裏面まで延在している。２
は半導体基板１に形成されたＮ型半導体からなるシール
ド層、３はこのシールド層２上に形成されたＰ型孤立ウ
ェル、４はこのＰ型孤立ウェル３に隣接して形成された
Ｎ型ウェルで、シールド層２とは導通状態にある。５は
このＮ型ウェル４に隣接して形成されたＰ型基板ウェル
で、Ｐ型半導体基板１とは導通状態にある。
一部断面図であって、この図において、１はＰ型の半導
体基板で、図中下方の基板１裏面まで延在している。２
は半導体基板１に形成されたＮ型半導体からなるシール
ド層、３はこのシールド層２上に形成されたＰ型孤立ウ
ェル、４はこのＰ型孤立ウェル３に隣接して形成された
Ｎ型ウェルで、シールド層２とは導通状態にある。５は
このＮ型ウェル４に隣接して形成されたＰ型基板ウェル
で、Ｐ型半導体基板１とは導通状態にある。
【０００４】６はＰ型孤立ウェル３の表面層に形成され
たＰ型の高濃度拡散領域で、Ｐ型孤立ウェル３を第１の
電位に固定するための後述する広域配線１７が接続され
る。７はＮ型ウェル４の表面層に形成されたＮ型の高濃
度拡散領域で、Ｎ型ウェル４を第２の電位に固定するた
めの後述する広域配線１７が接続される。８はＰ型基板
ウェル５の表面層に形成された第２のＰ型の高濃度拡散
領域で、Ｐ型基板ウェル５を第３の電位に固定するため
の後述する広域配線１７が接続される。９は半導体基板
１の表面層に形成されたソース／ドレインとなるソース
／ドレイン拡散領域、１０は幅約０．２μｍ、深さ約
０．４μｍのトレンチ内にＳｉＯ２等絶縁体が埋め込ま
れたトレンチ型分離領域で、上記高濃度拡散領域６、
７、８及びソース／ドレイン拡散領域９間に形成されて
いる。
たＰ型の高濃度拡散領域で、Ｐ型孤立ウェル３を第１の
電位に固定するための後述する広域配線１７が接続され
る。７はＮ型ウェル４の表面層に形成されたＮ型の高濃
度拡散領域で、Ｎ型ウェル４を第２の電位に固定するた
めの後述する広域配線１７が接続される。８はＰ型基板
ウェル５の表面層に形成された第２のＰ型の高濃度拡散
領域で、Ｐ型基板ウェル５を第３の電位に固定するため
の後述する広域配線１７が接続される。９は半導体基板
１の表面層に形成されたソース／ドレインとなるソース
／ドレイン拡散領域、１０は幅約０．２μｍ、深さ約
０．４μｍのトレンチ内にＳｉＯ２等絶縁体が埋め込ま
れたトレンチ型分離領域で、上記高濃度拡散領域６、
７、８及びソース／ドレイン拡散領域９間に形成されて
いる。
【０００５】１１はソース／ドレイン拡散領域９の領域
上に形成された厚さ約１０ｎｍのゲート絶縁膜、１２は
このゲート絶縁膜１１上に形成されたゲート電極、１３
はソース／ドレイン拡散領域９とＳｉＯ２絶縁膜１４の
内部配線孔１５ａを介して電気的に接続された内部配
線、１６はＳｉＯ２絶縁膜１４の内部配線孔１５ｂを介
してソース／ドレイン拡散領域９と電気的に接続された
メモリ・キャパシタで、下部電極１６ａと、誘電体１６
ｂと上部電極１６ｃとから構成される。１７は上記ソー
ス／ドレイン拡散領域９又は高濃度拡散領域６、７、８
と、ＳｉＯ２絶縁膜１４の広域配線接続孔１８を介して
電気的に接続された広域配線である。
上に形成された厚さ約１０ｎｍのゲート絶縁膜、１２は
このゲート絶縁膜１１上に形成されたゲート電極、１３
はソース／ドレイン拡散領域９とＳｉＯ２絶縁膜１４の
内部配線孔１５ａを介して電気的に接続された内部配
線、１６はＳｉＯ２絶縁膜１４の内部配線孔１５ｂを介
してソース／ドレイン拡散領域９と電気的に接続された
メモリ・キャパシタで、下部電極１６ａと、誘電体１６
ｂと上部電極１６ｃとから構成される。１７は上記ソー
ス／ドレイン拡散領域９又は高濃度拡散領域６、７、８
と、ＳｉＯ２絶縁膜１４の広域配線接続孔１８を介して
電気的に接続された広域配線である。
【０００６】上記のように構成された半導体装置におい
ては、同一ウェル内に図示されていないが多数の素子が
形成されており、これらの素子間つまり隣接したソース
／ドレイン拡散領域９相互間に、トレンチ内に絶縁物を
埋め込んでなる幅０．２μｍ、深さ０．４μｍのトレン
チ型分離領域１０を形成することによって、隣接したソ
ース／ドレイン拡散領域９相互間の半導体基板１中での
距離を大きくとることと同様の機能が得られる。つま
り、ソース／ドレイン拡散領域９相互間の分離耐圧を向
上させる。
ては、同一ウェル内に図示されていないが多数の素子が
形成されており、これらの素子間つまり隣接したソース
／ドレイン拡散領域９相互間に、トレンチ内に絶縁物を
埋め込んでなる幅０．２μｍ、深さ０．４μｍのトレン
チ型分離領域１０を形成することによって、隣接したソ
ース／ドレイン拡散領域９相互間の半導体基板１中での
距離を大きくとることと同様の機能が得られる。つま
り、ソース／ドレイン拡散領域９相互間の分離耐圧を向
上させる。
【０００７】さらにウェルの電位を固定するための高濃
度拡散領域６、７、８とソース／ドレイン拡散領域９間
に上記トレンチ型分離領域１０を形成することにより、
高濃度拡散領域６、７、８とソース／ドレイン拡散領域
９間の距離を大きくとることと同様の機能が得られる。
つまり、ＰＮ接合の逆方向の絶縁特性が維持される最大
印加電圧である接合耐圧が増大する。
度拡散領域６、７、８とソース／ドレイン拡散領域９間
に上記トレンチ型分離領域１０を形成することにより、
高濃度拡散領域６、７、８とソース／ドレイン拡散領域
９間の距離を大きくとることと同様の機能が得られる。
つまり、ＰＮ接合の逆方向の絶縁特性が維持される最大
印加電圧である接合耐圧が増大する。
【０００８】また、上記のように構成された半導体装置
においては、Ｐ型孤立ウェル３とＰ型基板ウェル５とに
形成されるＮ型半導体素子の特性を最適化するために、
Ｐ型孤立ウェル３の電位とＰ型基板ウェル５の電位とは
異なる値に設定されるので、Ｐ型孤立ウェル３とＰ型基
板ウェル５とを電気的に分離する必要がある。従って、
Ｐ型孤立ウェル３の底面にＮ型半導体のシールド層２を
形成することによって、Ｐ型孤立ウェル３を、Ｐ型基板
ウェル５と導通状態にあるＰ型半導体基板１から電気的
に分離させ、さらにＮ型半導体のシールド層２に電気的
に接続されたＮ型ウェル４をＰ型孤立ウェル３の側面に
形成することによって、Ｐ型孤立ウェル３とＰ型基板ウ
ェル５とを電気的に分離させている。
においては、Ｐ型孤立ウェル３とＰ型基板ウェル５とに
形成されるＮ型半導体素子の特性を最適化するために、
Ｐ型孤立ウェル３の電位とＰ型基板ウェル５の電位とは
異なる値に設定されるので、Ｐ型孤立ウェル３とＰ型基
板ウェル５とを電気的に分離する必要がある。従って、
Ｐ型孤立ウェル３の底面にＮ型半導体のシールド層２を
形成することによって、Ｐ型孤立ウェル３を、Ｐ型基板
ウェル５と導通状態にあるＰ型半導体基板１から電気的
に分離させ、さらにＮ型半導体のシールド層２に電気的
に接続されたＮ型ウェル４をＰ型孤立ウェル３の側面に
形成することによって、Ｐ型孤立ウェル３とＰ型基板ウ
ェル５とを電気的に分離させている。
【０００９】
【発明が解決しようとする課題】上記説明したような従
来の半導体装置においては、同じ導電型のウェルを電気
的に分離させるためには、異なる導電型のウェルによっ
て、周囲を包囲する必要がある。
来の半導体装置においては、同じ導電型のウェルを電気
的に分離させるためには、異なる導電型のウェルによっ
て、周囲を包囲する必要がある。
【００１０】しかしながら、現在の工業技術において
は、Ｐ型ウェルとＮ型ウェルとの境界位置を０．１μｍ
のオーダーで制御することは困難であり、この従来例に
おいてはＰ型孤立ウェル３の周囲を包囲するＮ型ウェル
４の幅は、１μｍ以下に微細化することが出来ない。従
って、このことは、半導体装置の高集積化を進めるうえ
で大きな障害となっていた。
は、Ｐ型ウェルとＮ型ウェルとの境界位置を０．１μｍ
のオーダーで制御することは困難であり、この従来例に
おいてはＰ型孤立ウェル３の周囲を包囲するＮ型ウェル
４の幅は、１μｍ以下に微細化することが出来ない。従
って、このことは、半導体装置の高集積化を進めるうえ
で大きな障害となっていた。
【００１１】本発明は、上記説明したような課題を解決
するためなされたもので、ウェルの分離によって高集積
化が阻害されない半導体装置の構成を得ることを目的と
し、さらにこの半導体装置の製造方法を提供することを
目的とする。
するためなされたもので、ウェルの分離によって高集積
化が阻害されない半導体装置の構成を得ることを目的と
し、さらにこの半導体装置の製造方法を提供することを
目的とする。
【００１２】
【課題を解決するための手段】本発明に係る半導体装置
においては、第１導電型の半導体基板の主表面に形成さ
れ、トレンチ型ウェル分離領域により分離された第１導
電型のウェルと、上記トレンチ型ウェル分離領域を含む
上記分離されたウェルの一方の底面全体に形成された第
２導電型の埋め込み領域とを備え、上記分離されたウェ
ルの他方は上記半導体基板に接し、上記トレンチ型ウェ
ル分離領域は、上記ウェルより深く形成され上記埋め込
み領域内部で終端していることを特徴とするものであ
る。
においては、第１導電型の半導体基板の主表面に形成さ
れ、トレンチ型ウェル分離領域により分離された第１導
電型のウェルと、上記トレンチ型ウェル分離領域を含む
上記分離されたウェルの一方の底面全体に形成された第
２導電型の埋め込み領域とを備え、上記分離されたウェ
ルの他方は上記半導体基板に接し、上記トレンチ型ウェ
ル分離領域は、上記ウェルより深く形成され上記埋め込
み領域内部で終端していることを特徴とするものであ
る。
【００１３】第２の発明に係る半導体装置の製造方法に
おいては、第１導電型の半導体基板上に、第１の絶縁膜
および第２の絶縁膜を順次成膜して積層膜を形成し、該
積層膜をパターニングしこれをマスクとして上記半導体
基板を異方的にエッチングして第１のトレンチを形成す
る工程と、上記第１のトレンチ内壁を覆うように上記半
導体基板の全面に、上記第１の絶縁膜と同材料の第１の
保護膜、および上記第２の絶縁膜と同材料の第２の保護
膜を順次形成し、その上の全面に絶縁膜を形成して上記
第１のトレンチ内を埋め込んだ後全面エッチバックして
上記第１のトレンチ内に上記絶縁膜からなるプラグを形
成する工程と、レジストマスクを用いて上記第１のトレ
ンチの中から選択された所望のトレンチ内のプラグを除
去した後、当該トレンチ内の上記第２および第１の保護
膜を除去し、更に当該トレンチ下方の半導体基板を異方
的にエッチングして深いトレンチを形成する工程と、上
記深いトレンチを覆うレジストマスクを用いて上記第１
のトレンチ内に残留する上記プラグを除去し、さらに上
記第２の絶縁膜および第２の保護膜を除去する工程と、
次いで、上記半導体基板の全面に上記第１の絶縁膜と同
材料の絶縁膜を形成して上記深いトレンチおよびその他
の上記第１のトレンチを埋め込み、トレンチ型ウェル分
離領域およびトレンチ型素子分離領域を形成する工程
と、上記半導体基板の所定領域に選択的にイオン注入し
て、第２導電型の埋め込み領域を、該埋め込み領域内部
で上記トレンチ型ウェル分離領域が終端するように所定
の深さで形成する工程と、イオン注入により上記半導体
基板に上記トレンチ型ウェル分離領域によって分離され
る第１導電型のウェルを形成する工程とを備えたことを
特徴とするものである。
おいては、第１導電型の半導体基板上に、第１の絶縁膜
および第２の絶縁膜を順次成膜して積層膜を形成し、該
積層膜をパターニングしこれをマスクとして上記半導体
基板を異方的にエッチングして第１のトレンチを形成す
る工程と、上記第１のトレンチ内壁を覆うように上記半
導体基板の全面に、上記第１の絶縁膜と同材料の第１の
保護膜、および上記第２の絶縁膜と同材料の第２の保護
膜を順次形成し、その上の全面に絶縁膜を形成して上記
第１のトレンチ内を埋め込んだ後全面エッチバックして
上記第１のトレンチ内に上記絶縁膜からなるプラグを形
成する工程と、レジストマスクを用いて上記第１のトレ
ンチの中から選択された所望のトレンチ内のプラグを除
去した後、当該トレンチ内の上記第２および第１の保護
膜を除去し、更に当該トレンチ下方の半導体基板を異方
的にエッチングして深いトレンチを形成する工程と、上
記深いトレンチを覆うレジストマスクを用いて上記第１
のトレンチ内に残留する上記プラグを除去し、さらに上
記第２の絶縁膜および第２の保護膜を除去する工程と、
次いで、上記半導体基板の全面に上記第１の絶縁膜と同
材料の絶縁膜を形成して上記深いトレンチおよびその他
の上記第１のトレンチを埋め込み、トレンチ型ウェル分
離領域およびトレンチ型素子分離領域を形成する工程
と、上記半導体基板の所定領域に選択的にイオン注入し
て、第２導電型の埋め込み領域を、該埋め込み領域内部
で上記トレンチ型ウェル分離領域が終端するように所定
の深さで形成する工程と、イオン注入により上記半導体
基板に上記トレンチ型ウェル分離領域によって分離され
る第１導電型のウェルを形成する工程とを備えたことを
特徴とするものである。
【００１４】第３の発明に係る半導体装置の製造方法に
おいては、第１導電型の半導体基板上に、第１の絶縁膜
および第２の絶縁膜を順次成膜して積層膜を形成し、該
積層膜をパターニングしこれをマスクとして上記半導体
基板を異方的にエッチングして第１のトレンチを形成す
る工程と、上記第１のトレンチ内壁を覆うように上記半
導体基板の全面に、上記第１の絶縁膜と同材料の第１の
保護膜、および上記第２の絶縁膜と同材料の第２の保護
膜を順次形成し、その上の全面に絶縁膜を形成して上記
第１のトレンチ内を埋め込んだ後全面エッチバックして
上記第１のトレンチ内に上記絶縁膜からなるプラグを形
成する工程と、レジストマスクを用いて上記第１のトレ
ンチの中から選択された所望のトレンチ内のプラグを除
去した後、当該トレンチ内の上記第２および第１の保護
膜を除去し、更に当該トレンチ下方の半導体基板を異方
的にエッチングして深いトレンチを形成する工程と、上
記半導体基板上の全面に絶縁膜を形成した後異方的にエ
ッチングして該絶縁膜を上記深いトレンチ内の側面にの
み残存させ、更に上記深いトレンチ内に導体膜を埋め込
み形成して、該深いトレンチ内に上記絶縁膜で周囲の覆
われた上記導体膜からなるトレンチ型ウェル分離領域を
形成する工程と、次いで上記第１のトレンチ内に残留す
る上記プラグを除去し、さらに上記第２の絶縁膜および
第２の保護膜を除去する工程と、次いで、上記半導体基
板の全面に上記第１の絶縁膜と同材料の絶縁膜を形成し
て上記第１のトレンチを埋め込み、トレンチ型素子分離
領域を形成する工程と、上記半導体基板の所定領域に選
択的にイオン注入して、第２導電型の埋め込み領域を、
該埋め込み領域内部で上記トレンチ型ウェル分離領域が
終端するように所定の深さで形成し、上記導体膜を上記
埋め込み領域と電気的に接続する工程と、イオン注入に
より上記半導体基板に上記トレンチ型ウェル分離領域に
よって分離される第１導電型のウェルを形成する工程と
備えたことを特徴とするものである。
おいては、第１導電型の半導体基板上に、第１の絶縁膜
および第２の絶縁膜を順次成膜して積層膜を形成し、該
積層膜をパターニングしこれをマスクとして上記半導体
基板を異方的にエッチングして第１のトレンチを形成す
る工程と、上記第１のトレンチ内壁を覆うように上記半
導体基板の全面に、上記第１の絶縁膜と同材料の第１の
保護膜、および上記第２の絶縁膜と同材料の第２の保護
膜を順次形成し、その上の全面に絶縁膜を形成して上記
第１のトレンチ内を埋め込んだ後全面エッチバックして
上記第１のトレンチ内に上記絶縁膜からなるプラグを形
成する工程と、レジストマスクを用いて上記第１のトレ
ンチの中から選択された所望のトレンチ内のプラグを除
去した後、当該トレンチ内の上記第２および第１の保護
膜を除去し、更に当該トレンチ下方の半導体基板を異方
的にエッチングして深いトレンチを形成する工程と、上
記半導体基板上の全面に絶縁膜を形成した後異方的にエ
ッチングして該絶縁膜を上記深いトレンチ内の側面にの
み残存させ、更に上記深いトレンチ内に導体膜を埋め込
み形成して、該深いトレンチ内に上記絶縁膜で周囲の覆
われた上記導体膜からなるトレンチ型ウェル分離領域を
形成する工程と、次いで上記第１のトレンチ内に残留す
る上記プラグを除去し、さらに上記第２の絶縁膜および
第２の保護膜を除去する工程と、次いで、上記半導体基
板の全面に上記第１の絶縁膜と同材料の絶縁膜を形成し
て上記第１のトレンチを埋め込み、トレンチ型素子分離
領域を形成する工程と、上記半導体基板の所定領域に選
択的にイオン注入して、第２導電型の埋め込み領域を、
該埋め込み領域内部で上記トレンチ型ウェル分離領域が
終端するように所定の深さで形成し、上記導体膜を上記
埋め込み領域と電気的に接続する工程と、イオン注入に
より上記半導体基板に上記トレンチ型ウェル分離領域に
よって分離される第１導電型のウェルを形成する工程と
備えたことを特徴とするものである。
【００１５】
【作用】第１の発明の半導体装置においては、２つの第
１導電型ウェルにおいて少なくとも一方の第１導電型の
ウェルの底面全体に第２導電型埋込み領域が形成されて
いるので、この第１の導電型ウェルの底面と第２導電型
埋込み領域とはＰＮ接合にて電気的に分離され、さらに
隣接した第１導電型ウェル間には、これらの第１導電型
ウェルを貫通し第２導電型埋込み領域にまで達するトレ
ンチ型ウェル分離領域により、電気的に分離されること
になり、従って隣接した第１導電型ウェルは互いに電気
的に分離されることとなる。
１導電型ウェルにおいて少なくとも一方の第１導電型の
ウェルの底面全体に第２導電型埋込み領域が形成されて
いるので、この第１の導電型ウェルの底面と第２導電型
埋込み領域とはＰＮ接合にて電気的に分離され、さらに
隣接した第１導電型ウェル間には、これらの第１導電型
ウェルを貫通し第２導電型埋込み領域にまで達するトレ
ンチ型ウェル分離領域により、電気的に分離されること
になり、従って隣接した第１導電型ウェルは互いに電気
的に分離されることとなる。
【００１６】また、第２の発明の半導体装置の製造方法
においては、浅いトレンチ内に絶縁物を埋め込んでなる
トレンチ型素子分離領域と、深いトレンチ内に絶縁物を
埋め込んでなるトレンチ型ウェル分離領域とを形成でき
る。
においては、浅いトレンチ内に絶縁物を埋め込んでなる
トレンチ型素子分離領域と、深いトレンチ内に絶縁物を
埋め込んでなるトレンチ型ウェル分離領域とを形成でき
る。
【００１７】また、第３の発明の半導体装置において
は、浅いトレンチ内に絶縁物を埋め込んでなるトレンチ
型素子分離領域と、深いトレンチ内に絶縁物で周囲の覆
われた導体物を埋め込んでなるウェル分離領域とを形成
できる。
は、浅いトレンチ内に絶縁物を埋め込んでなるトレンチ
型素子分離領域と、深いトレンチ内に絶縁物で周囲の覆
われた導体物を埋め込んでなるウェル分離領域とを形成
できる。
【００１８】
【実施例】実施例１．
以下、本発明について一実施例であるトリプルウェル構
成を有する半導体装置を例にとり説明する。また、実施
例においては、第１導電型をＰ型とし、第２導電型をＮ
型として説明する。図１は本発明の一実施例の半導体装
置を示す一部断面図である。この図において、１はＰ型
の半導体基板で、図中下方の基板１裏面まで延在してい
る。２は半導体基板１に形成されたＮ型半導体からなる
厚さ約０．２μｍの埋込み領域であるシールド層、３は
このシールド層２上に形成された厚さ約１．０μｍのＰ
型孤立ウェル、５はこのＰ型孤立ウェル３と分離領域を
介して隣接して形成されたＰ型基板ウェルで、Ｐ型半導
体基板１とは導通状態にある。
成を有する半導体装置を例にとり説明する。また、実施
例においては、第１導電型をＰ型とし、第２導電型をＮ
型として説明する。図１は本発明の一実施例の半導体装
置を示す一部断面図である。この図において、１はＰ型
の半導体基板で、図中下方の基板１裏面まで延在してい
る。２は半導体基板１に形成されたＮ型半導体からなる
厚さ約０．２μｍの埋込み領域であるシールド層、３は
このシールド層２上に形成された厚さ約１．０μｍのＰ
型孤立ウェル、５はこのＰ型孤立ウェル３と分離領域を
介して隣接して形成されたＰ型基板ウェルで、Ｐ型半導
体基板１とは導通状態にある。
【００１９】６はＰ型孤立ウェル３の表面層に形成され
たＰ型の高濃度拡散領域で、Ｐ型孤立ウェル３を第１の
電位に固定するための後述する広域配線１７が接続され
る。８はＰ型基板ウェル５の表面層に形成された第２の
Ｐ型の高濃度拡散領域で、Ｐ型基板ウェル５を第３の電
位に固定するための後述する広域配線１７が接続され
る。９は半導体基板１の表面層に形成されたソース／ド
レインとなるソース／ドレイン拡散領域である。
たＰ型の高濃度拡散領域で、Ｐ型孤立ウェル３を第１の
電位に固定するための後述する広域配線１７が接続され
る。８はＰ型基板ウェル５の表面層に形成された第２の
Ｐ型の高濃度拡散領域で、Ｐ型基板ウェル５を第３の電
位に固定するための後述する広域配線１７が接続され
る。９は半導体基板１の表面層に形成されたソース／ド
レインとなるソース／ドレイン拡散領域である。
【００２０】１０ａは幅約０．２μｍ、深さ約０．４μ
ｍの浅いトレンチ内に第１の絶縁物であるＳｉＯ２絶縁
体が埋め込まれ、素子分離を行うためのトレンチ型素子
分離領域である浅いトレンチ型分離領域で、Ｐ型孤立ウ
ェル３及びＰ型基板ウェル５の厚さ未満の深さを有する
とともに、高濃度拡散領域６、８及びソース／ドレイン
拡散領域９間に介在して形成されている。１０ｂは幅約
０．２μｍ、深さ約０．４μｍの深いトレンチ内に第１
の絶縁物であるＳｉＯ２絶縁体が埋め込まれたトレンチ
型ウェル分離領域である深いトレンチ型分離領域で、上
記Ｐ型孤立ウェル３の厚み以上の深さで上記シールド層
２に達し、上記Ｐ型孤立ウェル３とＰ型基板ウェル５の
分離領域に形成される。
ｍの浅いトレンチ内に第１の絶縁物であるＳｉＯ２絶縁
体が埋め込まれ、素子分離を行うためのトレンチ型素子
分離領域である浅いトレンチ型分離領域で、Ｐ型孤立ウ
ェル３及びＰ型基板ウェル５の厚さ未満の深さを有する
とともに、高濃度拡散領域６、８及びソース／ドレイン
拡散領域９間に介在して形成されている。１０ｂは幅約
０．２μｍ、深さ約０．４μｍの深いトレンチ内に第１
の絶縁物であるＳｉＯ２絶縁体が埋め込まれたトレンチ
型ウェル分離領域である深いトレンチ型分離領域で、上
記Ｐ型孤立ウェル３の厚み以上の深さで上記シールド層
２に達し、上記Ｐ型孤立ウェル３とＰ型基板ウェル５の
分離領域に形成される。
【００２１】１１はソース／ドレイン拡散領域９上に形
成された厚さ約１０ｎｍのゲート絶縁膜、１２はこのゲ
ート絶縁膜１１上に形成されたゲート電極、１３はソー
ス／ドレイン拡散領域９とＳｉＯ２絶縁膜１４の内部配
線孔１５ａを介して電気的に接続された内部配線、１６
はＳｉＯ２絶縁膜１４の内部配線孔１５ｂを介してソー
ス／ドレイン拡散領域９と電気的に接続されたメモリ・
キャパシタで、下部電極１６ａと、誘電体１６ｂと上部
電極１６ｃとから構成される。１７は上記ソース／ドレ
イン拡散領域９又は高濃度拡散領域６、７、８と、Ｓｉ
Ｏ２絶縁膜１４の広域配線接続孔１８を介して電気的に
接続された広域配線である。
成された厚さ約１０ｎｍのゲート絶縁膜、１２はこのゲ
ート絶縁膜１１上に形成されたゲート電極、１３はソー
ス／ドレイン拡散領域９とＳｉＯ２絶縁膜１４の内部配
線孔１５ａを介して電気的に接続された内部配線、１６
はＳｉＯ２絶縁膜１４の内部配線孔１５ｂを介してソー
ス／ドレイン拡散領域９と電気的に接続されたメモリ・
キャパシタで、下部電極１６ａと、誘電体１６ｂと上部
電極１６ｃとから構成される。１７は上記ソース／ドレ
イン拡散領域９又は高濃度拡散領域６、７、８と、Ｓｉ
Ｏ２絶縁膜１４の広域配線接続孔１８を介して電気的に
接続された広域配線である。
【００２２】上記のように構成されたＮ型半導体シール
ド層２は、Ｐ型孤立ウェル３の底面をＰ型基板ウェル５
に電気的につながったＰ型基板１より電気的に分離する
とともに、Ｐ型孤立ウェル３の厚さ以上の深さを有し、
Ｎ型半導体のシールド層２に達する深いトレンチ型分離
領域１０ｂは、Ｐ型孤立ウェル３の側面をＰ型基板ウェ
ル５から電気的に分離する機能を有する。従って、Ｐ型
孤立ウェル３はＰ型基板ウェル５から電気的に分離され
ることとなり、Ｐ型孤立ウェル３とＰ型基板ウェル５、
それぞれに形成されるＮ型半導体素子の特性を最適化す
るために、Ｐ型孤立ウェル３及びＰ型基板ウェル５の電
位は異なる値に設定することができる。
ド層２は、Ｐ型孤立ウェル３の底面をＰ型基板ウェル５
に電気的につながったＰ型基板１より電気的に分離する
とともに、Ｐ型孤立ウェル３の厚さ以上の深さを有し、
Ｎ型半導体のシールド層２に達する深いトレンチ型分離
領域１０ｂは、Ｐ型孤立ウェル３の側面をＰ型基板ウェ
ル５から電気的に分離する機能を有する。従って、Ｐ型
孤立ウェル３はＰ型基板ウェル５から電気的に分離され
ることとなり、Ｐ型孤立ウェル３とＰ型基板ウェル５、
それぞれに形成されるＮ型半導体素子の特性を最適化す
るために、Ｐ型孤立ウェル３及びＰ型基板ウェル５の電
位は異なる値に設定することができる。
【００２３】また、上記説明したようなウェル分離方法
においては、Ｎ型半導体のシールド層２は半導体基板１
表面に形成される素子の下方に形成されるので、半導体
基板１表面の面積を占有しないため、高集積化を進める
にあたり何ら障害とならない。また、側面における分離
をＮ型半導体シールド層２まで達する深いトレンチ型分
離領域１０ｂでおこなうことによって、従来の幅１μｍ
のＮ型ウェル４に対して、幅０．２μｍしか必要としな
いので半導体基板１表面の面積の占有は著しく小さくな
るため、高集積化を進める上で有利である。
においては、Ｎ型半導体のシールド層２は半導体基板１
表面に形成される素子の下方に形成されるので、半導体
基板１表面の面積を占有しないため、高集積化を進める
にあたり何ら障害とならない。また、側面における分離
をＮ型半導体シールド層２まで達する深いトレンチ型分
離領域１０ｂでおこなうことによって、従来の幅１μｍ
のＮ型ウェル４に対して、幅０．２μｍしか必要としな
いので半導体基板１表面の面積の占有は著しく小さくな
るため、高集積化を進める上で有利である。
【００２４】さらに、上記のように構成された半導体装
置においては、同一ウェル内に図示されていないが多数
の素子が形成されており、これらの素子間つまり隣接し
たソース／ドレイン拡散領域９相互間に、幅０．２μ
ｍ、深さ０．４μｍの浅いトレンチ型分離領域１０ａを
形成することによって、隣接したソース／ドレイン拡散
領域９相互間の半導体基板１中での距離を大きくとるこ
とと同様の機能が得られる。つまり、ソース／ドレイン
拡散領域９相互間の分離耐圧を向上させる。
置においては、同一ウェル内に図示されていないが多数
の素子が形成されており、これらの素子間つまり隣接し
たソース／ドレイン拡散領域９相互間に、幅０．２μ
ｍ、深さ０．４μｍの浅いトレンチ型分離領域１０ａを
形成することによって、隣接したソース／ドレイン拡散
領域９相互間の半導体基板１中での距離を大きくとるこ
とと同様の機能が得られる。つまり、ソース／ドレイン
拡散領域９相互間の分離耐圧を向上させる。
【００２５】さらにウェルの電位を固定するための高濃
度拡散領域６、７、８とソース／ドレイン拡散領域９間
に上記トレンチを形成することにより、高濃度領域６、
７、８とソース／ドレイン拡散領域９間の距離を大きく
とることと同様の機能が得られる。つまり、ＰＮ接合の
逆方向の絶縁特性が維持される最大印加電圧である接合
耐圧が増大する。
度拡散領域６、７、８とソース／ドレイン拡散領域９間
に上記トレンチを形成することにより、高濃度領域６、
７、８とソース／ドレイン拡散領域９間の距離を大きく
とることと同様の機能が得られる。つまり、ＰＮ接合の
逆方向の絶縁特性が維持される最大印加電圧である接合
耐圧が増大する。
【００２６】従って、素子間に浅いトレンチ型分離領域
１０ａを形成することにより、素子を近接して形成する
ことが可能となり、さらに高集積化を進めることが可能
となる。
１０ａを形成することにより、素子を近接して形成する
ことが可能となり、さらに高集積化を進めることが可能
となる。
【００２７】また、この実施例において、第一導電型で
あるＰ型をＮ型に、第２導電型であるＮ型をＰ型として
も、上記説明した効果が得られることは、言うまでもな
い。
あるＰ型をＮ型に、第２導電型であるＮ型をＰ型として
も、上記説明した効果が得られることは、言うまでもな
い。
【００２８】次に、上記説明した半導体装置の製造方法
について、図２〜図２１に基づいて説明する。図２〜図
２１は、この実施例の半導体装置の工程を順次示したも
のである。まず、図２（ａ）に示されるように、Ｐ型半
導体基板１上に膜厚約２００ｎｍの第１の絶縁物である
ＳｉＯ２からなる第１の絶縁膜２０と、膜厚約２００ｎ
ｍの第２の絶縁物であるＳｉ３Ｎ４からなる第２の絶縁
膜２１とを、順次成膜する。次に、図２（ｂ）に示され
るように、Ｐ型半導体基板１上に写真製版法により、ト
レンチが形成される部分が開口部となるレジストパター
ン２２を形成した後、このレジスト２２をマスクとし
て、第１の絶縁膜２０及び第２の絶縁膜２１を異方的に
エッチングする。次に、レジスト２２を除去すると、図
２（ｃ）に示されるようになる。
について、図２〜図２１に基づいて説明する。図２〜図
２１は、この実施例の半導体装置の工程を順次示したも
のである。まず、図２（ａ）に示されるように、Ｐ型半
導体基板１上に膜厚約２００ｎｍの第１の絶縁物である
ＳｉＯ２からなる第１の絶縁膜２０と、膜厚約２００ｎ
ｍの第２の絶縁物であるＳｉ３Ｎ４からなる第２の絶縁
膜２１とを、順次成膜する。次に、図２（ｂ）に示され
るように、Ｐ型半導体基板１上に写真製版法により、ト
レンチが形成される部分が開口部となるレジストパター
ン２２を形成した後、このレジスト２２をマスクとし
て、第１の絶縁膜２０及び第２の絶縁膜２１を異方的に
エッチングする。次に、レジスト２２を除去すると、図
２（ｃ）に示されるようになる。
【００２９】次に、図３（ａ）に示されるようにエッチ
ングされた第２の絶縁膜２１をマスクとして半導体基板
１を異方的にエッチングし、浅いトレンチ型分離領域１
０ａの深さ約０．４μｍに相当する第１のトレンチ１０
ｃを形成する。次に、図３（ｂ）に示されるように、こ
の第１のトレンチ１０ｃ内のＰ型半導体基板１表面に膜
厚約１０ｎｍの第１の絶縁物であるＳｉＯ２からなる第
１の保護膜２３を熱酸化により形成し、この第１の保護
膜２３上及び半導体基板１全面に膜厚約２０ｎｍの第２
の絶縁物であるＳｉ３Ｎ４からなる第２の保護膜２４を
ＣＶＤ法により形成する。ここで、第２の絶縁膜２１と
この上に形成された第２の保護膜２４は、Ｓｉ３Ｎ４と
同じ成分であるので、第２の絶縁膜２１に含めて以下説
明する。また第１の保護膜２３は、半導体基板１の表面
に応力を及ぼす第２の保護膜２４からトレンチ１０ｃ内
の半導体基板１の表面を保護するためのものである。
ングされた第２の絶縁膜２１をマスクとして半導体基板
１を異方的にエッチングし、浅いトレンチ型分離領域１
０ａの深さ約０．４μｍに相当する第１のトレンチ１０
ｃを形成する。次に、図３（ｂ）に示されるように、こ
の第１のトレンチ１０ｃ内のＰ型半導体基板１表面に膜
厚約１０ｎｍの第１の絶縁物であるＳｉＯ２からなる第
１の保護膜２３を熱酸化により形成し、この第１の保護
膜２３上及び半導体基板１全面に膜厚約２０ｎｍの第２
の絶縁物であるＳｉ３Ｎ４からなる第２の保護膜２４を
ＣＶＤ法により形成する。ここで、第２の絶縁膜２１と
この上に形成された第２の保護膜２４は、Ｓｉ３Ｎ４と
同じ成分であるので、第２の絶縁膜２１に含めて以下説
明する。また第１の保護膜２３は、半導体基板１の表面
に応力を及ぼす第２の保護膜２４からトレンチ１０ｃ内
の半導体基板１の表面を保護するためのものである。
【００３０】次に、上記半導体基板１全面上に、第１の
絶縁物であるＳｉＯ２絶縁物をガラスコート法等により
塗布し、第１のトレンチ１０ｃ内を埋めた後、エッチバ
ック法により第２の絶縁膜２１上に形成されたＳｉＯ２
絶縁膜を完全に除去することにより、図４（ａ）に示さ
れるように第１のトレンチ１０ｃ内にＳｉＯ２絶縁物か
らなるプラグ２５が形成されたこととなる。次に、図４
（ｂ）に示されるように、深いトレンチ型分離領域１０
ｂが形成されることとなる第１のトレンチ１０ｃの部分
が開口部となるレジストパターン２６を、写真製版法に
より形成し、ＳｉＯ２絶縁膜を選択的にエッチングする
ＨＦ化学処理を行うことにより、レジストで覆われてい
ないトレンチ１０ｃ内のプラグ２５は除去される。次に
レジスト２６を除去した後、上記プラグ２５が除去され
た第１のトレンチ１０ｃの底側面に形成された第２の保
護膜２４を異方的にエッチング除去し、次に、第２の絶
縁膜２１をマスクとしてＳｉＯ２絶縁膜からなる第１の
保護膜２３を異方的にエッチングし、続いてこのトレン
チ１０ｃ下方の半導体基板１を異方的にエッチングし、
図５（ａ）に示されるような深いトレンチ１０ｄが形成
される。（これ以降、エッチングされなかった第１のト
レンチ１０ｃを浅いトレンチ１０ｅと呼ぶ）。
絶縁物であるＳｉＯ２絶縁物をガラスコート法等により
塗布し、第１のトレンチ１０ｃ内を埋めた後、エッチバ
ック法により第２の絶縁膜２１上に形成されたＳｉＯ２
絶縁膜を完全に除去することにより、図４（ａ）に示さ
れるように第１のトレンチ１０ｃ内にＳｉＯ２絶縁物か
らなるプラグ２５が形成されたこととなる。次に、図４
（ｂ）に示されるように、深いトレンチ型分離領域１０
ｂが形成されることとなる第１のトレンチ１０ｃの部分
が開口部となるレジストパターン２６を、写真製版法に
より形成し、ＳｉＯ２絶縁膜を選択的にエッチングする
ＨＦ化学処理を行うことにより、レジストで覆われてい
ないトレンチ１０ｃ内のプラグ２５は除去される。次に
レジスト２６を除去した後、上記プラグ２５が除去され
た第１のトレンチ１０ｃの底側面に形成された第２の保
護膜２４を異方的にエッチング除去し、次に、第２の絶
縁膜２１をマスクとしてＳｉＯ２絶縁膜からなる第１の
保護膜２３を異方的にエッチングし、続いてこのトレン
チ１０ｃ下方の半導体基板１を異方的にエッチングし、
図５（ａ）に示されるような深いトレンチ１０ｄが形成
される。（これ以降、エッチングされなかった第１のト
レンチ１０ｃを浅いトレンチ１０ｅと呼ぶ）。
【００３１】次に、図５（ｂ）に示されるように上記形
成された深いトレンチ１０ｂ部分が覆われるように写真
製版法によってレジストパターン２７を形成し、ＨＦ化
学処理によって浅いトレンチ１０ｅ内のプラグ２５を除
去する。次に、図６（ａ）に示されるように、上記レジ
スト２７を除去した後、第２の絶縁膜２１及び第２の保
護膜２４を構成するＳｉ３Ｎ４絶縁膜を選択的にエッチ
ングするＨ３ＰＯ４化学処理を行い、第２の絶縁膜２１
とトレンチ内の第２の保護膜２４を完全に除去する。次
に、この半導体基板１上全面に第１の絶縁物であるＳｉ
Ｏ２からなる絶縁膜２８をＣＶＤ法によって堆積させ、
図６（ｂ）に示されるように、浅いトレンチ１０ｅ及び
深いトレンチ１０ｄ内にＳｉＯ２からなる絶縁膜２８を
埋め込み、浅いトレンチ型分離領域１０ａと深いトレン
チ型分離領域１０ｂは完成する。ここで、第１の保護膜
２３と第１の絶縁膜２０と絶縁膜２８とは、同じ成分で
あるので、以下絶縁膜２８に含めて説明する。
成された深いトレンチ１０ｂ部分が覆われるように写真
製版法によってレジストパターン２７を形成し、ＨＦ化
学処理によって浅いトレンチ１０ｅ内のプラグ２５を除
去する。次に、図６（ａ）に示されるように、上記レジ
スト２７を除去した後、第２の絶縁膜２１及び第２の保
護膜２４を構成するＳｉ３Ｎ４絶縁膜を選択的にエッチ
ングするＨ３ＰＯ４化学処理を行い、第２の絶縁膜２１
とトレンチ内の第２の保護膜２４を完全に除去する。次
に、この半導体基板１上全面に第１の絶縁物であるＳｉ
Ｏ２からなる絶縁膜２８をＣＶＤ法によって堆積させ、
図６（ｂ）に示されるように、浅いトレンチ１０ｅ及び
深いトレンチ１０ｄ内にＳｉＯ２からなる絶縁膜２８を
埋め込み、浅いトレンチ型分離領域１０ａと深いトレン
チ型分離領域１０ｂは完成する。ここで、第１の保護膜
２３と第１の絶縁膜２０と絶縁膜２８とは、同じ成分で
あるので、以下絶縁膜２８に含めて説明する。
【００３２】次に、図７に示されるように、半導体基板
１上にＮ型半導体のシールド層２を形成するためのレジ
ストパターン２９を形成し、このレジストパターン２９
をマスクとして、高エネルギーイオン注入法によって、
約１ＭｅＶのエネルギーでリンイオンを注入し、Ｎ型の
シールド層２を深いトレンチ１０ｄの深さに形成する。
次に図８に示されるように、上記レジストパターン２９
を除去した後、写真製版法によって活性領域を形成する
ためのレジストパターン３０を形成しこのレジストパタ
ーン３０をマスクとして、絶縁膜２８をエッチングし、
半導体素子を形成するための活性領域３１が得られる。
次に、図９に示されるように、レジストパターン３０を
除去後、活性領域３１上に約２０ｎｍのＳｉＯ２絶縁膜
からなる第３の保護膜３２を形成する。次に、写真製版
法によってＰ型ウェルを形成するためのレジストパター
ン（図示せず）を形成する。このとき第３の保護膜３２
は半導体に悪影響を与えるレジストより活性領域３１を
保護する。このレジストパターンをマスクとして、高エ
ネルギー注入法によって、例えば４００ＫｅＶ程度のエ
ネルギーで１０１３／ｃｍ２程度のボロンイオンを注入
することにより図１０に示されるようなＰ型孤立ウェル
３とＰ型基板ウェル５が形成される。次に高エネルギー
注入法によって、例えば５０ＫｅＶ程度のエネルギーで
１０１２／ｃｍ２程度のボロンイオンを注入し、孤立ウ
ェル３と基板ウェル５の活性領域３１にチャネルドープ
を行う。
１上にＮ型半導体のシールド層２を形成するためのレジ
ストパターン２９を形成し、このレジストパターン２９
をマスクとして、高エネルギーイオン注入法によって、
約１ＭｅＶのエネルギーでリンイオンを注入し、Ｎ型の
シールド層２を深いトレンチ１０ｄの深さに形成する。
次に図８に示されるように、上記レジストパターン２９
を除去した後、写真製版法によって活性領域を形成する
ためのレジストパターン３０を形成しこのレジストパタ
ーン３０をマスクとして、絶縁膜２８をエッチングし、
半導体素子を形成するための活性領域３１が得られる。
次に、図９に示されるように、レジストパターン３０を
除去後、活性領域３１上に約２０ｎｍのＳｉＯ２絶縁膜
からなる第３の保護膜３２を形成する。次に、写真製版
法によってＰ型ウェルを形成するためのレジストパター
ン（図示せず）を形成する。このとき第３の保護膜３２
は半導体に悪影響を与えるレジストより活性領域３１を
保護する。このレジストパターンをマスクとして、高エ
ネルギー注入法によって、例えば４００ＫｅＶ程度のエ
ネルギーで１０１３／ｃｍ２程度のボロンイオンを注入
することにより図１０に示されるようなＰ型孤立ウェル
３とＰ型基板ウェル５が形成される。次に高エネルギー
注入法によって、例えば５０ＫｅＶ程度のエネルギーで
１０１２／ｃｍ２程度のボロンイオンを注入し、孤立ウ
ェル３と基板ウェル５の活性領域３１にチャネルドープ
を行う。
【００３３】次に、上記半導体基板１よりレジストを除
去し、図１１に示されるように改めて写真製版法により
基板ウェル５上が開口部となるようなレジストパターン
３４を形成した後、このレジストパターン３４をマスク
として５０ＫｅＶ程度のエネルギーで１０１２／ｃｍ２
程度ボロンイオンを追加注入し、基板ウェル５の活性領
域３１にチャネルドープを行う。次に図１２に示される
ように、上記半導体基板１よりレジスト３４を除去後Ｓ
ｉＯ２絶縁膜からなる第３の保護膜３２を除去し、活性
領域３１上に約１０ｎｍのＳｉＯ２絶縁膜からなるゲー
ト絶縁膜１１を形成し、ＳｉＯ２絶縁膜２８とゲート絶
縁膜１１上に約１００ｎｍの導体膜３５、この導体膜３
５上に約１００ｎｍのＳｉＯ２絶縁膜３６を順次堆積す
る。
去し、図１１に示されるように改めて写真製版法により
基板ウェル５上が開口部となるようなレジストパターン
３４を形成した後、このレジストパターン３４をマスク
として５０ＫｅＶ程度のエネルギーで１０１２／ｃｍ２
程度ボロンイオンを追加注入し、基板ウェル５の活性領
域３１にチャネルドープを行う。次に図１２に示される
ように、上記半導体基板１よりレジスト３４を除去後Ｓ
ｉＯ２絶縁膜からなる第３の保護膜３２を除去し、活性
領域３１上に約１０ｎｍのＳｉＯ２絶縁膜からなるゲー
ト絶縁膜１１を形成し、ＳｉＯ２絶縁膜２８とゲート絶
縁膜１１上に約１００ｎｍの導体膜３５、この導体膜３
５上に約１００ｎｍのＳｉＯ２絶縁膜３６を順次堆積す
る。
【００３４】次に図１３に示されるように上記基板上に
写真製版法によりゲート電極となるレジストパターンを
形成し、このレジストパターンをマスクとしてＳｉＯ２
絶縁膜３６を異方的にエッチングした後、上記レジスト
パターンを除去し、この異方的にエッチングしたＳｉＯ
２絶縁膜３６をマスクとして導体膜３５を異方的にエッ
チングしてゲート電極１２を形成する。
写真製版法によりゲート電極となるレジストパターンを
形成し、このレジストパターンをマスクとしてＳｉＯ２
絶縁膜３６を異方的にエッチングした後、上記レジスト
パターンを除去し、この異方的にエッチングしたＳｉＯ
２絶縁膜３６をマスクとして導体膜３５を異方的にエッ
チングしてゲート電極１２を形成する。
【００３５】次に、図１４に示されるように、上記基板
１上にＮ型拡散領域を形成するためのレジストパターン
３７を形成し、レジストパターン３７をマスクとして、
約３０ＫｅＶのエネルギーで約１０１５／ｃｍ２のリン
イオン、または約５０ＫｅＶのエネルギーで約１０１５
／ｃｍ２のヒ素イオンを注入してＮ型の拡散領域である
ソース／ドレイン拡散領域９を形成する。次に、図１５
に示されるように、上記基板上のレジストパターン３７
を除去した後、写真製版法によってＰ型拡散領域を形成
するためのレジストパターン３８を形成し、このレジス
トパターン３８をマスクとして、約２０ＫｅＶのエネル
ギーで１０１５／ｃｍ２のＢＦ２イオン、または１０Ｋ
ｅＶ以下のエネルギーで約１０１５／ｃｍ２のＰ型拡散
領域である高濃度領域６、８を形成する。その後、レジ
ストパターン３８を除去し、図１６に示すように基板全
面に約１００ｎｍのＳｉＯ２からなる絶縁膜３９を堆積
させる。
１上にＮ型拡散領域を形成するためのレジストパターン
３７を形成し、レジストパターン３７をマスクとして、
約３０ＫｅＶのエネルギーで約１０１５／ｃｍ２のリン
イオン、または約５０ＫｅＶのエネルギーで約１０１５
／ｃｍ２のヒ素イオンを注入してＮ型の拡散領域である
ソース／ドレイン拡散領域９を形成する。次に、図１５
に示されるように、上記基板上のレジストパターン３７
を除去した後、写真製版法によってＰ型拡散領域を形成
するためのレジストパターン３８を形成し、このレジス
トパターン３８をマスクとして、約２０ＫｅＶのエネル
ギーで１０１５／ｃｍ２のＢＦ２イオン、または１０Ｋ
ｅＶ以下のエネルギーで約１０１５／ｃｍ２のＰ型拡散
領域である高濃度領域６、８を形成する。その後、レジ
ストパターン３８を除去し、図１６に示すように基板全
面に約１００ｎｍのＳｉＯ２からなる絶縁膜３９を堆積
させる。
【００３６】次に、写真製版法にて、内部配線接続孔１
５ａを形成するためのレジストパターンを形成し、この
レジストパターンをマスクとして、ＳｉＯ２絶縁膜３９
を異方的にエッチングし、内部配線接続孔１５ａを形成
した後、レジストパターンを除去する。その後、図１７
に示されるように基板１全面に約１００ｎｍの導電膜４
０を堆積し、写真製版法によって、内部配線１３を形成
するためのレジストパターンを形成し、このレジストパ
ターンをマスクとし、導電膜４０を異方的にエッチング
して、内部配線１３を形成した後、レジストを除去し、
図１８に示されるように基板１全面にＳｉＯ２絶縁膜４
１を堆積し、レジストエッチバック法等により平坦化を
行う。
５ａを形成するためのレジストパターンを形成し、この
レジストパターンをマスクとして、ＳｉＯ２絶縁膜３９
を異方的にエッチングし、内部配線接続孔１５ａを形成
した後、レジストパターンを除去する。その後、図１７
に示されるように基板１全面に約１００ｎｍの導電膜４
０を堆積し、写真製版法によって、内部配線１３を形成
するためのレジストパターンを形成し、このレジストパ
ターンをマスクとし、導電膜４０を異方的にエッチング
して、内部配線１３を形成した後、レジストを除去し、
図１８に示されるように基板１全面にＳｉＯ２絶縁膜４
１を堆積し、レジストエッチバック法等により平坦化を
行う。
【００３７】次に、図１９に示されるように、内部配線
接続孔１５ｂを形成するためのレジストパターンを形成
し、このレジストパターンをマスクとして上記ＳｉＯ２
絶縁膜４１を異方的にエッチングして内部配線孔１５ｂ
を形成し、レジストを除去した後、基板全面に約１００
ｎｍの導電膜４２を堆積する。その後、写真製版法にて
メモリキャパシタ１６の下部電極１６ａを形成するため
のレジストパターンを形成し、このレジストパターンを
マスクとして、導電膜４２を異方的にエッチングして、
下部電極１６ａを形成した後、レジストを除去し、図２
０に示されるようにこの下部電極１６ａ上面及び側面に
誘電体膜１６ｂを形成し、基板全面に上部電極１６ｃと
なる導体膜４３を堆積する。
接続孔１５ｂを形成するためのレジストパターンを形成
し、このレジストパターンをマスクとして上記ＳｉＯ２
絶縁膜４１を異方的にエッチングして内部配線孔１５ｂ
を形成し、レジストを除去した後、基板全面に約１００
ｎｍの導電膜４２を堆積する。その後、写真製版法にて
メモリキャパシタ１６の下部電極１６ａを形成するため
のレジストパターンを形成し、このレジストパターンを
マスクとして、導電膜４２を異方的にエッチングして、
下部電極１６ａを形成した後、レジストを除去し、図２
０に示されるようにこの下部電極１６ａ上面及び側面に
誘電体膜１６ｂを形成し、基板全面に上部電極１６ｃと
なる導体膜４３を堆積する。
【００３８】次に、上記基板上に写真製版法にて、上部
電極１６ｃを形成するためのレジストパターンを形成
し、このレジストパターンをマスクとして、導体膜４３
をエッチングしてメモリキャパシタの上部電極１６ｃを
形成した後、レジストを除去し、基板全面にＳｉＯ２絶
縁膜４４を形成し平坦化を行う。その後、写真製版法に
て広域配線接続孔１８を形成するためのレジストパター
ンを形成し、このレジストパターンをマスクとして、Ｓ
ｉＯ２絶縁膜４４を異方的にエッチングし広域配線接続
孔１８を形成し、レジスト除去後、基板全面に金属膜を
蒸着し、写真製版法によって広域配線１７を形成するた
めのレジストパターンを形成後、レジストをマスクとし
て金属膜を異方的にエッチングして広域配線１７を形成
し、レジストを除去することによって、図１の実施例で
ある半導体装置は形成されている。
電極１６ｃを形成するためのレジストパターンを形成
し、このレジストパターンをマスクとして、導体膜４３
をエッチングしてメモリキャパシタの上部電極１６ｃを
形成した後、レジストを除去し、基板全面にＳｉＯ２絶
縁膜４４を形成し平坦化を行う。その後、写真製版法に
て広域配線接続孔１８を形成するためのレジストパター
ンを形成し、このレジストパターンをマスクとして、Ｓ
ｉＯ２絶縁膜４４を異方的にエッチングし広域配線接続
孔１８を形成し、レジスト除去後、基板全面に金属膜を
蒸着し、写真製版法によって広域配線１７を形成するた
めのレジストパターンを形成後、レジストをマスクとし
て金属膜を異方的にエッチングして広域配線１７を形成
し、レジストを除去することによって、図１の実施例で
ある半導体装置は形成されている。
【００３９】上記説明した半導体装置の製造方法におい
ては、浅いトレンチ１０ｅを利用して、深いトレンチ１
０ｄが形成されるので、深いトレンチ１０ｄのエッチン
グが容易となる。
ては、浅いトレンチ１０ｅを利用して、深いトレンチ１
０ｄが形成されるので、深いトレンチ１０ｄのエッチン
グが容易となる。
【００４０】実施例２．
以下、本発明の他の実施例である半導体装置について説
明する。この半導体装置は、Ｎ型の半導体基板上に複数
のＰ型ウェルを有し、これらＰ型ウェルが互いに電気的
に分離されているツインウェル構成を有するものであ
る。図２２はこの実施例２である半導体装置の一部断面
図であって、この図において、３、６、９、１０ａ、１
０ｂ、〜１８は、実施例１と全く同一のものである。５
０はＮ型の半導体基板であり、図中下方の基板裏面まで
延在している。
明する。この半導体装置は、Ｎ型の半導体基板上に複数
のＰ型ウェルを有し、これらＰ型ウェルが互いに電気的
に分離されているツインウェル構成を有するものであ
る。図２２はこの実施例２である半導体装置の一部断面
図であって、この図において、３、６、９、１０ａ、１
０ｂ、〜１８は、実施例１と全く同一のものである。５
０はＮ型の半導体基板であり、図中下方の基板裏面まで
延在している。
【００４１】このように構成された半導体装置において
は、Ｐ型孤立ウェル３はその底面はＮ型半導体基板５０
と電気的に分離される。さらに、Ｐ型孤立ウェル３の厚
さ以上の深さを有し、Ｎ型半導体基板５０まで達するト
レンチ内に絶縁物の埋め込まれた深いトレンチ型分離領
域１０ｂが、隣接するＰ型孤立ウェル３相互間に形成さ
れており、この深いトレンチ型分離領域１０ｂはＮ型半
導体基板５０まで達しているためこれらのＰ型孤立ウェ
ル３側面を互いに電気的に分離する。従って、隣接した
Ｐ型孤立ウェル３は、電気的に分離され、上記実施例１
で述べたように、それぞれのＰ型孤立ウェル３におい
て、それぞれ異なる電位に設定でき、半導体素子特性を
最適化できる。
は、Ｐ型孤立ウェル３はその底面はＮ型半導体基板５０
と電気的に分離される。さらに、Ｐ型孤立ウェル３の厚
さ以上の深さを有し、Ｎ型半導体基板５０まで達するト
レンチ内に絶縁物の埋め込まれた深いトレンチ型分離領
域１０ｂが、隣接するＰ型孤立ウェル３相互間に形成さ
れており、この深いトレンチ型分離領域１０ｂはＮ型半
導体基板５０まで達しているためこれらのＰ型孤立ウェ
ル３側面を互いに電気的に分離する。従って、隣接した
Ｐ型孤立ウェル３は、電気的に分離され、上記実施例１
で述べたように、それぞれのＰ型孤立ウェル３におい
て、それぞれ異なる電位に設定でき、半導体素子特性を
最適化できる。
【００４２】また、上記実施例１と同様にトレンチ内に
ＳｉＯ２絶縁物の埋め込まれた浅いトレンチ型分離領域
１０ａを形成することによって上記実施例１と同様の効
果が得られる。
ＳｉＯ２絶縁物の埋め込まれた浅いトレンチ型分離領域
１０ａを形成することによって上記実施例１と同様の効
果が得られる。
【００４３】実施例３．
以下、本発明のさらに他の実施例である半導体装置につ
いて説明する。図２３は、この実施例３の半導体装置の
一部断面図であって、上述した実施例１の半導体装置と
異なる点は、深いトレンチ型分離領域１０ｂを、トレン
チ内に絶縁物を埋め込んで形成するのではなく、トレン
チ内に周囲が絶縁膜５１によって覆われた導体物５２が
埋め込まれた構成とした点であって、上記導体物５２は
内部配線１３となり、この内部配線１３の一端はＮ型シ
ールド層２と、他端は広域配線１７に電気的に接続され
ている。
いて説明する。図２３は、この実施例３の半導体装置の
一部断面図であって、上述した実施例１の半導体装置と
異なる点は、深いトレンチ型分離領域１０ｂを、トレン
チ内に絶縁物を埋め込んで形成するのではなく、トレン
チ内に周囲が絶縁膜５１によって覆われた導体物５２が
埋め込まれた構成とした点であって、上記導体物５２は
内部配線１３となり、この内部配線１３の一端はＮ型シ
ールド層２と、他端は広域配線１７に電気的に接続され
ている。
【００４４】このように構成された半導体装置において
も、Ｐ型孤立ウェル３とＰ型の基板ウェル５とは、深い
トレンチ型分離領域１０ｂ内に形成された絶縁物５１に
よって、電気的に分離されることとなるので、実施例１
で述べた効果と同様の効果を有する。
も、Ｐ型孤立ウェル３とＰ型の基板ウェル５とは、深い
トレンチ型分離領域１０ｂ内に形成された絶縁物５１に
よって、電気的に分離されることとなるので、実施例１
で述べた効果と同様の効果を有する。
【００４５】また、この実施例の半導体装置において
は、Ｎ型シールド層２と深いトレンチ型分離領域１０ｂ
内の内部配線１３が接続されているので、Ｎ型シールド
層を任意の電位とすることができる。
は、Ｎ型シールド層２と深いトレンチ型分離領域１０ｂ
内の内部配線１３が接続されているので、Ｎ型シールド
層を任意の電位とすることができる。
【００４６】次に、この実施例における半導体装置の製
造方法について、図２〜図５（ａ）、図７〜図２１及び
図２４〜図２６に基づいて、以下説明する。図２〜図５
（ａ）に示された浅いトレンチ型分離領域１０ａ及び深
いトレンチ型分離領域１０ｂを形成するまでの工程は実
施例１に述べたものと全く同一である。次に、図２４
（ａ）に示されるように、ＬＰ−ＣＶＤ法によって第３
の絶縁物であるＳｉＯ２からなる絶縁膜５１を約５０ｎ
ｍ堆積し、この絶縁膜５１を反応性イオンエッチング法
によって、異方的にエッチングすると第２の絶縁膜２１
上と深いトレンチ１０ｄ底面上との絶縁膜５１が除去さ
れ、更に深いトレンチ１０ｄ底面の第１の保護膜２３を
除去すると、図２４（ｂ）に示されるように深いトレン
チ１０ｄの側面にのみＳｉＯ２絶縁膜５１が残ることと
なる。
造方法について、図２〜図５（ａ）、図７〜図２１及び
図２４〜図２６に基づいて、以下説明する。図２〜図５
（ａ）に示された浅いトレンチ型分離領域１０ａ及び深
いトレンチ型分離領域１０ｂを形成するまでの工程は実
施例１に述べたものと全く同一である。次に、図２４
（ａ）に示されるように、ＬＰ−ＣＶＤ法によって第３
の絶縁物であるＳｉＯ２からなる絶縁膜５１を約５０ｎ
ｍ堆積し、この絶縁膜５１を反応性イオンエッチング法
によって、異方的にエッチングすると第２の絶縁膜２１
上と深いトレンチ１０ｄ底面上との絶縁膜５１が除去さ
れ、更に深いトレンチ１０ｄ底面の第１の保護膜２３を
除去すると、図２４（ｂ）に示されるように深いトレン
チ１０ｄの側面にのみＳｉＯ２絶縁膜５１が残ることと
なる。
【００４７】次に、図２５（ａ）に示されるように、基
板全面にＣＶＤ法によりＮ型不純物を高濃度に添加した
Ｓｉ半導体膜５２を約１５０〜２００ｎｍ堆積し、深い
トレンチ１０ｄ内を埋め込む。次に、図２５（ｂ）に示
されるように、写真製版法により内部配線１３を形成す
るためのレジストパターン５３を形成後、このレジスト
パターン５３をマスクとして、Ｓｉ半導体膜５２を反応
性イオンビームエッチング法によって、異方的にエッチ
ングし内部配線１３を形成する。次に、レジストを除去
し、図２６（ａ）に示されるように、ＳｉＯ２絶縁膜を
選択的にエッチングするＨＦ化学処理によって、浅いト
レンチ１０ｅ内のＳｉＯ２絶縁膜プラグ２５を除去し、
さらにＳｉ３Ｎ４絶縁膜を選択的にエッチングするＨ３
ＰＯ４化学処理によって第２の絶縁膜２１と第２の保護
膜２４を完全に除去する。
板全面にＣＶＤ法によりＮ型不純物を高濃度に添加した
Ｓｉ半導体膜５２を約１５０〜２００ｎｍ堆積し、深い
トレンチ１０ｄ内を埋め込む。次に、図２５（ｂ）に示
されるように、写真製版法により内部配線１３を形成す
るためのレジストパターン５３を形成後、このレジスト
パターン５３をマスクとして、Ｓｉ半導体膜５２を反応
性イオンビームエッチング法によって、異方的にエッチ
ングし内部配線１３を形成する。次に、レジストを除去
し、図２６（ａ）に示されるように、ＳｉＯ２絶縁膜を
選択的にエッチングするＨＦ化学処理によって、浅いト
レンチ１０ｅ内のＳｉＯ２絶縁膜プラグ２５を除去し、
さらにＳｉ３Ｎ４絶縁膜を選択的にエッチングするＨ３
ＰＯ４化学処理によって第２の絶縁膜２１と第２の保護
膜２４を完全に除去する。
【００４８】次に、図２６（ｂ）に示されるように、Ｃ
ＶＤ法により基板全面に第１の絶縁物からなるＳｉＯ２
絶縁膜２８を約１５０ｎｍ堆積し、浅いトレンチ１０ｅ
内にＳｉＯ２絶縁膜２８を埋め込み、浅いトレンチ型分
離領域１０ａが形成される。以後、実施例１で上述した
図７〜図２１に示されたものと、全く同一の製法で、図
２３に示される半導体装置が得られる。
ＶＤ法により基板全面に第１の絶縁物からなるＳｉＯ２
絶縁膜２８を約１５０ｎｍ堆積し、浅いトレンチ１０ｅ
内にＳｉＯ２絶縁膜２８を埋め込み、浅いトレンチ型分
離領域１０ａが形成される。以後、実施例１で上述した
図７〜図２１に示されたものと、全く同一の製法で、図
２３に示される半導体装置が得られる。
【００４９】
【発明の効果】第１の発明の半導体装置においては、ト
レンチ型ウェル分離領域によってウェル分離が行われる
ために、ウェルを分離するための分離領域を小さくで
き、高集積化を進めることができるという効果を有す
る。
レンチ型ウェル分離領域によってウェル分離が行われる
ために、ウェルを分離するための分離領域を小さくで
き、高集積化を進めることができるという効果を有す
る。
【００５０】また、第２の発明の半導体装置の製造方法
においては、浅いトレンチ内に絶縁物を埋め込んでなる
トレンチ型素子分離領域と深いトレンチ内に絶縁物を埋
め込んでなるトレンチ型ウェル分離領域とを効率よく形
成できるという効果を有する。
においては、浅いトレンチ内に絶縁物を埋め込んでなる
トレンチ型素子分離領域と深いトレンチ内に絶縁物を埋
め込んでなるトレンチ型ウェル分離領域とを効率よく形
成できるという効果を有する。
【００５１】また、第３の発明の半導体装置の製造方法
においては、浅いトレンチ内に絶縁物を埋め込んでなる
トレンチ型素子分離領域と、深いトレンチ内に絶縁物に
よって周囲の覆われた導体物を埋め込んでなるトレンチ
型ウェル分離領域を効率よく形成できるという効果を有
する。
においては、浅いトレンチ内に絶縁物を埋め込んでなる
トレンチ型素子分離領域と、深いトレンチ内に絶縁物に
よって周囲の覆われた導体物を埋め込んでなるトレンチ
型ウェル分離領域を効率よく形成できるという効果を有
する。
【図１】 本発明の実施例１である半導体装置の構成を
示す一部断面図である。
示す一部断面図である。
【図２】 本発明の実施例１である半導体装置の製造方
法の一部工程を示す断面図である。
法の一部工程を示す断面図である。
【図３】 本発明の実施例１である半導体装置の製造方
法の一部工程を示す断面図である。
法の一部工程を示す断面図である。
【図４】 本発明の実施例１である半導体装置の製造方
法の一部工程を示す断面図である。
法の一部工程を示す断面図である。
【図５】 本発明の実施例１である半導体装置の製造方
法の一部工程を示す断面図である。
法の一部工程を示す断面図である。
【図６】 本発明の実施例１である半導体装置の製造方
法の一部工程を示す断面図である。
法の一部工程を示す断面図である。
【図７】 本発明の実施例１である半導体装置の製造方
法の一部工程を示す断面図である。
法の一部工程を示す断面図である。
【図８】 本発明の実施例１である半導体装置の製造方
法の一部工程を示す断面図である。
法の一部工程を示す断面図である。
【図９】 本発明の実施例１である半導体装置の製造方
法の一部工程を示す断面図である。
法の一部工程を示す断面図である。
【図１０】 本発明の実施例１である半導体装置の製造
方法の一部工程を示す断面図である。
方法の一部工程を示す断面図である。
【図１１】 本発明の実施例１である半導体装置の製造
方法の一部工程を示す断面図である。
方法の一部工程を示す断面図である。
【図１２】 本発明の実施例１である半導体装置の製造
方法の一部工程を示す断面図である。
方法の一部工程を示す断面図である。
【図１３】 本発明の実施例１である半導体装置の製造
方法の一部工程を示す断面図である。
方法の一部工程を示す断面図である。
【図１４】 本発明の実施例１である半導体装置の製造
方法の一部工程を示す断面図である。
方法の一部工程を示す断面図である。
【図１５】 本発明の実施例１である半導体装置の製造
方法の一部工程を示す断面図である。
方法の一部工程を示す断面図である。
【図１６】 本発明の実施例１である半導体装置の製造
方法の一部工程を示す断面図である。
方法の一部工程を示す断面図である。
【図１７】 本発明の実施例１である半導体装置の製造
方法の一部工程を示す断面図である。
方法の一部工程を示す断面図である。
【図１８】 本発明の実施例１である半導体装置の製造
方法の一部工程を示す断面図である。
方法の一部工程を示す断面図である。
【図１９】 本発明の実施例１である半導体装置の製造
方法の一部工程を示す断面図である。
方法の一部工程を示す断面図である。
【図２０】 本発明の実施例１である半導体装置の製造
方法の一部工程を示す断面図である。
方法の一部工程を示す断面図である。
【図２１】 本発明の実施例１である半導体装置の製造
方法の一部工程を示す断面図である。
方法の一部工程を示す断面図である。
【図２２】 本発明の実施例２である半導体装置の構成
を示す一部断面図である。
を示す一部断面図である。
【図２３】 本発明の実施例３である半導体装置の構成
を示す一部断面図である。
を示す一部断面図である。
【図２４】 本発明の実施例３である半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図２５】 本発明の実施例３である半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図２６】 本発明の実施例３である半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図２７】 従来の半導体装置の構成を示す一部断面図
である。
である。
１ Ｐ型半導体基板、２ Ｎ型シールド層、３ Ｐ型孤
立ウェル、５ Ｐ型基板ウェル、１０ａ 浅いトレンチ
型分離領域、１０ｂ 深いトレンチ型分離領域、１０ｃ
第１のトレンチ、１０ｄ 深いトレンチ、１０ｅ 浅
いトレンチ、２０ 第１の絶縁膜、２１ 第２の絶縁
膜、２３ 第１の保護膜、２４ 第２の保護膜、２５
プラグ、２８ 絶縁膜、５０ Ｎ型半導体基板、５１
絶縁物、５２ 導体物。
立ウェル、５ Ｐ型基板ウェル、１０ａ 浅いトレンチ
型分離領域、１０ｂ 深いトレンチ型分離領域、１０ｃ
第１のトレンチ、１０ｄ 深いトレンチ、１０ｅ 浅
いトレンチ、２０ 第１の絶縁膜、２１ 第２の絶縁
膜、２３ 第１の保護膜、２４ 第２の保護膜、２５
プラグ、２８ 絶縁膜、５０ Ｎ型半導体基板、５１
絶縁物、５２ 導体物。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−241451（ＪＰ，Ａ)
特開 平５−299591（ＪＰ，Ａ)
特開 昭63−60553（ＪＰ，Ａ)
特開 昭62−277745（ＪＰ，Ａ)
特開 昭63−116445（ＪＰ，Ａ)
実開 平４−93152（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/76
H01L 21/74
H01S 21/761
H01L 27/08 331
Claims (3)
- 【請求項１】 第１導電型の半導体基板の主表面に形成
され、トレンチ型ウェル分離領域により分離された第１
導電型のウェルと、上記トレンチ型ウェル分離領域を含
む上記分離されたウェルの一方の底面全体に形成された
第２導電型の埋め込み領域とを備え、 上記分離されたウェルの他方は上記半導体基板に接し、
上記トレンチ型ウェル分離領域は、上記ウェルより深く
形成され上記埋め込み領域内部で終端していることを特
徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板上に、第１の絶
縁膜および第２の絶縁膜を順次成膜して積層膜を形成
し、該積層膜をパターニングしこれをマスクとして上記
半導体基板を異方的にエッチングして第１のトレンチを
形成する工程と、上記第１のトレンチ内壁を覆うように
上記半導体基板の全面に、上記第１の絶縁膜と同材料の
第１の保護膜、および上記第２の絶縁膜と同材料の第２
の保護膜を順次形成し、その上の全面に絶縁膜を形成し
て上記第１のトレンチ内を埋め込んだ後全面エッチバッ
クして上記第１のトレンチ内に上記絶縁膜からなるプラ
グを形成する工程と、レジストマスクを用いて上記第１
のトレンチの中から選択された所望のトレンチ内のプラ
グを除去した後、当該トレンチ内の上記第２および第１
の保護膜を除去し、更に当該トレンチ下方の半導体基板
を異方的にエッチングして深いトレンチを形成する工程
と、上記深いトレンチを覆うレジストマスクを用いて上
記第１のトレンチ内に残留する上記プラグを除去し、さ
らに上記第２の絶縁膜および第２の保護膜を除去する工
程と、次いで、上記半導体基板の全面に上記第１の絶縁
膜と同材料の絶縁膜を形成して上記深いトレンチおよび
その他の上記第１のトレンチを埋め込み、トレンチ型ウ
ェル分離領域およびトレンチ型素子分離領域を形成する
工程と、上記半導体基板の所定領域に選択的にイオン注
入して、第２導電型の埋め込み領域を、該埋め込み領域
内部で上記トレンチ型ウェル分離領域が終端するように
所定の深さで形成する工程と、イオン注入により上記半
導体基板に上記トレンチ型ウェル分離領域によって分離
される第１導電型のウェルを形成する工程とを備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】 第１導電型の半導体基板上に、第１の絶
縁膜および第２の絶 縁膜を順次成膜して積層膜を形成
し、該積層膜をパターニングしこれをマスクとして上記
半導体基板を異方的にエッチングして第１のトレンチを
形成する工程と、上記第１のトレンチ内壁を覆うように
上記半導体基板の全面に、上記第１の絶縁膜と同材料の
第１の保護膜、および上記第２の絶縁膜と同材料の第２
の保護膜を順次形成し、その上の全面に絶縁膜を形成し
て上記第１のトレンチ内を埋め込んだ後全面エッチバッ
クして上記第１のトレンチ内に上記絶縁膜からなるプラ
グを形成する工程と、レジストマスクを用いて上記第１
のトレンチの中から選択された所望のトレンチ内のプラ
グを除去した後、当該トレンチ内の上記第２および第１
の保護膜を除去し、更に当該トレンチ下方の半導体基板
を異方的にエッチングして深いトレンチを形成する工程
と、上記半導体基板上の全面に絶縁膜を形成した後異方
的にエッチングして該絶縁膜を上記深いトレンチ内の側
面にのみ残存させ、更に上記深いトレンチ内に導体膜を
埋め込み形成して、該深いトレンチ内に上記絶縁膜で周
囲の覆われた上記導体膜からなるトレンチ型ウェル分離
領域を形成する工程と、次いで上記第１のトレンチ内に
残留する上記プラグを除去し、さらに上記第２の絶縁膜
および第２の保護膜を除去する工程と、次いで、上記半
導体基板の全面に上記第１の絶縁膜と同材料の絶縁膜を
形成して上記第１のトレンチを埋め込み、トレンチ型素
子分離領域を形成する工程と、上記半導体基板の所定領
域に選択的にイオン注入して、第２導電型の埋め込み領
域を、該埋め込み領域内部で上記トレンチ型ウェル分離
領域が終端するように所定の深さで形成し、上記導体膜
を上記埋め込み領域と電気的に接続する工程と、イオン
注入により上記半導体基板に上記トレンチ型ウェル分離
領域によって分離される第１導電型のウェルを形成する
工程とを備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06518694A JP3400528B2 (ja) | 1994-04-01 | 1994-04-01 | 半導体装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06518694A JP3400528B2 (ja) | 1994-04-01 | 1994-04-01 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273184A JPH07273184A (ja) | 1995-10-20 |
| JP3400528B2 true JP3400528B2 (ja) | 2003-04-28 |
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ID=13279645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06518694A Expired - Fee Related JP3400528B2 (ja) | 1994-04-01 | 1994-04-01 | 半導体装置およびその製造方法 |
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| Country | Link |
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|---|---|---|---|---|
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| JP2002026274A (ja) | 2000-05-01 | 2002-01-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| EP1287554A2 (en) * | 2000-06-06 | 2003-03-05 | Infineon Technologies North America Corp. | Shielding of analog circuits on semiconductor substrates |
| WO2001099186A2 (en) * | 2000-06-20 | 2001-12-27 | Infineon Technologies North America Corp. | Shielding of analog circuits on semiconductor substrates |
| JP2002134627A (ja) * | 2000-10-23 | 2002-05-10 | Sharp Corp | 半導体装置及びその製造方法 |
| US8089129B2 (en) * | 2002-08-14 | 2012-01-03 | Advanced Analogic Technologies, Inc. | Isolated CMOS transistors |
| US7825488B2 (en) | 2006-05-31 | 2010-11-02 | Advanced Analogic Technologies, Inc. | Isolation structures for integrated circuits and modular methods of forming the same |
| JP4541980B2 (ja) * | 2005-06-27 | 2010-09-08 | シャープ株式会社 | 半導体装置 |
| KR101035596B1 (ko) * | 2007-12-28 | 2011-05-19 | 매그나칩 반도체 유한회사 | 딥 트렌치 구조를 갖는 반도체 소자 |
| US8415743B2 (en) | 2011-05-24 | 2013-04-09 | International Business Machines Corporation | ETSOI CMOS with back gates |
| US8552500B2 (en) | 2011-05-24 | 2013-10-08 | International Business Machines Corporation | Structure for CMOS ETSOI with multiple threshold voltages and active well bias capability |
| JP2014038952A (ja) * | 2012-08-17 | 2014-02-27 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| CN113594161B (zh) * | 2021-07-30 | 2024-08-23 | 锐立平芯微电子(广州)有限责任公司 | 半导体器件及其制作方法 |
-
1994
- 1994-04-01 JP JP06518694A patent/JP3400528B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07273184A (ja) | 1995-10-20 |
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