JP3408342B2 - サンプリング・レート変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【技術分野】この発明は，第１のサンプリング周波数を
もつクロック・パルスを用いてサンプリングされたデー
タを，第１のサンプリング周波数と異なる第２のサンプ
リング周波数をもつクロック・パルスを用いてリサンプ
リングするサンプリング・レート変換装置に関する。

【０００２】

【発明の背景】第１のサンプリング周波数をもつクロッ
ク・パルスを用いてサンプリングされたデータを，第１
のサンプリング周波数と異なる第２のサンプリング周波
数をもつクロック・パルスを用いてリサンプリングする
場合，各サンプリング時点がデータの切り替わり部分と
一致しないようにする必要がある。各サンプリング時点
がデータの切り替わり部分と一致しないようにするに
は，第１のサンプリング周波数と第２のサンプリング周
波数とを簡単な整数比にし，かつ位相関係を確定させる
必要がある。

【０００３】しかしながら，第１のサンプリング周波数
と第２のサンプリング周波数との周波数比が簡単な整数
比でなく，位相関係が確定していない場合には，第１の
サンプリング周波数のクロック・パルスに対して第２の
サンプリング周波数のクロック・パルスは，位相が徐々
にずれていくため，データの切り替わり時点と第２のサ
ンプリング周波数のロック・パルスの立ち上がりのタイ
ミングがほぼ一致することがあり，ここでレーシングが
起こることがある。

【０００４】また，サンプリング・レート変換装置にお
いてＲＳフリップ・フロップが用いられることがある
が，ＲＳフリップ・フロップに短い幅のパルス信号が入
力すると発振を起こすことがある。

【０００５】

【発明の開示】この発明は，第１のサンプリング周波数
と第２のサンプリング周波数との周波数比が簡単な整数
比でなく，また第１のサンプリング周波数と第２のサン
プリング周波数との位相関係が確定していない場合で
も，レーシングを起こすことなく，第１のサンプリング
周波数から第２のサンプリング周波数にサンプリング周
波数を変換することができるサンプリング・レート変換
装置を提供することを目的とする。

【０００６】第１の発明は，第１のサンプリング周波数
をもつ第１のクロック・パルスを用いてサンプリングす
ることにより個々のデータが得られた第１のデータの位
相を上記第１のクロック・パルスの半周期分ずらし，第
２のデータを生成する位相シフト手段，上記第１のデー
タにおける個々のデータが変化する第１の切替タイミン
グと上記第１のサンプリング周波数と異なる第２のサン
プリング周波数をもつ第２のクロック・パルスにおける
サンプリングのタイミングがほぼ一致していることまた
は上記第２のデータの個々のデータが変化する第２の切
替タイミングと上記第２のクロック・パルスにおけるサ
ンプリングのタイミングがほぼ一致していることを表わ
すタイミング一致検出信号を生成して出力するタイミン
グ一致検出手段，および上記タイミング一致検出手段か
ら出力される上記タイミング一致検出信号を入力し，上
記タイミング一致検出信号が，上記第１の切替タイミン
グと上記第２のクロック・パルスにおけるサンプリング
のタイミングがほぼ一致していることを表わしている場
合に，上記第２のクロック・パルスを用いて上記第２の
データをサンプリングし，上記タイミング一致検出信号
が，上記第２の切替タイミングと上記第２のクロック・
パルスにおけるサンプリングのタイミングがほぼ一致し
ていることを表わしている場合に上記第２のクロック・
パルスを用いて上記第１のデータをサンプリングするリ
サンプリング手段を備えたサンプリング・レート変換装
置において，上記タイミング一致検出手段から出力され
る上記タイミング一致検出信号および上記第１のクロッ
ク・パルスの周波数の２倍の周波数をもつクロック・パ
ルスを入力し，入力した上記タイミング一致検出信号
を，上記入力したクロック・パルスの半周期の期間遅延
して出力する遅延回路を備えていることを特徴とする。

【０００７】第１のデータの位相が上記第１のクロック
・パルスの半周期分ずらされ，第２のデータが生成され
る。また，上記タイミング一致検出信号が生成される。
このタイミング一致検出信号は，上記第１のクロック・
パルスの周波数の２倍の周波数をもつクロック・パルス
の半周期の期間遅延させられ上記リサンプリング手段に
与えられる。タイミング一致検出信号が上記第１の切替
タイミングと上記第２のクロック・パルスにおけるサン
プリングのタイミングがほぼ一致していることを表わし
ているときには，上記第２のデータが上記第２のクロッ
ク・パルスを用いてサンプリングされ，タイミング一致
検出信号が上記第２の切替タイミングと上記第２のクロ
ック・パルスにおけるサンプリングのタイミングがほぼ
一致していることを表わしているときには，上記第１の
データが上記第２のクロック・パルスを用いてサンプリ
ングされる。これによりサンプリング・レートが変換さ
れたデータが得られる。

【０００８】第１のデータを第２のクロック・パルスを
用いてサンプリング（リサンプリング）する場合に，第
２のクロック・パルスのリサンプリング・タイミングと
第１のデータにおける個々のデータが変化するタイミン
グとが一致していると，比較的正確にリサンプリングで
きないことがある。このために，第２のクロック・パル
スのリサンプリング・タイミングと第１のデータにおけ
る個々のデータが変化するタイミングとが一致している
かどうかが検出される。一致していると，第２のデータ
が第２のクロック・パルスによりリサンプリングされ
る。不一致であれば，第１のデータが第２のクロック・
パルスによりリサンプリングされる。

【０００９】好ましくは上記遅延回路には，ディジタル
遅延回路を用いる。

【００１０】このような状況においては，一致している
と判断されると，第２のクロック・パルスにより第２の
データがリサンプリングされるが，一致と判断された時
点（タイミング一致検出信号の立ち上がりまたは立ち下
がり時点）においては，第２のデータの個々のデータが
変化するタイミングと一致してしまうことがある。この
ために，一致と判断された時点においては，第２のデー
タをリサンプリングせずに，第１のデータをリサンプリ
ングするように，タイミング一致検出信号が第１のクロ
ック・パルスの周波数の２倍の周波数をもつクロック・
パルスの半周期の期間遅延させられる。タイミング一致
検出信号は，第１のクロック・パルスの周波数の２倍の
周波数をもつクロック・パルスの半周期の期間遅延させ
られるので，第２のクロック・パルスによるリサンプリ
ング時点が遅延後のタイミング一致検出信号の立ち上が
りまたは立ち下がりと一致してしまうことを未然に防止
できる。

【００１１】

【００１２】

【実施例の説明】図１はこの発明の実施例を示すもの
で，サンプリング・レート変換装置の電気的構成を示す
ブロック図である。

【００１３】図１に示すサンプリング・レート変換装置
は第１のサンプリング周波数ｆ1 をもつ第１のクロック
・パルスＣＫ１を用いてサンプリングすることにより得
られた第１のデータＤinを，第１のサンプリング周波数
ｆ1 と異なる第２の周波数ｆ2 をもつ第２のクロック・
パルスＣＫ２を用いてリサンプリングするものである。
図１に示すサンプリング・レート変換装置は，第１の周
波数ｆ1 と第２の周波数ｆ2 のうちどちらの周波数が高
くても第２のクロック・パルスＣＫ２を用いて第１のデ
ータＤinをリサンプリングすることができるが，まず第
１の周波数ｆ1の方が第２の周波数ｆ2 よりも高い場合
において説明する。

【００１４】図１に示すサンプリング・レート変換装置
においては，第１のデータＤin，第１のクロック・パル
スＣＫ１および第２のクロック・パルスＣＫ２に加え
て，第１のクロック・パルスＣＫの周波数ｆ₁ の２倍の
周波数をもつクロック・パルス２ＣＫ１が与えられてい
る。

【００１５】サンプリング・レート変換装置に与えられ
る第１のデータＤinは第１のフリップ・フロップ19およ
び20のデータ入力端子に与えられる。

【００１６】第１のクロック・パルスＣＫ１は第１のフ
リップ・フロップ19のクロック入力端子に与えられる。
また第１のクロック・パルスＣＫ１は第２のフリップ・
フロップ20のクロック入力端子に反転して与えられる。
これにより，第１のフリップ・フロップ19において第１
のクロック・パルスＣＫ１の１周期の間第１のデータＤ
inが保持される。第１のフリップ・フロップ19の出力が
出力データＤata としてサンプリング回路21に含まれる
マルチ・プレクサ22に与えられる。また第２のフリップ
・フロップ20において第１のクロック・パルスＣＫ１の
１周期の間第１のデータＤinが保持される。第２のフリ
ップ・フロップ20の出力が出力データＤatabとしてサン
プリング回路21に含まれるマルチ・プレクサ22に与えら
れる。

【００１７】第１のクロック・パルスＣＫ１はタイミン
グ一致検出回路10にも与えられる。またタイミング一致
検出回路10には第１のクロック・パルスＣＫ１の第１の
周波数ｆ1 と異なる第２の周波数ｆ2 をもつ第２のクロ
ック・パルスＣＫ２が，反転回路13によって反転されて
与えられている。タイミング一致検出回路10は，第１の
フリップ・フロップ19の出力データＤata が変化する第
１の切替タイミングと第２のクロック・パルスＣＫ２の
立上りのタイミングが一致していることを検出し，検出
した場合にＬレベルとなるタイミング一致検出信号ＡＬ
Ｔを出力するものである。

【００１８】タイミング一致検出信号は，第１のクロッ
ク・パルスＣＫ１の立下りと第２のクロック・パルスＣ
Ｋ２の立上り（反転した第２のクロック・パルスＣＫ２
ｂの立下り）とが最も接近したときに，Ｈレベルに立上
り，第１のクロック・パルスＣＫ１の立上りと第２のク
ロック・パルスＣＫ２の立上り（反転した第２のクロッ
ク・パルスＣＫ２ｂの立下り）とが最も接近したとき
に，Ｌレベルに立下る。第２のフリップ・フロップ20の
出力データＤatabが変化する第２の切替タイミングと第
２のクロック・パルスＣＫ２の立上りのタイミングが一
致している場合にはタイミング一致検出信号はＨレベル
となる。

【００１９】タイミング一致検出回路10から出力される
タイミング一致検出信号はフリップ・フロップ18に与え
られる。フリップ・フロップ18のクロック入力端子には
第１のクロック・パルスＣＫ１の２倍の周波数をもつク
ロック・パルス２ＣＫ１も反転して与えられている。こ
れによりフリップ・フロップ18において，タイミング一
致検出信号ＡＬＴが，第１のクロック・パルスＣＫ１の
半周期の半分の周期の間遅延して出力することとなる。
フリップ・フロップ18の出力はデータＡＬＴＤとしてサ
ンプリング回路21に含まれるマルチ・プレクサ22に与え
られる。

【００２０】マルチ・プレクサ22は与えられるタイミン
グ検知信号ＡＬＴＤがＬレベルのときは第１のフリップ
・フロップ19から出力されるデータＤata を選択して出
力し，Ｈレベルのときは第２のフリップ・フロップ20か
ら出力されるデータＤatabを選択して出力するものであ
る。したがって第２のクロック・パルスＣＫ２の立上り
タイミングと第１のデータＤinの切替タイミングが一致
しているときは，第１のデータＤinを反転したデータＤ
atabがマルチ・プレクサ22から出力され，それ以外のと
きは第１のデータＤinを第１のクロック・パルスＣＫ１
の周期分だけ遅延したデータＤata がマルチ・プレクサ
22から出力される。このためマルチ・プレクサ22から出
力されるデータＤalt の個々のデータの切替タイミング
と第２のクロック・パルスＣＫ２の立上りタイミングと
が一致してしまうことを防止できる。

【００２１】マルチ・プレクサ22から出力されるデータ
Ｄalt はフリップ・フロップ23のデータ入力端子に与え
られる。フリップ・フロップ23のクロック入力端子には
第２のクロック・パルスＣＫ２も与えられている。これ
によりフリップ・フロップ23から，入力データＤinが，
第２のクロック・パルスＣＫ２のタイミングでリサンプ
リングされたデータＤout が出力される。このデータＤ
out には一部重複して出力される補間データが含まれ
る。

【００２２】図１に示すサンプリング・レート変換装置
においては，タイミング一致検出回路10から出力される
タイミング一致検出信号ＡＬＴが第１のクロック・パル
スＣＫ１の半周期の１／２の周期分だけ遅延されている
から，タイミング一致信号が表わすデータの切替タイミ
ングとデータＤata およびＤatabの個々のデータの切替
タイミングが一致するのを防止することができる。

【００２３】次にタイミング一致検出回路10の検出動作
について説明する。

【００２４】図１において，タイミング一致検出回路10
には，第１の位相比較回路11および第２の位相比較回路
12が含まれている。第１の位相比較回路11および第２の
位相比較回路12はいずれも第１のクロック・パルスＣＫ
１と第２のクロック・パルスＣＫ２との位相差を比較
し，位相差を表わす信号を出力する回路である。第１の
位相比較回路11は第１のクロック・パルスＣＫ１の立下
りと第２のクロック・パルスＣＫ２の反転パルスＣＫ２
ｂの立下りとを比べて，第１のクロック・パルスＣＫ１
と第２のクロック・パルスＣＫ２との位相差を表わす信
号を出力する回路である。第２の位相比較回路12は第１
のクロック・パルスＣＫ１の立上りと第２のクロック・
パルスＣＫ２の反転パルスＣＫ２ｂの立下りとを比べて
第１のクロック・パルスＣＫ１と第２のクロック・パル
スＣＫ２との位相差を表わす信号を出力する回路であ
る。

【００２５】第１の位相比較回路11からは位相差を表わ
す信号Ｕ１およびＤ１が出力され，第２の位相比較回路
12からは位相差を表わす信号Ｕ２およびＤ２が出力され
る。これらの信号のうち，第１の周波数ｆ1 と第２の周
波数ｆ2 との間にｆ1 ＜ｆ2の関係があるときには信号
Ｄ１およびＤ２が用いられ，第１の周波数ｆ1 と第２の
周波数ｆ2 との間にｆ2 ＜ｆ1 の関係があるときには信
号Ｄ１およびＤ２が用いられる。図２に示すタイム・チ
ャートではｆ1 ＜ｆ2 であるから，信号Ｄ１およびＤ２
が用いられる。

【００２６】第１の位相比較回路11から出力される位相
差比較信号Ｄ１はＮＡＮＤ回路15に与えられる。また位
相差比較信号Ｄ１は反転してＮＡＮＤ回路16にも与えら
れる。第２の位相比較回路12から出力される位相差比較
信号Ｄ２はＮＡＮＤ回路16に与えられる。また位相差比
較信号Ｄ２は反転してＮＡＮＤ回路15にも与えられる。

【００２７】ＮＡＮＤ回路15から出力される信号Ａおよ
びＮＡＮＤ回路16から出力される信号Ｂはフリップ・フ
ロップ17に与えられる。フリップ・フロップ17の出力が
タイミング一致検出信号ＡＬＴとなる。このタイミング
一致検出信号ＡＬＴは，第１のクロック・パルスＣＫ１
の第１の周波数ｆ1 と第２のクロック・パルスＣＫ２の
第２の周波数ｆ2 との位相差が０°から180 °までの範
囲のときにＨレベルとなり，この位相差が180 °から36
0 °までの範囲のときにＬレベルとなる。このタイミン
グ一致検出信号ＡＬＴは上述したようにフリップ・フロ
ップ18に与えられ，第１のクロック・パルスＣＫ１の半
周期の１／２周期分遅延され，遅延されたタイミング一
致検出信号ＡＬＴＤとなる。

【００２８】図３に位相比較回路の構成例が示されてい
る。この位相比較回路は，図１に示すサンプリング・レ
ート変換装置に含まれる第１の位相比較回路11および12
に共通に用いられる。

【００２９】図４は，図３に示す位相比較回路の入出力
信号を表わすタイム・チャートである。

【００３０】図３において位相比較回路にはＲおよびＶ
の入力端子とＵおよびＤの出力端子が含まれている。Ｒ
の入力端子には第１のクロック・パルスＣＫ１または第
１のクロック・パルスＣＫ１の反転パルスが与えられ，
Ｖの入力端子には第２のクロック・パルスＣＫ２の反転
パルスが与えられる。これにより，位相比較回路から位
相差を表わす信号が出力端子ＵおよびＤから出力され
る。出力端子Ｕから出力される信号は第１のクロック・
パルスＣＫ１の周波数ｆ1 が第２のクロック・パルスＣ
Ｋ２の周波数ｆ2 よりも高いときに，位相差を表わす信
号として用いられるものであり，出力端子Ｄから出力さ
れる信号は周波数ｆ1 が周波数ｆ2 よりも低いときに位
相差を表わす信号として用いられるものである。この位
相差信号が図１に示すＮＡＮＤ回路15および16に与えら
れる。

【００３１】図５はフリップ・フロップの変形例を示し
ている。このフリップ・フロップは図１に示すサンプリ
ング・レート変換装置のタイミング一致検出回路10に含
まれるフリップ・フロップ17，位相比較回路11または12
に含まれるフリップ・フロップに用いられる。

【００３２】タイミング一致検出回路10または位相比較
回路11もしくは12に含まれるフリップ・フロップは，図
１のフリップ・フロップ17から分るように２つのＮＡＮ
Ｄ回路から構成されている。一方のＮＡＮＤ回路の入力
端子はセット入力端子であり，他方のＮＡＮＤ回路の入
力端子はリセット入力端子である。また一方のＮＡＮＤ
回路の出力は他方のＮＡＮＤ回路の入力端子に与えられ
他方のＮＡＮＤ回路の出力は一方のＮＡＮＤ回路の入力
端子に与えられる。

【００３３】図１に示すような構成のフリップ・フロッ
プ17においては，セット入力端子にＮＡＮＤ回路２回路
分の遅延量よりもパルス幅の短いスパイク・ノイズが入
力すると，図６に示すようにＮＡＮＤ回路の出力Ｑおよ
びＱＢがそれぞれ発振してしまうことがある。

【００３４】図５に示すフリップ・フロップにおいて
は，一方のＮＡＮＤ回路41の入力はセット入力端子に接
続されているのに加えて他方のＮＡＮＤ回路42の出力が
入力に与えられている。他方のＮＡＮＤ回路42において
は，リセット入力端子に与えられる信号および一方のＮ
ＡＮＤ回路41の出力がそのまま与えられているのに加え
て，一方のＮＡＮＤ回路41の出力がバッファ回路40にお
いて遅延され入力する。

【００３５】他方のＮＡＮＤ回路42には一方のＮＡＮＤ
回路41の出力とバッファ回路40において遅延された出力
とが合わさった幅の広いパルスが入力することとなる。
このためフリップ・フロップに幅の狭いスパイク・ノイ
ズが混入した場合であっても発振を防ぐことが可能とな
る。

【００３６】図８は，図１に示すサンプリング・レート
変換装置の各回路に流れる信号を表わすタイム・チャー
トである。図８に示すタイム・チャートは図２に示すタ
イム・チャートに対応するものであるが，図８に示すタ
イム・チャートは，第１のクロック・パルスＣＫ１の第
１の周波数ｆ1 が第２のクロック・パルスＣＫ２の第２
の周波数ｆ2 よりも大きい場合を示している。

【００３７】第２の周波数ｆ2 が第１の周波数ｆ1 より
も大きい場合は，サンプリング・レート変換装置から出
力されるデータＤout のうち特定のデータについては補
間が行なわれるが，第１の周波数ｆ1 が第２の周波数ｆ
2 よりも大きい場合は，サンプリング・レート変換装置
から出力されるデータＤout は特定のデータについては
間引かれる。

【００３８】図２に示すタイム・チャートと図８に示す
タイム・チャートとは第１の周波数ｆ1 と第２の周波数
ｆ2 との大小の相違以外は実体的な相違が無いため，こ
れ以上の重複説明を避ける。

【図面の簡単な説明】

【図１】サンプリング・レート変換装置の電気的構成を
示すブロック図である。

【図２】図１に示すサンプリング・レート変換装置の各
回路に流れる信号を表わすタイム・チャートである。

【図３】位相比較回路の電気的構成を示すブロック図で
ある。

【図４】位相比較回路の入出力信号波形を表わしてい
る。

【図５】フリップ・フロップの構成例を示している。

【図６】図５に示すフリップ・フロップにおいてバッフ
ァ回路が含まれていない場合の入出力信号波形を示して
いる。

【図７】図５に示すフリップ・フロップの入出力信号波
形を示している。

【図８】図１に示すサンプリング・レート変換装置の電
気的構成を示すブロック図である。

【符号の説明】

10 タイミング一致検出回路 11，12 位相比較回路 18 フリップ・フロップ（遅延手段） 20 フリップ・フロップ（位相シフト手段） 21 サンプリング回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１のサンプリング周波数をもつ第１の
   クロック・パルスを用いてサンプリングすることにより
   個々のデータが得られた第１のデータの位相を上記第１
   のクロック・パルスの半周期分ずらし，第２のデータを
   生成する位相シフト手段， 上記第１のデータにおける個々のデータが変化する第１
   の切替タイミングと上記第１のサンプリング周波数と異
   なる第２のサンプリング周波数をもつ第２のクロック・
   パルスにおけるサンプリングのタイミングがほぼ一致し
   ていることまたは上記第２のデータの個々のデータが変
   化する第２の切替タイミングと上記第２のクロック・パ
   ルスにおけるサンプリングのタイミングがほぼ一致して
   いることを表わすタイミング一致検出信号を生成して出
   力するタイミング一致検出手段，および上記タイミング
   一致検出手段から出力される上記タイミング一致検出信
   号を入力し，上記タイミング一致検出信号が，上記第１
   の切替タイミングと上記第２のクロック・パルスにおけ
   るサンプリングのタイミングがほぼ一致していることを
   表わしている場合に，上記第２のクロック・パルスを用
   いて上記第２のデータをサンプリングし，上記タイミン
   グ一致検出信号が，上記第２の切替タイミングと上記第
   ２のクロック・パルスにおけるサンプリングのタイミン
   グがほぼ一致していることを表わしている場合に上記第
   ２のクロック・パルスを用いて上記第１のデータをサン
   プリングするリサンプリング手段を備えたサンプリング
   ・レート変換装置において， 上記タイミング一致検出手段から出力される上記タイミ
   ング一致検出信号および上記第１のクロック・パルスの
   周波数の２倍の周波数をもつクロック・パルスを入力
   し，入力した上記タイミング一致検出信号を，上記入力
   したクロック・パルスの半周期の期間遅延して出力する
   遅延回路， を備えたサンプリング・レート変換装置。
2. 【請求項２】 上記遅延回路がディジタル遅延回路であ
   る，請求項１に記載のサンプリング・レート変換装置。