JPH0514153A - 二相クロツク信号発生回路 - Google Patents
二相クロツク信号発生回路Info
- Publication number
- JPH0514153A JPH0514153A JP3164300A JP16430091A JPH0514153A JP H0514153 A JPH0514153 A JP H0514153A JP 3164300 A JP3164300 A JP 3164300A JP 16430091 A JP16430091 A JP 16430091A JP H0514153 A JPH0514153 A JP H0514153A
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- JP
- Japan
- Prior art keywords
- clock signal
- phase clock
- output
- phase
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 正相クロック信号出力と逆相クロック信号出
力の時間差がなく、同時に変化するコンプリメンタリ二
相クロック信号を生成する。 【構成】 クロック信号入力端子１に与えられた信号
が、反転論理素子４，５を二段通った同相信号と、反転
論理素子４，６，７，８を四段通った同相信号とを合成
して、出力端子２に同相クロック信号を発生させる。同
時に、反転論理素子４，６，７を三段通った逆相信号を
出力端子３に逆相クロック信号として出力させる。これ
により、単相クロック信号を入力として、同相クロック
信号出力と逆相クロック信号出力に時間差がなく、同時
に変化するコンプリメンタリ二相クロック信号が生成さ
れる。
力の時間差がなく、同時に変化するコンプリメンタリ二
相クロック信号を生成する。 【構成】 クロック信号入力端子１に与えられた信号
が、反転論理素子４，５を二段通った同相信号と、反転
論理素子４，６，７，８を四段通った同相信号とを合成
して、出力端子２に同相クロック信号を発生させる。同
時に、反転論理素子４，６，７を三段通った逆相信号を
出力端子３に逆相クロック信号として出力させる。これ
により、単相クロック信号を入力として、同相クロック
信号出力と逆相クロック信号出力に時間差がなく、同時
に変化するコンプリメンタリ二相クロック信号が生成さ
れる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル回路におい
て、単相のクロック信号の入力から正相、逆相のコンプ
リメンタリ・クロック信号を生成する二相クロック信号
発生回路に関するものである。
て、単相のクロック信号の入力から正相、逆相のコンプ
リメンタリ・クロック信号を生成する二相クロック信号
発生回路に関するものである。
【０００２】
【従来の技術】近年、電子機器のディジタル化が進むと
ともに、そのキーデバイスとなるアナログ・ディジタル
変換器（Ａ／Ｄ変換器）、ディジタル・アナログ変換器
（Ｄ／Ａ変換器）の高精度化が求められるようになって
きた。そして、Ｄ／Ａ変換器の高精度化には、その構成
要素である電流スイッチの切り換えタイミングを制御す
る二相クロック信号発生回路の高精度化が必要である。
ともに、そのキーデバイスとなるアナログ・ディジタル
変換器（Ａ／Ｄ変換器）、ディジタル・アナログ変換器
（Ｄ／Ａ変換器）の高精度化が求められるようになって
きた。そして、Ｄ／Ａ変換器の高精度化には、その構成
要素である電流スイッチの切り換えタイミングを制御す
る二相クロック信号発生回路の高精度化が必要である。
【０００３】以下、従来の二相クロック信号発生回路に
ついて図２および図４を参照しながら説明する。図２は
従来の二相クロック信号発生回路の構成の一例を、ま
た、図４は従来の二相クロック信号発生回路の各ノード
の波形をそれぞれ示した図である。
ついて図２および図４を参照しながら説明する。図２は
従来の二相クロック信号発生回路の構成の一例を、ま
た、図４は従来の二相クロック信号発生回路の各ノード
の波形をそれぞれ示した図である。
【０００４】図２において、１はクロック信号入力端
子、２、３はクロック信号出力端子、４〜７は反転論理
素子である。図４において、９は図２のクロック信号出
力端子３に得られる出力信号の波形、１０は図２のクロ
ック信号出力端子２に得られる出力信号の波形である。
子、２、３はクロック信号出力端子、４〜７は反転論理
素子である。図４において、９は図２のクロック信号出
力端子３に得られる出力信号の波形、１０は図２のクロ
ック信号出力端子２に得られる出力信号の波形である。
【０００５】図２に示した二相クロック信号発生回路に
おいて、まず、クロック信号入力端子１の信号がハイレ
ベル（ＶH）からローレベル（ＶL）に変化すると、反転
論理素子４の出力はその伝搬遅延分（τd）の時間遅れ
でローレベル（ＶL）からハイレベル（ＶH）に変化す
る。そして、クロック信号出力端子２に出力される信号
は、反転論理素子４，５の計二段分の伝搬遅延による時
間遅れ（２τd）でハイレベル（ＶH）からローレベル
（ＶL）に変化する。一方、クロック信号出力端子３に
出力される信号は、反転論理素子４，６，７の計三段分
の伝搬遅延による時間遅れ（３τd）でローレベル
（ＶL）からハイレベル（ＶH）に変化する。つまり、ク
ロック信号入力端子１の信号に対して、クロック信号出
力端子２には２τ dの時間差で同相信号１０が出力さ
れ、クロック信号出力端子３には３τdの時間差で逆相
信号９が出力される。
おいて、まず、クロック信号入力端子１の信号がハイレ
ベル（ＶH）からローレベル（ＶL）に変化すると、反転
論理素子４の出力はその伝搬遅延分（τd）の時間遅れ
でローレベル（ＶL）からハイレベル（ＶH）に変化す
る。そして、クロック信号出力端子２に出力される信号
は、反転論理素子４，５の計二段分の伝搬遅延による時
間遅れ（２τd）でハイレベル（ＶH）からローレベル
（ＶL）に変化する。一方、クロック信号出力端子３に
出力される信号は、反転論理素子４，６，７の計三段分
の伝搬遅延による時間遅れ（３τd）でローレベル
（ＶL）からハイレベル（ＶH）に変化する。つまり、ク
ロック信号入力端子１の信号に対して、クロック信号出
力端子２には２τ dの時間差で同相信号１０が出力さ
れ、クロック信号出力端子３には３τdの時間差で逆相
信号９が出力される。
【０００６】以上の動作で、単相クロック信号入力信号
からコンプリメンタリ二相クロック信号が生成される。
からコンプリメンタリ二相クロック信号が生成される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、クロック信号入力端子１とクロック信
号出力端子２（正相）との間にある反転論理素子の段数
と、クロック信号出力端子３（逆相）との間にある反転
論理素子の段数とが異なるために、それぞれの信号の伝
搬遅延に差ができる。つまり、正相クロック信号と逆相
クロック信号が同時に変化せず、正相クロック信号出力
と逆相クロック信号出力には反転論理素子一段分の伝搬
遅延差（τd）が発生するという問題があった。
従来の構成では、クロック信号入力端子１とクロック信
号出力端子２（正相）との間にある反転論理素子の段数
と、クロック信号出力端子３（逆相）との間にある反転
論理素子の段数とが異なるために、それぞれの信号の伝
搬遅延に差ができる。つまり、正相クロック信号と逆相
クロック信号が同時に変化せず、正相クロック信号出力
と逆相クロック信号出力には反転論理素子一段分の伝搬
遅延差（τd）が発生するという問題があった。
【０００８】本発明は、上記従来の問題を解決するもの
で、正相クロック信号出力と逆相クロック信号出力の時
間差がなく、同時に変化するコンプリメンタリ二相クロ
ック信号を生成することが可能な二相クロック信号発生
回路を提供することを目的とする。
で、正相クロック信号出力と逆相クロック信号出力の時
間差がなく、同時に変化するコンプリメンタリ二相クロ
ック信号を生成することが可能な二相クロック信号発生
回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の二相クロック信号発生回路は、クロック信
号入力端子に与えられた信号が反転論理素子を二段通っ
た正相信号と反転論理素子を四段通った正相信号を合成
して正相クロック信号を発生させると同時に、反転論理
素子を三段通った逆相信号を逆相クロック信号にすると
いう構成を有している。
めに本発明の二相クロック信号発生回路は、クロック信
号入力端子に与えられた信号が反転論理素子を二段通っ
た正相信号と反転論理素子を四段通った正相信号を合成
して正相クロック信号を発生させると同時に、反転論理
素子を三段通った逆相信号を逆相クロック信号にすると
いう構成を有している。
【００１０】
【作用】この構成によって、単相クロック信号を入力と
して、正相クロック信号出力と逆相クロック信号出力に
時間差がなく同時に変化するコンプリメンタリ二相クロ
ック信号を生成することができる。
して、正相クロック信号出力と逆相クロック信号出力に
時間差がなく同時に変化するコンプリメンタリ二相クロ
ック信号を生成することができる。
【００１１】
【実施例】以下、本発明の一実施例について、図１およ
び図３を参照しながら説明する。図１は本実施例におけ
る二相クロック信号発生回路の構成を示す図であり、図
３は本実施例の各ノードの波形を示す図である。
び図３を参照しながら説明する。図１は本実施例におけ
る二相クロック信号発生回路の構成を示す図であり、図
３は本実施例の各ノードの波形を示す図である。
【００１２】本実施例は、図２に示した構成の二相クロ
ック信号発生回路の反転論理素子５，７の出力端間に反
転論理素子８を挿入接続した構成をしている。
ック信号発生回路の反転論理素子５，７の出力端間に反
転論理素子８を挿入接続した構成をしている。
【００１３】図３において、１１は反転論理素子８の出
力と反転論理素子５の出力とを結合しない時の反転論理
素子５の出力信号の波形、１２はその時の反転論理素子
８の出力信号の波形、１３は出力信号１１，１２を合成
したクロック信号出力端子２に得られる出力信号の波形
である。
力と反転論理素子５の出力とを結合しない時の反転論理
素子５の出力信号の波形、１２はその時の反転論理素子
８の出力信号の波形、１３は出力信号１１，１２を合成
したクロック信号出力端子２に得られる出力信号の波形
である。
【００１４】本実施例において、まずクロック信号入力
端子１に印加された入力信号がハイレベル（ＶH）から
ローレベル（ＶL）に変化すると、反転論理素子４の出
力はその伝搬遅延分（τd）の時間遅れでローレベル
（ＶL）からハイレベル（ＶH）に変化する。クロック信
号出力端子３に得られる出力信号は、反転論理素子４，
６，７の計三段分の伝搬遅延による時間遅れ（３τd）
でローレベル（ＶL）からハイレベル（ＶH）に変化す
る。一方、図１において転論理素子５の出力と反転論理
素子８の出力とが結合されていないとすると、反転論理
素子５の出力は反転論理素子４，５の計二段分の伝搬遅
延による時間遅れ（２τd）で、図３の信号波形１１の
ようにハイレベル（ＶH）からローレベル（ＶL）に変化
し、反転論理素子８の出力が反転論理素子４，６，７，
８の計四段分の伝搬遅延による時間遅れ（４τd）で、
図３の信号波形１２のようにハイレベル（ＶH）からロ
ーレベル（ＶL）に変化する。
端子１に印加された入力信号がハイレベル（ＶH）から
ローレベル（ＶL）に変化すると、反転論理素子４の出
力はその伝搬遅延分（τd）の時間遅れでローレベル
（ＶL）からハイレベル（ＶH）に変化する。クロック信
号出力端子３に得られる出力信号は、反転論理素子４，
６，７の計三段分の伝搬遅延による時間遅れ（３τd）
でローレベル（ＶL）からハイレベル（ＶH）に変化す
る。一方、図１において転論理素子５の出力と反転論理
素子８の出力とが結合されていないとすると、反転論理
素子５の出力は反転論理素子４，５の計二段分の伝搬遅
延による時間遅れ（２τd）で、図３の信号波形１１の
ようにハイレベル（ＶH）からローレベル（ＶL）に変化
し、反転論理素子８の出力が反転論理素子４，６，７，
８の計四段分の伝搬遅延による時間遅れ（４τd）で、
図３の信号波形１２のようにハイレベル（ＶH）からロ
ーレベル（ＶL）に変化する。
【００１５】本実施例では、反転論理素子５と反転論理
素子８の出力がクロック信号出力端子２で結合されてお
り、クロック信号出力端子２の信号は、図３に示すよう
に、反転論理素子５の出力信号と反転論理素子８の出力
信号の合成（平均電圧）信号１３となり、等価的に反転
論理素子三段分の伝搬遅延による時間遅れ（３τd）で
ハイレベル（ＶH）からローレベル（ＶL）に変化する。
つまり、クロック信号入力端子１の信号に対して、クロ
ック信号出力端子２には３τdの時間差で同相信号が出
力され、同時にクロック信号出力端子３には３τdの等
しい時間差で逆相信号が出力される。
素子８の出力がクロック信号出力端子２で結合されてお
り、クロック信号出力端子２の信号は、図３に示すよう
に、反転論理素子５の出力信号と反転論理素子８の出力
信号の合成（平均電圧）信号１３となり、等価的に反転
論理素子三段分の伝搬遅延による時間遅れ（３τd）で
ハイレベル（ＶH）からローレベル（ＶL）に変化する。
つまり、クロック信号入力端子１の信号に対して、クロ
ック信号出力端子２には３τdの時間差で同相信号が出
力され、同時にクロック信号出力端子３には３τdの等
しい時間差で逆相信号が出力される。
【００１６】以上のように本実施例によれば、クロック
信号入力端子に与えられた信号が反転論理素子を二段通
った正相信号と反転論理素子を四段通った正相信号を合
成して正相クロック信号を発生させると同時に、反転論
理素子を三段通った逆相信号を逆相クロック信号にする
という構成により、単相クロック信号を入力として、正
相クロック信号出力と逆相クロック信号出力に時間差が
なく同時に変化するコンプリメンタリ二相クロック信号
を生成することができる。
信号入力端子に与えられた信号が反転論理素子を二段通
った正相信号と反転論理素子を四段通った正相信号を合
成して正相クロック信号を発生させると同時に、反転論
理素子を三段通った逆相信号を逆相クロック信号にする
という構成により、単相クロック信号を入力として、正
相クロック信号出力と逆相クロック信号出力に時間差が
なく同時に変化するコンプリメンタリ二相クロック信号
を生成することができる。
【００１７】
【発明の効果】本発明は、クロック信号入力端子に与え
られた信号が反転論理素子を二段通った正相信号と反転
論理素子を四段通った正相信号を合成して正相クロック
信号を発生させると同時に、反転論理素子を三段通った
逆相信号を逆相クロック信号にするという構成により、
単相クロック信号を入力として、正相クロック信号出力
と逆相クロック信号出力に時間差がなく同時に変化する
コンプリメンタリ二相クロック信号を生成することので
きる優れた二相クロック信号発生回路を実現できるもの
である。
られた信号が反転論理素子を二段通った正相信号と反転
論理素子を四段通った正相信号を合成して正相クロック
信号を発生させると同時に、反転論理素子を三段通った
逆相信号を逆相クロック信号にするという構成により、
単相クロック信号を入力として、正相クロック信号出力
と逆相クロック信号出力に時間差がなく同時に変化する
コンプリメンタリ二相クロック信号を生成することので
きる優れた二相クロック信号発生回路を実現できるもの
である。
【図１】本発明の一実施例における二相クロック信号発
生回路の構成図
生回路の構成図
【図２】従来の二相クロック信号発生回路の構成図
【図３】図１に示した本発明の一実施例における各ノー
ドの波形を示す図
ドの波形を示す図
【図４】従来の二相クロック信号発生回路における各ノ
ードの波形を示す図
ードの波形を示す図
１ クロック信号入力端子 ２，３ クロック信号出力端子 ４〜８ 反転論理素子
Claims (1)
- 【特許請求の範囲】 【請求項１】入力端子がクロック信号入力端子に接続さ
れた第一の反転論理素子と、入力端子が前記第一の反転
論理素子の出力端子に接続され、出力端子が第一のクロ
ック信号出力端子に接続された第二の反転論理素子と、
入力端子が前記第一の反転論理素子の出力端子に接続さ
れた第三の反転論理素子と、入力端子が前記第三の反転
論理素子の出力端子に接続され、出力端子が第二のクロ
ック信号出力端子に接続された第四の反転論理素子と、
入力端子が前記第四の反転論理素子の出力端子に接続さ
れ、出力が前記第二の反転論理素子の出力端子に接続さ
れた二相クロック信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164300A JPH0514153A (ja) | 1991-07-04 | 1991-07-04 | 二相クロツク信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164300A JPH0514153A (ja) | 1991-07-04 | 1991-07-04 | 二相クロツク信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514153A true JPH0514153A (ja) | 1993-01-22 |
Family
ID=15790503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164300A Pending JPH0514153A (ja) | 1991-07-04 | 1991-07-04 | 二相クロツク信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514153A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004080101A (ja) * | 2002-08-09 | 2004-03-11 | Seiko Epson Corp | タイミング調整回路、駆動回路、電気光学装置および電子機器 |
| JP2011239363A (ja) * | 2010-04-30 | 2011-11-24 | Hynix Semiconductor Inc | 差動信号生成回路 |
-
1991
- 1991-07-04 JP JP3164300A patent/JPH0514153A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004080101A (ja) * | 2002-08-09 | 2004-03-11 | Seiko Epson Corp | タイミング調整回路、駆動回路、電気光学装置および電子機器 |
| JP2011239363A (ja) * | 2010-04-30 | 2011-11-24 | Hynix Semiconductor Inc | 差動信号生成回路 |
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