JP3484005B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非歪シリコンゲル
マニウム膜（歪シリコンゲルマニウム膜）と歪シリコン
膜（非歪シリコン膜）とのヘテロ接合を有する半導体装
置に関する。

【０００２】

【従来の技術】異なるバンドギャップを有する半導体を
接合してヘテロ接合を形成すると、均質な組成を有する
半導体材料では得られない、様々な特異な性質を得るこ
とができる。

【０００３】特に、バンドギャップの小さな材料からな
る薄膜層をよりバンドギャップの大きな材料からなる二
つの薄膜層で挟み込んだ量子構造の準位、つまり、量子
井戸構造の量子井戸層内にできる量子化した準位を利用
することにより、様々な素子を形成できるようになる。

【０００４】量子井戸構造のように、３次元方向のうち
一つの方向のみ薄い幅のヘテロ接合を形成する場合に
は、現在の薄膜成長技術により容易に形成することは可
能であるが、さらに、第２、第３の方向も薄いヘテロ接
合で閉じこめた構造、つまり、微細な量子細線構造、量
子箱構造を容易に形成することは困難である。

【０００５】これら量子井戸構造等の量子閉じ込め構造
は、従来主にＧａＡｓで代表される化合物半導体材料に
より形成されてきた。化合物半導体の場合、半導体を構
成する元素の組み合わせにより、結晶の格子定数とバン
ドギャップをそれぞれ独立に広い自由度で設計できると
いう利点がある。

【０００６】一方、ＵＬＳＩプロセスの進歩とともに開
発された微細加工技術が使えるシリコン系材料での量子
細線、量子箱等の量子閉じ込め構造の作成も盛んに研究
されている。

【０００７】例えば、シリコン系へテロ材料では、シリ
コンの他にシリコンとゲルマニウムの混晶の組み合わせ
を用いた薄膜成長方法で量子井戸構造を形成することが
可能である。また、ゲルマニウム単体で量子井戸構造を
形成することも可能である。

【０００８】しかしながら、シリコンとシリコンゲルマ
ニウムとのヘテロ接合を用いた量子閉じ込め構造の作成
に関してはいくつかの試みはあるものの、微細な量子閉
じ込め構造を形成することは困難であるという問題があ
った。

【０００９】

【発明が解決しようとする課題】上述の如く、シリコン
系へテロ材料の量子閉じ込め構造は、これまでのＵＬＳ
Ｉプロセスの微細加工技術を踏襲できるので期待されて
いるが、微細な量子閉じ込め構造を形成することは困難
であった。

【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、シリコンとシリコンゲ
ルマニウムとのヘテロ接合を用いて微細な量子閉じ込め
構造を容易に形成できるヘテロ接合構造を有する半導体
装置を提供することにある。

【００１１】

【課題を解決するための手段】［概要］本発明に係る半導体装置（請求項１）は、シリコン酸化
膜と、前記シリコン酸化膜上に形成され、量子細線構造
を有する電界効果トランジスタとを具備してなり、前記
電界効果トランジスタは、前記シリコン酸化膜上に形成
され、ストライプ状に加工された領域を有する非歪シリ
コン膜と、前記非歪シリコン膜の前記ストライプ状に加
工された領域上に形成されたゲート酸化膜と、前記スト
ライプ状に加工された領域の短辺両脇の前記非歪シリコ
ン膜の露出面上に形成され、ソースおよびドレインとし
ての非歪シリコンゲルマニウム膜と、前記非歪シリコン
ゲルマニウム膜および前記ゲート酸化膜上に形成された
歪シリコン膜と、前記非歪シリコンゲルマニウム膜上に
前記歪シリコン膜を介して設けられたソース電極および
ドレイン電極と、前記非歪シリコン膜の前記ストライプ
状に加工された領域に電圧を印加するためのゲート電極
とを具備してなることを特徴とする。 また、本発明に係
る半導体装置（請求項３）は、シリコン酸化膜と、前記
シリコン酸化膜上に形成され、量子細線構造を有する電
界効果トランジスタとを具備してなり、前記電界効果ト
ランジスタは、前記シリコン酸化膜上に形成され、スト
ライプ状に加工された領域を有する第１の非歪シリコン
膜と、前記第１の非歪シリコン膜の前記ストライプ状に
加工された領域上に形成されたゲート酸化膜と、前記ス
トライプ状に加工された領域の短辺両脇の前記第１の非
歪シリコン膜の露出面上に形成され、ソースおよびドレ
インとしての第２の非歪シリコン膜と、前記第２の非歪
シリコン膜および前記ゲート酸化膜上に形成された歪シ
リコンゲルマニウム膜と、前記第２の非歪シリコン膜上
に前記歪シリコンゲルマニウム膜を介して設けられたソ
ース電極およびドレイン電極と、前記第１の非歪シリコ
ン膜の前記ストライプ状に加工された領域に電圧を印加
するためのゲート電極とを具備してなることを特徴とす
る。

【００１２】

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（実施形態）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る量子細線を示す断面図である。

【００２５】この量子細線は、シリコン基板１１上に形
成された幅（ｘ方向の長さ）５０ｎｍ、長さ（ｘ方向お
よびｙ方向に垂直な方向）５００ｎｍのストライプ状の
シリコン酸化膜（ＳｉＯ₂ 膜）１２と、選択成長法によ
りシリコン酸化膜１２を避けるようにシリコン基板１１
の露出面上に選択的に形成され、ファセットを有する厚
さ（ｙ方向の長さ）１００ｎｍのｎ型シリコン膜１３
と、非選択成長法によりｎ型シリコン膜１３およびシリ
コン酸化膜１２の全面に形成された厚さ１０ｎｍのシリ
コンゲルマニウム膜（Ｇｅ組成２０％）１４と、非選択
成長によりシリコンゲルマニウム膜１４の全面に形成さ
れた厚さ１０ｎｍのアンドープのシリコン膜１５とから
構成されている。

【００２６】ここで、シリコンゲルマニウム膜１４はシ
リコン膜１３に比べて薄いので、歪が加わった状態で形
成されている（以下、歪シリコンゲルマニウム膜１４と
いう）。この結果、ＳｉとＳｉＧｅの禁制帯幅の差はそ
のほとんどが価電子帯に分配されので、ｘ方向に歪シリ
コンゲルマニウム膜１４にホールを閉じ込めることがで
きる。さらに、薄いシリコン膜１５により、ｙ方向に歪
シリコンゲルマニウム膜１４にホールの閉じ込めること
ができる。したがって、ｘ方向およびｙ方向にホールを
閉じ込める量子細線が実現される。

【００２７】本実施形態の量子細線は、歪シリコンゲル
マニウム膜１４のほとんどの部分がシリコン膜１３，１
５により囲まれた構造となっているが、一部（微細な領
域）だけが直接シリコン酸化膜１２に接接している。

【００２８】すなわち、シリコン基板１１をゲート電極
とし、シリコン酸化膜１２をゲート酸化膜とし、そし
て、歪シリコンゲルマニウム膜１４を半導体基板とする
ＭＯＳ構造が形成されている。

【００２９】このため、シリコン基板１１に適当な電界
を印加することにより、シリコン酸化膜１２と歪シリコ
ンゲルマニウム膜１４との界面にホールを効果的に閉じ
込めることができる。

【００３０】したがって、本実施形態の量子細線によれ
ば、確実にシリコン酸化膜１２の加工限界により決定さ
れるストライプ状の微細領域にホールを閉じ込めること
ができる非常に幅の狭い量子細線を容易に実現できるよ
うになる。 （第２の実施形態）図２は、本発明の第２の実施形態に
係る電界効果トランジスタ（ＦＥＴ）の平面図である。
また、図３、図４は、それぞれ、図２のＦＥＴのＡ−Ａ
´断面図、Ｂ−Ｂ´断面図である。なお、図１の量子細
線と対応する部分には図１と同一符号を付してある。

【００３１】本実施形態のＦＥＴは、第１の実施形態の
量子細線をチャネルに利用したものである。以下に本実
施形態のＦＥＴの製造方法の一例を説明する。まず、低
抵抗のｐ型シリコン基板２１の表面にゲート酸化膜２２
となる熱酸化膜を形成する。

【００３２】次に上記熱酸化膜を介してｐ型シリコン基
板２１の表面にｎ型ドーパント（例えばヒ素）をイオン
注入し、チャネル領域を規定するｎ型領域２３，２４を
形成する。これらｎ型領域２３，２４に挟まれた幅の狭
いストライプ状の領域がチャネル領域となる。

【００３３】次にＦＥＴの形成領域以外の上記熱酸化膜
を除去する。この結果、図２に示すパターンのように、
ゲート酸化膜２２としての熱酸化膜が残置する。このと
き、図２に示すように、ｎ型領域２３，２４上の熱酸化
膜は除去されるので、ｎ型のシリコン領域が露出する。

【００３４】次に選択成長法によりシリコン領域の露出
面上に第１の実施形態と同様のｎ型シリコン膜１３を選
択的に形成した後、非選択成長法により全面に第１の実
施形態と同様の歪みが加わったシリコンゲルマニウム膜
（以下、歪みシリコンゲルマニウム膜という）１４、シ
リコン膜１５を順次形成する。

【００３５】次に図４に示すように、シリコン膜１５上
にソース電極２５、ドレイン電極２６を形成し、ソース
電極２５側のｐ型シリコン基板２１上にゲート電極２７
を形成する。本実施形態の場合、ゲート電極２７はチャ
ネル領域とは別の領域に形成されている。すなわち、ゲ
ート電極２７に印加されたゲート電圧は、ｐ型シリコン
基板２１を介してチャネル領域に印加されるようになっ
ている。

【００３６】図５（ａ）、図５（ｂ）は、それぞれ、図
３のＦＥＴのＸ−Ｘ´断面図、Ｙ−Ｙ´断面におけるバ
ンド図である。図中、実線はゲート電圧を印加していな
いとき、破線はゲート電圧を印加したときのバンド図を
示している。ゲート電圧は負電圧である。

【００３７】ゲート電極２７に負電圧を印加すると、ｎ
型シリコン膜１３と歪シリコンゲルマニウム膜１４との
界面にホールが蓄積され、チャネルが形成されるので、
ソース・ドレイン間が導通状態となり、素子はオン状態
となる。このとき、ｎ型領域２３，２４に空乏層が伸び
るので、ホールの閉じ込め領域の狭化が期待できる。

【００３８】これにより、第１の本実施形態によりも幅
の狭い量子細線をチャネルとして利用でき、キャリアの
散乱を効果的に防止できる。したがって、動作速度が非
常に速いＦＥＴを実現できるようになる。 （第３の実施形態）図６は、本発明の第３の実施形態に
係る量子細線を示す断面図である。

【００３９】本実施形態の量子細線は、シリコン基板３
１上に形成されたストライプ状のシリコン酸化膜３２
と、選択成長法によりシリコン酸化膜３２を避けるよう
にシリコン基板３１の露出面上に選択的に形成され、フ
ァセットを有する厚さ２００ｎｍの第１のシリコンゲル
マニウム膜（Ｇｅ組成３５％）３３と、非選択成長法に
よりシリコン酸化膜３２およびシリコンゲルマニウム膜
３３の全面に順次形成された厚さ５ｎｍの歪シリコン膜
３４、厚さ１５ｎｍの第２のシリコンゲルマニウム膜３
５、厚さ５ｎｍのシリコン膜３６とから構成されてい
る。

【００４０】ここで、シリコンゲルマニウム膜３３上に
形成されたシリコン膜である歪シリコン膜３４の歪は以
下のようにして発生する。シリコンゲルマニウム膜３３
は、厚さが臨界膜厚より厚いため、格子緩和を起こして
いる。したがって、シリコンゲルマニウム膜３３上に形
成されるシリコン膜はシリコンゲルマニウム膜３３によ
り引っ張り応力を受け、歪が発生する。

【００４１】本実施形態の量子細線は、第１の実施形態
のそれとは異なり、シリコンゲルマニウム膜３３と歪シ
リコン膜３４との界面に電子が閉じ込められる量子井戸
が形成される。本実施形態でも第１の本実施形態と同様
な効果が得られる。また、本実施形態の量子細線第を用
いても、第２の実施形態と同様に、ＦＥＴを形成でき
る。 （第４の実施形態）図７は、本発明の第４の実施形態に
係る量子細線の製造工程を示す工程断面図である。

【００４２】まず、図７（ａ）に示すようなＳＯＩ基板
を用意する。すなわち、シリコン支持板４１上に厚さ１
μｍのシリコン酸化膜４２、厚さ１００μｍのシリコン
膜４３が順次設けられた構造のＳＯＩ基板を用意する。
シリコン膜４３の主面は（１００）面である。

【００４３】次に図７（ｂ）に示すように、シリコン膜
４３を長辺１００ｎｍ、短辺１０ｎｍのストライプ状に
エッチング加工する。このとき、ストライプ状のシリコ
ン膜４３の厚さが５ｎｍとなり、また、ストライプ状の
シリコン膜４３以外の基板表面ではシリコン酸化膜４２
が露出するようにする。

【００４４】次に図７（ｃ）に示すように、選択成長法
によりシリコン膜４３上に厚さ１００ｎｍのシリコンゲ
ルマニウム膜（Ｇｅ組成３０％）４４を選択的に形成し
た後、選択成長法によりシリコンゲルマニウム膜４４上
に厚さ１０ｎｍの歪シリコン膜４５を選択的に形成す
る。

【００４５】ここで、シリコン膜４３の厚さは薄いの
で、その上に成長させたシリコンゲルマニウム膜４４は
容易に格子緩和を起こす。この結果、シリコンゲルマニ
ウム膜４４上の歪シリコン膜４５は引っ張り応力による
歪が加わった状態となる。

【００４６】歪ＳｉとＳｉＧｅとのヘテロ接合では、Ｓ
ｉＧｅの伝導帯は歪Ｓｉのそれよりもエネルギーが高
い。したがって、電子は歪シリコン膜４５側に蓄積され
る。ここで、従来は、次のようにしてＳｉとＳｉＧｅと
のヘテロ接合を形成している。

【００４７】まず、シリコン膜（シリコン膜４３に相
当）の全面にシリコン酸化膜を形成し、このシリコン酸
化膜に微細なストライプ状の開口部を形成した後、上記
シリコン膜の表面を露出させる。

【００４８】この後、選択成長法により上記シリコン膜
の露出面上にシリコンゲルマニウム膜（シリコンゲルマ
ニウム膜４４に相当）、シリコン膜（歪シリコン膜４５
に相当）を形成して、ＳｉとＳｉＧｅとのヘテロ接合が
得られる。

【００４９】このような従来法の場合、シリコンゲルマ
ニウム膜が格子緩和を起こし、かつ転移密度の低減をす
るためには、シリコンゲルマニウム膜の厚さは数１００
ｎｍ以上であることが必要である。

【００５０】このような厚いシリコンゲルマニウム膜を
形成すると、シリコンゲルマニウム膜はシリコン酸化膜
上にも形成されるので、シリコン膜の露出面上にシリコ
ンゲルマニウム膜を選択的に形成することができなくな
り、量子細線の形成が困難になるという問題が生じる。

【００５１】また、従来法では、選択成長が可能な２０
０ｎｍ以下の厚さでは、シリコンゲルマニウム膜が格子
緩和を起こさないため、電子を閉じ込める量子井戸を形
成することができない。

【００５２】一方、本実施形態の場合、シリコン膜４
３、シリコンゲルマニウム膜４４、歪シリコン膜４５の
各膜はそれぞれ成長の進行とともにファセットと呼ばれ
る特有の面が形成される。

【００５３】その結果、各膜４３，４４，４５の断面形
状は、図７（ｃ）に示すように台形になり、シリコンゲ
ルマニウム膜４４と歪シリコン膜４５との界面の幅は、
シリコン膜４３とシリコンゲルマニウム膜４４との界面
の幅よりも狭くなる。

【００５４】したがって、本実施形態によれば、加工寸
法の限界より決定される量子細線よりも細い量子細線が
得られるようになる。 （第５の実施形態）図８は、本発明の第５の実施形態に
係る電界効果トランジスタ（ＦＥＴ）の斜視図である。
なお、図７の量子細線と対応する部分には図７と同一符
号を付してある。

【００５５】本実施形態のＦＥＴは、第４の実施形態の
量子細線をチャネルに利用したものである。以下に本実
施形態のＦＥＴの製造方法の一例を説明する。まず、第
４の実施形態と同様に、ストライプ状のシリコン膜４３
上にシリコンゲルマニウム膜４４、歪シリコン膜４５を
順次形成した後、選択成長法により歪シリコン膜４５上
に厚さ１５ｎｍのｎ型シリコンゲルマニウム膜４６、厚
さ８ｎｍのシリコン膜４７を順次選択的に形成する。

【００５６】この結果、シリコンゲルマニウム膜４４、
歪シリコン膜４５およびｎ型シリコンゲルマニウム膜４
６からなる量子井戸構造が得られる。この場合、歪シリ
コン膜４５が量子井戸層となり、ｎ型シリコンゲルマニ
ウム膜４６から供給される電子により２次元電子ガスが
形成される。このような量子井戸構造により電子は膜厚
方向に閉じ込められるが、第４の実施形態と同様に、量
子細線構造により幅方向にも閉じ込められる。

【００５７】次にシリコン膜４７を酸化してゲート酸化
膜（不図示）を形成した後、多結晶シリコンからなるゲ
ート電極４８を形成する。最後に、イオン注入によりソ
ース領域、ドレイン領域（不図示）を形成し、ソース電
極４９、ドレイン電極５０を形成して完成する。

【００５８】なお、本実施形態では、量子細線の上面の
みにゲート電極４８を形成したが、量子細線の上面およ
び側面にもゲート酸化膜を形成して、量子細線の上面お
よび側面にゲート電極４８を形成しても良い。これによ
り、量子細線の電子の閉じ込め効果をより高くできるよ
うになる。

【００５９】本実施形態のＦＥＴでは、第２の実施形態
のそれとは異なり、ゲート電極４８に電圧を印加しない
状態で、既に量子井戸構造内に２次元電子ガスが存在し
ており、ソース・ドレイン間は導通状態となっている。
すなわち、本実施形態のＦＥＴはノーマリオンタイプで
ある。したがって、ゲート電極４８に電圧を印加するこ
とにより、素子をオフ状態とすることができる。

【００６０】なお、ｎ型シリコンゲルマニウム膜４６の
代わりにアンドープのシリコンゲルマニウム膜を用いる
ことにより、第２の実施形態と同様に、ノーマリオフタ
イプのＦＥＴに変えることもできる。この場合、チャネ
ルが容易に形成されるように、ソース領域、ドレイン領
域をゲート電極４８に近接させる必要がある。 （第６の実施形態）図９は、本発明の第６の実施形態に
係る電界効果トランジスタ（ＦＥＴ）の斜視図である。
なお、図８の量子細線と対応する部分には図８と同一符
号を付してある。

【００６１】このＦＥＴは、図８の量子細線を複数用い
て形成したものである。すなわち、３本の量子細線５１
を平行に配列形成し、これら量子細線５１に共通なゲー
ト電極４８、ソース電極４９、ドレイン電極５０を設け
ている。なお、図では量子細線５１の構造は省略してあ
る。また、図中、５２は量子細線５１間を絶縁する絶縁
膜を示している。

【００６２】これまで説明した量子細線はいずれも移動
度が高いが幅が狭いので、ＦＥＴに利用する場合には電
子の総量が不十分で、所望の相互コンダクタンスを得る
のが難しくなる可能性がある。

【００６３】しかし、本実施形態のように、複数の量子
細線５１を結合することにより、容易に所望の相互コン
ダクタンスを有するＦＥＴを実現できるようになる。な
お、本実施形態では、図８の量子細線を用いたが、他の
量子細線を用いても同様の効果が得られる。 （第７の実施形態）図１０は、本発明の第７の実施形態
に係る電界効果トランジスタ（ＦＥＴ）の形成方法を示
す工程断面図である。

【００６４】本実施形態は、シリコンおよびシリコンゲ
ルマの択成長・非選択成長技術の組み合わせで、ＦＥＴ
を形成する例である。まず、図１０（ａ）に示すよう
に、厚さ１μｍのシリコン酸化膜６１上に厚さ１００ｎ
ｍの低抵抗のｐ型シリコン膜６２が形成されてなるＳＯ
Ｉ基板を用意する。

【００６５】次に図１０（ｂ）に示すように、熱酸化法
によりｐ型シリコン膜６２の表面にゲート酸化膜として
の厚さ５ｎｍの熱酸化シリコン膜６３を形成した後、こ
の熱酸化シリコン膜６３、ｐ型シリコン膜６２を幅１５
ｎｍ×長さ１００ｎｍのストライプ状に加工する。この
ストライプ状のｐ型シリコン膜６２は、ゲートとして用
いられる。また、ｐ型シリコン膜６２の幅は１００ｎｍ
以下であることが好ましい。

【００６６】このとき、ストライプ状でない領域のｐ型
シリコン膜６２を５ｎｍ程度残してシリコン酸化膜６１
が露出しないようにする。なお、ｐ型シリコン膜６２の
加工は、エッチング溶液等により直接エッチングするの
ではなく、例えば、除去する部分のｐ型シリコン膜６２
を選択的に酸化した後、この酸化部分をＨＦ溶液等でエ
ッチング除去しても良い。

【００６７】次に図１０（ｃ）に示すように、選択成長
法によりｐ型シリコン膜６２の露出面上に厚さ２００ｎ
ｍのｎ型シリコンゲルマニウム膜（Ｇｅ組成２５％）６
４を選択的に形成する。ｎ型シリコンゲルマニウム膜６
４には１×１０¹⁹ｍ^-3のｎ型ドーパント（例えばＡｓ）
が添加されている。ｎ型シリコンゲルマニウム膜６４の
厚さは１００〜３００ｎｍであることが好ましい。

【００６８】ｎ型シリコンゲルマニウム膜６４は厚く成
長されているので、ｎ型シリコンゲルマニウム膜６４は
格子緩和する。また、ｎ型シリコンゲルマニウム膜６４
は薄く残ったｐ型シリコン膜６２の露出面上からはみ出
して、熱酸化シリコン膜６３上にも形成される。この結
果、熱酸化シリコン膜６３の露出面は、ｎ型シリコンゲ
ルマニウム膜６４の成長開始前のそれよりも小さくなっ
ている。

【００６９】次に図１０（ｄ）に示すように、非選択成
長法により熱酸化シリコン膜６３およびｎ型シリコンゲ
ルマニウム膜６４の全面に厚さ１０ｎｍのアンドープの
歪シリコン膜６５を形成して、量子細線が完成する。歪
シリコン膜６５の厚さは、熱酸化シリコン膜６３、ｎ型
シリコンゲルマニウム膜６４上で同じになる。

【００７０】また、熱酸化シリコン膜６３の幅は狭いの
で、熱酸化シリコン膜６３上のシリコン膜６５は、ｎ型
シリコンゲルマニウム膜６４からの横方向の固相成長に
より、単結晶シリコンとすることも可能である。

【００７１】本実施形態の場合、ｎ型シリコンゲルマニ
ウム膜６４が格子緩和し、歪シリコン膜６５が形成され
るので、この歪シリコン膜６５側に２次元電子ガスが形
成される。

【００７２】次に図１０（ｅ）に示すように、ｎ型シリ
コンゲルマニウム膜６４にｎ型ドーパントをイオン注入
して高濃度のｎ型コンタクト領域６６，６７を形成す
る。本実施形態の量子細線の場合、量子細線の両端では
なく、両脇にソース、ドレインを形成する。したがっ
て、チャネル長を非常に小さくできる。

【００７３】最後に、同図（ｅ）に示すように、ｎ型コ
ンタクト領域６６，６７上にそれぞれソース電極６８、
ドレイン電極６９を形成し、ストライプ状のｐ型シリコ
ン膜６２に電圧を印加するためのゲート電極（不図示）
を形成して完成する。

【００７４】本実施形態のＦＥＴでは、電子移動度の速
い歪シリコン膜６５をチャネル領域として利用できる
上、ＳＯＩ基板上に素子を作製することにより寄生容量
を低減できるので、非常に高速な動作が可能となる。

【００７５】さらにＳＯＩ基板を用いたときに特に問題
となるインパクトイオン化によるホール発生の問題は、
本実施形態の場合、ソース・ドレイン領域（ｎ型シリコ
ンゲルマニウム膜６４）がチャネル領域（歪シリコン膜
６５）よりもバンドギャップが小さいので、解決できて
いる。

【００７６】また、ｎ型シリコンゲルマニウム膜６４の
選択成長時に、熱酸化シリコン膜６３上にｎ型シリコン
ゲルマニウム膜６４が食い込むので、実効的にリソグラ
フィーの精度以上に狭いゲート長をセルフアライン的に
達成できる。

【００７７】このＦＥＴでは、ゲート電極に正電圧を印
加することにより、熱酸化シリコン膜６３上のストライ
プ状のｐ型シリコン膜６２に反転層３が形成され、電子
が蓄えられ、ソース・ドレイン間が導通状態になる。

【００７８】また、ｎ型コンタクト領域６６，６７はス
トライプ状のｐ型シリコン膜６２に近接していないが、
ｎ型シリコンゲルマニウム膜６４から供給される電子が
その上のＳｉ膜歪シリコン膜６５中に溜め込まれる。し
たがって、ｎ型コンタクト領域６６，６７とストライプ
状のｐ型シリコン膜６２との間は低抵抗となり、安定し
たＦＥＴ動作が可能となる。したがって、従来のように
ゲート加工の精度の他にソース・ドレイン形成の精度を
高める必要がない。

【００７９】本実施形態では、第３の実施形態の場合と
同様に歪シリコン膜に電子を溜め込む構造を採用した
が、第１の実施形態の場合と同様に、歪みシリコンゲル
マニウム膜にホールを溜め込む形でＦＥＴを形成するこ
ともできる。 （第８の実施形態）図１１は、本発明の第８の実施形態
に係る電界効果トランジスタ（ＦＥＴ）の断面図であ
る。

【００８０】以下に本実施形態のＦＥＴの製造方法の一
例を説明する。まず、低抵抗のｐ型シリコン基板７１の
表面に厚さ１０ｎｍの熱酸化シリコン膜７２を形成す
る。

【００８１】次にこの熱酸化シリコン膜７２に幅８０ｎ
ｍ×長さ１２００ｎｍのストライプ状の開口部を形成し
て、ｐ型シリコン基板７１の表面を露出させる。ただ
し、開口部を形成する前に、開口部が形成される領域以
外の熱酸化シリコン膜７２の下部のｐ型シリコン基板７
１の表面にｎ型ドーパントをイオン注入して、ゲートし
てのｎ型領域７３を形成しておく。

【００８２】次に選択成長によりｐ型シリコン基板７１
の露出面上に厚さ１５ｎｍの歪シリコンゲルマニウム膜
７４を選択的に形成する。なお、歪シリコンゲルマニウ
ム膜７４を直接形成せずに、ｐ型シリコン基板７１の露
出面上に薄いｐ型シリコン膜を成長した後、歪シリコン
ゲルマニウム膜７４を形成しても良い。

【００８３】次に非選択成長法により全面に厚さ５０ｎ
ｍのシリコン膜７５を形成する。この工程で、ストライ
プ状の開口部上に量子細線が完成する。そして、この量
子細線の両端にソース電極、ドレイン電極を形成し、ｎ
型領域７３に電圧を印加するゲート電極を形成してＦＥ
Ｔが完成する。

【００８４】本実施形態のＦＥＴでは、歪シリコンゲル
マニウム膜７４を用いて量子細線を形成しているので、
ＳｉとＳｉＧｅの禁制帯幅の差はそのほとんどが価電子
帯に分配されるので、ｐ型シリコン基板７１から供給さ
れるホールは歪シリコンゲルマニウム膜７４側に２次元
ホールガスとして蓄えられる。

【００８５】この状態でゲート電極に正の電圧を印加す
ると、ｎ型領域７３からストライプ状の開口部の歪シリ
コンゲルマニウム膜７４に向けて空乏層が延びるので、
量子細線の閉じ込め効果が増す。そして、ゲート電極に
印加する電圧を増すと、歪シリコンゲルマニウム膜７４
に供給されるホールが減少し、ソース・ドレイン間は非
導通状態になる。 （第９の実施形態）図１２は、本発明の第９の実施形態
に係る電界効果トランジスタ（ＦＥＴ）の断面図であ
る。

【００８６】本実施形態のＦＥＴは、ＳＯＩ基板を用い
て形成した第８の実施形態と逆導電型のＦＥＴである。
以下に本実施形態のＦＥＴの製造方法の一例を説明す
る。まず、シリコン酸化膜８０上に厚さ５ｎｍのシリコ
ン膜８１が形成されたＳＯＩ基板を用意する。

【００８７】次にシリコン膜８１の全面に厚さ３００ｎ
ｍのシリコンゲルマニウム膜（Ｇｅ組成２５％）８２を
形成した後、このシリコンゲルマニウム膜８２の全面に
厚さ２０ｎｍのシリコン膜８３を形成する。

【００８８】次にシリコン膜８３の表面１０ｎｍ（Ｓｉ
結晶換算）を熱酸化して熱酸化シリコン膜８４を形成す
る。この熱酸化シリコン膜８４の膜厚は酸化される前の
シリコン膜８３よりも厚くなる。

【００８９】次に熱酸化シリコン膜８４上に高濃度のホ
ウ素（Ｂ）を添加した厚さ２００ｎｍのＳｉＯ₂ 膜、つ
まり、ＢＳＧ膜（不図示）を形成した後、このＢＳＧ
膜、熱酸化シリコン膜８４に幅５０ｎｍ×長さ１０００
ｎｍのストライプ状の開口部８５を形成する。

【００９０】次に高温でアニールによりＢＳＧ膜中のホ
ウ素をシリコンゲルマニウム膜８２、シリコン膜８１に
拡散させてゲートとしてのｐ型領域８６を形成した後、
ＢＳＧ膜を除去する。

【００９１】次に非選択成長法により全面に厚さ３０ｎ
ｍのｎ型シリコンゲルマニウム膜（Ｇｅ組成２５％）８
７を形成し、引き続き、非選択成長法により全面に厚さ
１０ｎｍのシリコン膜８８を形成する。

【００９２】ここで、シリコンゲルマニウム膜８２，８
７は厚く、シリコン膜８３は薄いので、シリコンゲルマ
ニウム膜８２，８７は格子緩和する。したがって、シリ
コン膜８３は歪が加わった状態で形成となる（以下、歪
シリコン膜８３という）。その結果、ＳｉとＳｉＧｅの
禁制帯幅の差はそのほとんどが価電子帯に分配される。

【００９３】したがって、本実施形態のように、開口部
８５上の幅が狭い歪シリコン膜８３をシリコンゲルマニ
ウム膜８２、ｎ型シリコンゲルマ８７で取り囲んだ構造
は、ｎ型シリコンゲルマ８７から供給される電子を歪シ
リコン膜８３側に２次元電子ガスとして蓄える量子細線
となる。

【００９４】最後に、第２の実施形態と同様に、量子細
線の両端にソース電極、ドレイン電極（不図示）を形成
し、そして、ｐ型領域８６に電圧を印加するゲート電極
（不図示）を形成して、量子細線を利用したＦＥＴが完
成する。

【００９５】本実施形態でも第９の実施形態と同様に、
ゲート電極に電圧を印加すると、ｐ領域８６からストラ
イプ状の開口部８５の歪シリコン膜８３に向けて空乏層
が延びるので、量子細線の閉じ込め効果が増す。そし
て、ゲート電極に印加する電圧を増すと、歪シリコン膜
８３に供給される電子は減少し、ソース・ドレイン間は
非導通状態になる。

【００９６】なお、第７の実施形態と同様に、量子細線
の両脇にソース電極、ドレイン電極を形成しても良い。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、上記実施例では、具体的な素子としてＦＥ
Ｔの場合について説明したが、本発明は他の素子にも適
用できる。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施できる。

【００９７】

【発明の効果】以上述べたように本発明によれば、シリ
コンとシリコンゲルマとのヘテロ接合を用いて微細な量
子閉じ込め構造を容易に形成できるヘテロ接合構造を有
する半導体装置を実現できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る量子細線を示す
断面図

【図２】本発明の第２の実施形態に係るＦＥＴの平面図

【図３】図２のＦＥＴのＡ−Ａ´断面図

【図４】図２のＦＥＴのＢ−Ｂ´断面図

【図５】図３のＦＥＴの断面図

【図６】本発明の第３の実施形態に係る量子細線を示す
断面図

【図７】本発明の第４の実施形態に係る量子細線の製造
工程を示す工程断面図

【図８】本発明の第５の実施形態に係るＦＥＴの斜視図

【図９】本発明の第６の実施形態に係るＦＥＴの斜視図

【図１０】本発明の第７の実施形態に係るＦＥＴの形成
方法を示す工程断面図

【図１１】本発明の第８の実施形態に係るＦＥＴの断面
図

【図１２】本発明の第９の実施形態に係るＦＥＴの断面
図

【符号の説明】

１１…シリコン基板 １２…シリコン酸化膜 １３…ｎ型シリコン膜 １４…歪シリコンゲルマニウム膜 １５…シリコン膜 ２１…ｐ型シリコン基板 ２２…ゲート酸化膜 ２３…ｎ型領域 ２４…ｎ型領域 ２５…ソース電極 ２６…ドレイン電極 ２７…ゲート電極 ３１…シリコン基板 ３２…シリコン酸化膜 ３３…第１のシリコンゲルマニウム膜 ３４…歪シリコン膜 ３５…第２のシリコンゲルマニウム膜 ３６…シリコン膜 ４１…シリコン支持板 ４２…シリコン酸化膜 ４３…シリコン膜 ４４…シリコンゲルマニウム膜 ４５…歪シリコン膜 ４６…ｎ型シリコン膜 ４７…シリコン膜 ４８…ゲート電極 ４９…ソース電極 ５０…ドレイン電極 ５１…量子細線 ６１…シリコン酸化膜 ６２…ｐ型シリコン膜 ６３…熱酸化シリコン膜 ６４…ｎ型シリコンゲルマニウム膜 ６５…歪シリコン膜 ７１…ｐ型シリコン基板 ７２…熱酸化シリコン膜 ７３…ｎ型領域 ７５…歪シリコンゲルマニウム膜 ８１…シリコン膜 ８２…シリコンゲルマニウム膜 ８３…歪シリコン膜 ８４…熱酸化シリコン膜 ８５…開口部 ８６…ｐ型領域 ８７…ｎ型シリコンゲルマニウム膜 ８８…シリコン膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 聖支 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 平岡 佳子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 黒部 篤 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平６−224122（ＪＰ，Ａ) 特開 平６−85317（ＪＰ，Ａ) 特開 平７−162015（ＪＰ，Ａ) 特開 平６−188414（ＪＰ，Ａ) 特開 平５−275473（ＪＰ，Ａ) Ｔａｒｏ ＡＲＡＫＡＷＡ， Ｓｈｉ ｒｏ ＴＳＵＫＡＭＯＴＯ， Ｙａｓｕ ｓｈｉ ＮＡＧＡＭＵＮＥ， Ｍａｓａ ｏ ＮＩＳＨＩＯＫＡ， Ｊｉｎ−Ｈｅ ｅ Ｌｅｅ，Ｙａｓｕｈｉｋｏ ＡＲＡ ＫＡＷＡ，”Ｆａｂｒｉｃａｔｉｏｎ ｏｆ ＩｎＧａＡｓ ｓｔｒａｉｎｅｄ Ｑｕａｎｔｕｍ Ｗｉｒｅ Ｓｔｒｕ ｃｔｕｒｅ Ｕｓｉｎｇ Ｓｌｅｃｔｉ ｖｅ−Ａｒｅａ Ｍｅｔａｌ−Ｏｒｇａ ｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａ，Ｊａ ｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，1993 年10月 １日，Ｐａｒｔ２， Ｖｏｌ. 32， Ｎｏ．10Ａ，ｐｐ．Ｌ1377−Ｌ 1379，タイトル欠損あり Ｎ． Ｕｓａｍｉ， Ｔ． Ｍｉｎ ｅ， Ｓ． Ｆｕｋａｔｓｕ， Ｙ． Ｓｈｉｒａｋｉ，”ＦＡＢＲＩＣＡＴＩ ＯＮ ＯＦ ＳｉＧｅ／Ｓｉ ＱＵＡＮ ＴＵＭ ＷＩＲＥ ＳＴＲＵＣＴＵＲＥ ＯＮ Ａ Ｖ−ＧＲＯＯＶＥ ＰＡＴ ＴＥＲＮＥＤ Ｓｉ ＳＵＢＳＴＲＡＴ Ｅ ＢＹ ＧＡＳ−ＳＯＵＲＣＥ Ｓ ｉ，Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃ ｔｒｏｎｉｃｓ，1994年，Ｖｏｌ．37, Ｎｏｓ．４−６，ｐｐ．539−541，タ イトル欠損あり (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/80 H01L 29/06 H01L 29/66 H01L 29/78 H01L 21/20 H01L 21/205 Ｗｅｂ ｏｆ Ｓｃｉｅｎｃｅ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】シリコン酸化膜と、 前記シリコン酸化膜上に形成され、量子細線構造を有す
   る電界効果トランジスタとを具備してなり、 前記電界効果トランジスタは、 前記シリコン酸化膜上に形成され、ストライプ状に加工
   された領域を有する非歪シリコン膜と、 前記非歪シリコン膜の前記ストライプ状に加工された領
   域上に形成されたゲート酸化膜と、 前記ストライプ状に加工された領域の短辺両脇の前記非
   歪シリコン膜の露出面上に形成され、ソースおよびドレ
   インとしての非歪シリコンゲルマニウム膜と、 前記非歪シリコンゲルマニウム膜および前記ゲート酸化
   膜上に形成された歪シリコン膜と、 前記非歪シリコンゲルマニウム膜上に前記歪シリコン膜
   を介して設けられたソース電極およびドレイン電極と、 前記非歪シリコン膜の前記ストライプ状に加工された領
   域に電圧を印加するためのゲート電極と を具備してなる
   ことを特徴とする半導体装置。
2. 【請求項２】前記ゲート酸化膜上に前記非歪シリコンゲ
   ルマニウム膜が食い込んでいることを特徴とする請求項
   １に記載の半導体装置。
3. 【請求項３】シリコン酸化膜と、 前記シリコン酸化膜上に形成され、量子細線構造を有す
   る電界効果トランジスタとを具備してなり、 前記電界効果トランジスタは、 前記シリコン酸化膜上に形成され、ストライプ状に加工
   された領域を有する第１の非歪シリコン膜と、 前記第１の非歪シリコン膜の前記ストライプ状に加工さ
   れた領域上に形成され たゲート酸化膜と、 前記ストライプ状に加工された領域の短辺両脇の前記第
   １の非歪シリコン膜の露出面上に形成され、ソースおよ
   びドレインとしての第２の非歪シリコン膜と、 前記第２の非歪シリコン膜および前記ゲート酸化膜上に
   形成された歪シリコンゲルマニウム膜と、 前記第２の非歪シリコン膜上に前記歪シリコンゲルマニ
   ウム膜を介して設けられたソース電極およびドレイン電
   極と、 前記第１の非歪シリコン膜の前記ストライプ状に加工さ
   れた領域に電圧を印加するためのゲート電極と を具備し
   てなることを特徴とする半導体装置。
4. 【請求項４】前記ゲート酸化膜上に前記第２の非歪シリ
   コン膜が食い込んでいることを特徴とする請求項３に記
   載の半導体装置。