JP3489006B2 - フラッシュメモリの書き込み方法 - Google Patents
フラッシュメモリの書き込み方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はフラッシュメモリの書き
込み方法に関する。 【０００２】 【従来の技術】近年、電気的に一括消去、および書き込
みをＣＰＵから行えるフラッシュメモリが発表されてい
る。しかしながら、このフラッシュメモリのパッケージ
は、小型のＳＯＰ（ＳＭＡＬＬ ＯＵＴ−ＬＩＮＥ Ｐ
ＡＣＫＡＧＥ）やＴＳＯＰ（ＴＨＩＮ ＳＯＰ）であ
り、システムプログラム書き込み後、コンピュータシス
テムに実装することは、きわめて細いピンが多数密集し
て配列されているため、事実上不可能である。したがっ
て、実装後にシステムプログラムの書き込みを行う必要
がある。従来、この書き込みを行うプログラムを格納し
たＲＯＭをフラッシュメモリとは別途に実装する方法が
考えられていた。 【０００３】 【発明が解決しようとする課題】上述した従来の方法で
は、１度書き込みが終了したら再び使用されることがな
いＲＯＭをフラッシュメモリとは別途に実装することに
なり、そのためのスペースが必要となる。また、各コン
ピュータシステムにそれぞれＲＯＭを実装するため、製
造コストが高いものとなる。本発明の目的は、フラッシ
ュメモリとは別のＲＯＭをコンピュータシステムに常時
実装することなく、フラッシュメモリにプログラムを書
き込むことができる、フラッシュメモリの書き込み方法
を提供することにある。 【０００４】 【課題を解決するための手段】本発明のフラッシュメモ
リの書き込み方法は、１ワードのジャンプ命令を有する
ＣＰＵと、該ＣＰＵのデータバスの各データ線に設けら
れ、該データバスの各データ線がフローティング状態の
ときに該データバスの各データ線に前記ジャンプ命令を
作り出すための複数のプルダウン用またはプルアップ用
の抵抗と、該プルダウン用またはプルアップ用の抵抗に
より確定される前記ジャンプ命令により指定されるジャ
ンプ先のアドレスが割り当てられているフラッシュメモ
リとを有し、リスタートアドレスには何も割り当てられ
ていないコンピュータシステムで用いられるフラッシュ
メモリの書き込み方法であって、ブートプログラムが格
納され、装着時には前記ＣＰＵのリスタートアドレスが
割り当てられる着脱自在なＲＯＭが前記コンピュータシ
ステムに装着された後、前記ＲＯＭのブートプログラム
が実行されると、前記コンピュータシステムとは別のコ
ンピュータにより、前記ＣＰＵに所定のデータを与えて
前記フラッシュメモリにシステムプログラムを書き込ま
せるステップを有することを特徴とする。 【０００５】 【作用】フラッシュメモリが未書き込みのときは、ブー
トプログラムが格納され、装着時にはＣＰＵのリスター
トアドレスが割り当てられる着脱自在なＲＯＭをコンピ
ュータシステムに装着する。このＲＯＭのブートプログ
ラムが実行されると、コンピュータシステムとは別のコ
ンピュータにより、ＣＰＵに所定のデータを与えて前記
フラッシュメモリにシステムプログラムを書き込ませ
る。書き込み後、このＲＯＭをコンピュータシステムか
ら外しておく。その後のＣＰＵの再スタート時には、デ
ータバスの各データ線に設けられた複数のプルダウン用
またはプルアップ用の抵抗でデータ（ジャンプ命令）を
確定させることにより、フラッシュメモリとは別のＲＯ
Ｍを用いることなく、フラッシュメモリに書き込まれた
システムプログラムの開始アドレスへジャンプする動作
をＣＰＵに行わせることができる。 【０００６】 【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のフラッシュメモリの書き込
み方法の一実施例を示すコンピュータシステムのブロッ
ク図、図２は図１のコンピュータシステムのメモリマッ
プである。図１のコンピュータシステムは、ＲＯＭの部
分にフラッシュメモリ２が設けられ、そのアドレス指定
に若干の相違がある点を除き、特開平３−１３９７２０
号公報に開示されているものと概略同等のものである。
ＣＰＵ１は、アドレスバス６，データバス７，インバー
タ４，ＮＡＮＤ回路５と接続され、２０ビットのアドレ
スＡ19〜Ａ0 （Ａ19が最上位ビット），１６ビットのデ
ータＤ15〜Ｄ0（Ｄ15が最上位ビット），リード／ライ
ト選択信号Ｒ／Ｗ，データストローブ信号ＤＳＴＢ，リ
セット信号ＲＥＳＥＴを入出力し、リセット信号ＲＥＳ
ＥＴにより再スタートする。このときのリスタートアド
レスはＦＦＦＦ０H となるように構成されている。フラ
ッシュメモリ２は、ＣＰＵ１の下位１９ビットのアドレ
スＡ18〜Ａ0 がアドレスバス６より入力され、最上位の
アドレスＡ19のチップイネーブル信号ＣＥにより選択さ
れ、ＮＡＮＤ回路５の出力信号であるリード信号ＲＤに
より１６ビットのデータＤ15〜Ｄ0 をデータバス７に出
力する。また、フラッシュメモリ２は、図２に示すよう
にアドレス０００００H （Ａ19〜Ａ0 ＝０）〜７ＦＦＦ
ＦH （Ａ19＝０，Ａ18〜Ａ0 ＝１）が割り当てられ、ア
ドレス００４００H 〜７ＦＦＦＦH にシステムプログラ
ム、アドレス０００７０H 〜０００７４H にシステムプ
ログラムの開始アドレス００４００H にジャンプする３
ワードのジャンプ命令が格納されている。さらに、図２
に示すように、その他のメモリ１２はアドレス８０００
０H 〜ＤＦＦＦＦH が、ワークＲＡＭ１３はアドレスＥ
００００H 〜Ｆ００００H がそれぞれ割り当てられてい
る。ＣＰＵ１のリスタートアドレスＦＦＦＦ０H には何
も割り当てられていない。インバータ４はＣＰＵ１から
出力されるデータストローブ信号ＤＳＴＢの極性を反転
する。ＮＡＮＤ回路５はＣＰＵ１のリード／ライト信号
Ｒ／Ｗとインバータ４の出力信号の論理積を取り、フラ
ッシュメモリ２のリード信号ＲＤとして出力する。デー
タＤ15，Ｄ 8 ，Ｄ4 ，Ｄ2 のデータバス７の各データ線
とアース９間にはプルダウン用の抵抗Ｒ15，Ｒ8 ，Ｒ
4 ，Ｒ2 が接続され、データＤ14〜Ｄ9 ，Ｄ7 〜Ｄ5 ，
Ｄ3 ，Ｄ1 ，Ｄ0 のデータバス７の各データ線と電源８
間にはプルアップ用の抵抗Ｒ14〜Ｒ9 ，Ｒ7 〜Ｒ5 ，Ｒ
3 ，Ｒ1 ，Ｒ0 が接続されている。アドレスバス６，デ
ータバス７，リード／ライト選択信号Ｒ／Ｗ，データス
トローブ信号ＤＳＴＢ，リセット信号ＲＥＳＥＴおよび
クロック信号等の各信号線は、拡張バスコネクタにより
種々の外部装置と接続可能になっている。ここでは、外
部装置として、ブートプログラムが格納され、装着時に
はＣＰＵ１のリスタートアドレス（本実施例ではＦＦＦ
Ｆ０H ）が割り当てられる着脱自在なＲＯＭと、パーソ
ナルコンピュータと相互にデータ伝送可能なＵＡＲＴ
（ＵＮＩＶＥＲＳＡＬ ＡＳＹＮＣＨＲＯＮＯＵＳ Ｒ
ＥＣＥＩＶＥＲ ＴＲＡＮＳＭＩＴＴＥＲ）が搭載され
たＲＯＭ基板が用いられる。また、上記パーソナルコン
ピュータには、このＲＯＭ基板のＲＯＭのブートプログ
ラムが実行されると、ＣＰＵ１に所定のデータを与えて
フラッシュメモリ２にシステムプログラムを書き込ませ
る書き込みプログラムが搭載されている。 【０００７】次に、図１のコンピュータシステムの動作
について説明する。フラッシュメモリ２が未書き込みで
あるものとする。操作者は、まず、拡張バスコネクタに
より上記ＲＯＭ基板を図１のコンピュータシステムに装
着した後、リセット信号ＲＥＳＥＴをＣＰＵ１に与え
る。ＣＰＵ１は、リセット信号ＲＥＳＥＴが入力される
と再スタート動作を開始し、アドレスバス６にリスター
トアドレスＦＦＦＦ０H（Ａ19〜Ａ4 ＝１，Ａ3 〜Ａ0
＝０）を出力し、装着された基板のＲＯＭのこのアドレ
スに格納されているデータを読み込む。ここで、データ
バス７の各データＤ15〜Ｄ0 は、プルダウン用の抵抗Ｒ
15，Ｒ8 ，Ｒ4 ，Ｒ2 およびプルアップ用の抵抗Ｒ14〜
Ｒ9 ，Ｒ7 〜Ｒ5 ，Ｒ3 ，Ｒ1 ，Ｒ0 により、それぞれ
プルダウンまたはプルアップされているが、これらの抵
抗よりもＲＯＭの出力が強いので、ＦＦＦＦ０H からこ
のＲＯＭ内部のブートプログラム中に実行が移る。この
ブートプログラムにより、基板のＵＡＲＴからパーソナ
ルコンピュータに書き込みプログラムを実行する指示が
出力される。この指示により、パーソナルコンピュータ
は書き込みプログラムを実行し、ＵＡＲＴを介してフラ
ッシュメモリ２にシステムプログラムを書き込む。書き
込みプログラムが終了したら、基板を図１のコンピュー
タシステムから外しておく。その後のＣＰＵの再スター
ト時には、ＣＰＵ１は、リセット信号ＲＥＳＥＴが入力
されると再スタート動作を開始し、アドレスバス６にリ
スタートアドレスＦＦＦＦ０H （Ａ19〜Ａ4 ＝１，Ａ3
〜Ａ0 ＝０）を出力し、このアドレスに格納されたデー
タを読み込もうとする。しかし、このアドレスには何も
割り当てられていないため、データバス７はフローティ
ング状態になる。したがって、データバス７の各データ
Ｄ15〜Ｄ0 は、プルダウン用の抵抗Ｒ15，Ｒ8 ，Ｒ4 ，
Ｒ2 およびプルアップ用の抵抗Ｒ14〜Ｒ9 ，Ｒ7 〜Ｒ
5 ，Ｒ3 ，Ｒ1 ，Ｒ0 により、Ｄ15＝０，Ｄ14〜Ｄ9 ＝
１，Ｄ8 ＝０，Ｄ7 〜Ｄ5 ＝１，Ｄ4 ＝０，Ｄ3 ＝１，
Ｄ2 ＝０，Ｄ1 ＝Ｄ0 ＝１（０１１１ １１１０ １１
１０ １０１１＝７ＥＥＢH ）に確定されるため、ＣＰ
Ｕ１はこのデータ７ＥＥＢH を読み込む。データ７ＥＥ
ＢH は０００７０H へジャンプする１ワードのジャンプ
命令であり、アドレスＡ19〜Ａ0 は０００７０H とな
る。ＣＰＵ１からアドレスバス６に０００７０H が出力
されると、アドレス０００００H 〜７ＦＦＦＦH が割り
当てられているフラッシュメモリ２が選択される。アド
レスＡ19であるフラッシュメモリ２のチップイネーブル
信号ＣＥは０（アクティブ）となり、フラッシュメモリ
２にはアドレス０００７０H を指定するアドレスＡ18〜
Ａ0 が入力される。また、ＣＰＵ１はこのアドレスのデ
ータを読み込むため、リード／ライト信号Ｒ／Ｗを１、
データストローブ信号ＤＳＴＢを０とするので、インバ
ータ４、ＮＡＮＤ回路５によりリード信号ＲＤは０とな
り、フラッシュメモリ２に入力される。したがって、フ
ラッシュメモリ２より００４００H へのジャンプ命令の
第１ワードが出力され、ＣＰＵ１は、この第１ワードを
読み込み、引続きフラッシュメモリ２の０００７２H ，
０００７４H に格納されている第２，第３ワードを同様
にして読み込み、ジャンプ先のアドレス００４００H す
なわちシステムプログラムの開始アドレスへ処理を移行
する。 【０００８】図１に示したコンピュータシステムでは、
リスタートアドレスはＦＦＦＦ０Hとしたが、これ以外
であってもプルダウン用の抵抗およびプルアップ用の抵
抗を接続するデータバス７の各データ線を変えて、再ス
タート時にフラッシュメモリ２のアドレス０００７０H
にジャンプする命令がＣＰＵ１に読み込まれるようにす
ることができる。また、リスタート時のジャンプ先アド
レスは０００７０H に限定されない。さらに、システム
プログラムの開始アドレスが００４００H に限定されな
いことももちろんである。 【０００９】 【発明の効果】以上説明したように本発明は、フラッシ
ュメモリが未書き込みのときは、ブートプログラムが格
納された着脱自在なＲＯＭがコンピュータシステムに装
着された後、このＲＯＭのブートプログラムを実行させ
ることにより、フラッシュメモリとは別のＲＯＭをコン
ピュータシステムに常時実装することなく、フラッシュ
メモリにプログラムを書き込むことができる。したがっ
て、このＲＯＭのためのスペースが不要となる。また、
各コンピュータシステムにそれぞれＲＯＭを実装する必
要がないため、製造コストを低くすることができる。
込み方法に関する。 【０００２】 【従来の技術】近年、電気的に一括消去、および書き込
みをＣＰＵから行えるフラッシュメモリが発表されてい
る。しかしながら、このフラッシュメモリのパッケージ
は、小型のＳＯＰ（ＳＭＡＬＬ ＯＵＴ−ＬＩＮＥ Ｐ
ＡＣＫＡＧＥ）やＴＳＯＰ（ＴＨＩＮ ＳＯＰ）であ
り、システムプログラム書き込み後、コンピュータシス
テムに実装することは、きわめて細いピンが多数密集し
て配列されているため、事実上不可能である。したがっ
て、実装後にシステムプログラムの書き込みを行う必要
がある。従来、この書き込みを行うプログラムを格納し
たＲＯＭをフラッシュメモリとは別途に実装する方法が
考えられていた。 【０００３】 【発明が解決しようとする課題】上述した従来の方法で
は、１度書き込みが終了したら再び使用されることがな
いＲＯＭをフラッシュメモリとは別途に実装することに
なり、そのためのスペースが必要となる。また、各コン
ピュータシステムにそれぞれＲＯＭを実装するため、製
造コストが高いものとなる。本発明の目的は、フラッシ
ュメモリとは別のＲＯＭをコンピュータシステムに常時
実装することなく、フラッシュメモリにプログラムを書
き込むことができる、フラッシュメモリの書き込み方法
を提供することにある。 【０００４】 【課題を解決するための手段】本発明のフラッシュメモ
リの書き込み方法は、１ワードのジャンプ命令を有する
ＣＰＵと、該ＣＰＵのデータバスの各データ線に設けら
れ、該データバスの各データ線がフローティング状態の
ときに該データバスの各データ線に前記ジャンプ命令を
作り出すための複数のプルダウン用またはプルアップ用
の抵抗と、該プルダウン用またはプルアップ用の抵抗に
より確定される前記ジャンプ命令により指定されるジャ
ンプ先のアドレスが割り当てられているフラッシュメモ
リとを有し、リスタートアドレスには何も割り当てられ
ていないコンピュータシステムで用いられるフラッシュ
メモリの書き込み方法であって、ブートプログラムが格
納され、装着時には前記ＣＰＵのリスタートアドレスが
割り当てられる着脱自在なＲＯＭが前記コンピュータシ
ステムに装着された後、前記ＲＯＭのブートプログラム
が実行されると、前記コンピュータシステムとは別のコ
ンピュータにより、前記ＣＰＵに所定のデータを与えて
前記フラッシュメモリにシステムプログラムを書き込ま
せるステップを有することを特徴とする。 【０００５】 【作用】フラッシュメモリが未書き込みのときは、ブー
トプログラムが格納され、装着時にはＣＰＵのリスター
トアドレスが割り当てられる着脱自在なＲＯＭをコンピ
ュータシステムに装着する。このＲＯＭのブートプログ
ラムが実行されると、コンピュータシステムとは別のコ
ンピュータにより、ＣＰＵに所定のデータを与えて前記
フラッシュメモリにシステムプログラムを書き込ませ
る。書き込み後、このＲＯＭをコンピュータシステムか
ら外しておく。その後のＣＰＵの再スタート時には、デ
ータバスの各データ線に設けられた複数のプルダウン用
またはプルアップ用の抵抗でデータ（ジャンプ命令）を
確定させることにより、フラッシュメモリとは別のＲＯ
Ｍを用いることなく、フラッシュメモリに書き込まれた
システムプログラムの開始アドレスへジャンプする動作
をＣＰＵに行わせることができる。 【０００６】 【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のフラッシュメモリの書き込
み方法の一実施例を示すコンピュータシステムのブロッ
ク図、図２は図１のコンピュータシステムのメモリマッ
プである。図１のコンピュータシステムは、ＲＯＭの部
分にフラッシュメモリ２が設けられ、そのアドレス指定
に若干の相違がある点を除き、特開平３−１３９７２０
号公報に開示されているものと概略同等のものである。
ＣＰＵ１は、アドレスバス６，データバス７，インバー
タ４，ＮＡＮＤ回路５と接続され、２０ビットのアドレ
スＡ19〜Ａ0 （Ａ19が最上位ビット），１６ビットのデ
ータＤ15〜Ｄ0（Ｄ15が最上位ビット），リード／ライ
ト選択信号Ｒ／Ｗ，データストローブ信号ＤＳＴＢ，リ
セット信号ＲＥＳＥＴを入出力し、リセット信号ＲＥＳ
ＥＴにより再スタートする。このときのリスタートアド
レスはＦＦＦＦ０H となるように構成されている。フラ
ッシュメモリ２は、ＣＰＵ１の下位１９ビットのアドレ
スＡ18〜Ａ0 がアドレスバス６より入力され、最上位の
アドレスＡ19のチップイネーブル信号ＣＥにより選択さ
れ、ＮＡＮＤ回路５の出力信号であるリード信号ＲＤに
より１６ビットのデータＤ15〜Ｄ0 をデータバス７に出
力する。また、フラッシュメモリ２は、図２に示すよう
にアドレス０００００H （Ａ19〜Ａ0 ＝０）〜７ＦＦＦ
ＦH （Ａ19＝０，Ａ18〜Ａ0 ＝１）が割り当てられ、ア
ドレス００４００H 〜７ＦＦＦＦH にシステムプログラ
ム、アドレス０００７０H 〜０００７４H にシステムプ
ログラムの開始アドレス００４００H にジャンプする３
ワードのジャンプ命令が格納されている。さらに、図２
に示すように、その他のメモリ１２はアドレス８０００
０H 〜ＤＦＦＦＦH が、ワークＲＡＭ１３はアドレスＥ
００００H 〜Ｆ００００H がそれぞれ割り当てられてい
る。ＣＰＵ１のリスタートアドレスＦＦＦＦ０H には何
も割り当てられていない。インバータ４はＣＰＵ１から
出力されるデータストローブ信号ＤＳＴＢの極性を反転
する。ＮＡＮＤ回路５はＣＰＵ１のリード／ライト信号
Ｒ／Ｗとインバータ４の出力信号の論理積を取り、フラ
ッシュメモリ２のリード信号ＲＤとして出力する。デー
タＤ15，Ｄ 8 ，Ｄ4 ，Ｄ2 のデータバス７の各データ線
とアース９間にはプルダウン用の抵抗Ｒ15，Ｒ8 ，Ｒ
4 ，Ｒ2 が接続され、データＤ14〜Ｄ9 ，Ｄ7 〜Ｄ5 ，
Ｄ3 ，Ｄ1 ，Ｄ0 のデータバス７の各データ線と電源８
間にはプルアップ用の抵抗Ｒ14〜Ｒ9 ，Ｒ7 〜Ｒ5 ，Ｒ
3 ，Ｒ1 ，Ｒ0 が接続されている。アドレスバス６，デ
ータバス７，リード／ライト選択信号Ｒ／Ｗ，データス
トローブ信号ＤＳＴＢ，リセット信号ＲＥＳＥＴおよび
クロック信号等の各信号線は、拡張バスコネクタにより
種々の外部装置と接続可能になっている。ここでは、外
部装置として、ブートプログラムが格納され、装着時に
はＣＰＵ１のリスタートアドレス（本実施例ではＦＦＦ
Ｆ０H ）が割り当てられる着脱自在なＲＯＭと、パーソ
ナルコンピュータと相互にデータ伝送可能なＵＡＲＴ
（ＵＮＩＶＥＲＳＡＬ ＡＳＹＮＣＨＲＯＮＯＵＳ Ｒ
ＥＣＥＩＶＥＲ ＴＲＡＮＳＭＩＴＴＥＲ）が搭載され
たＲＯＭ基板が用いられる。また、上記パーソナルコン
ピュータには、このＲＯＭ基板のＲＯＭのブートプログ
ラムが実行されると、ＣＰＵ１に所定のデータを与えて
フラッシュメモリ２にシステムプログラムを書き込ませ
る書き込みプログラムが搭載されている。 【０００７】次に、図１のコンピュータシステムの動作
について説明する。フラッシュメモリ２が未書き込みで
あるものとする。操作者は、まず、拡張バスコネクタに
より上記ＲＯＭ基板を図１のコンピュータシステムに装
着した後、リセット信号ＲＥＳＥＴをＣＰＵ１に与え
る。ＣＰＵ１は、リセット信号ＲＥＳＥＴが入力される
と再スタート動作を開始し、アドレスバス６にリスター
トアドレスＦＦＦＦ０H（Ａ19〜Ａ4 ＝１，Ａ3 〜Ａ0
＝０）を出力し、装着された基板のＲＯＭのこのアドレ
スに格納されているデータを読み込む。ここで、データ
バス７の各データＤ15〜Ｄ0 は、プルダウン用の抵抗Ｒ
15，Ｒ8 ，Ｒ4 ，Ｒ2 およびプルアップ用の抵抗Ｒ14〜
Ｒ9 ，Ｒ7 〜Ｒ5 ，Ｒ3 ，Ｒ1 ，Ｒ0 により、それぞれ
プルダウンまたはプルアップされているが、これらの抵
抗よりもＲＯＭの出力が強いので、ＦＦＦＦ０H からこ
のＲＯＭ内部のブートプログラム中に実行が移る。この
ブートプログラムにより、基板のＵＡＲＴからパーソナ
ルコンピュータに書き込みプログラムを実行する指示が
出力される。この指示により、パーソナルコンピュータ
は書き込みプログラムを実行し、ＵＡＲＴを介してフラ
ッシュメモリ２にシステムプログラムを書き込む。書き
込みプログラムが終了したら、基板を図１のコンピュー
タシステムから外しておく。その後のＣＰＵの再スター
ト時には、ＣＰＵ１は、リセット信号ＲＥＳＥＴが入力
されると再スタート動作を開始し、アドレスバス６にリ
スタートアドレスＦＦＦＦ０H （Ａ19〜Ａ4 ＝１，Ａ3
〜Ａ0 ＝０）を出力し、このアドレスに格納されたデー
タを読み込もうとする。しかし、このアドレスには何も
割り当てられていないため、データバス７はフローティ
ング状態になる。したがって、データバス７の各データ
Ｄ15〜Ｄ0 は、プルダウン用の抵抗Ｒ15，Ｒ8 ，Ｒ4 ，
Ｒ2 およびプルアップ用の抵抗Ｒ14〜Ｒ9 ，Ｒ7 〜Ｒ
5 ，Ｒ3 ，Ｒ1 ，Ｒ0 により、Ｄ15＝０，Ｄ14〜Ｄ9 ＝
１，Ｄ8 ＝０，Ｄ7 〜Ｄ5 ＝１，Ｄ4 ＝０，Ｄ3 ＝１，
Ｄ2 ＝０，Ｄ1 ＝Ｄ0 ＝１（０１１１ １１１０ １１
１０ １０１１＝７ＥＥＢH ）に確定されるため、ＣＰ
Ｕ１はこのデータ７ＥＥＢH を読み込む。データ７ＥＥ
ＢH は０００７０H へジャンプする１ワードのジャンプ
命令であり、アドレスＡ19〜Ａ0 は０００７０H とな
る。ＣＰＵ１からアドレスバス６に０００７０H が出力
されると、アドレス０００００H 〜７ＦＦＦＦH が割り
当てられているフラッシュメモリ２が選択される。アド
レスＡ19であるフラッシュメモリ２のチップイネーブル
信号ＣＥは０（アクティブ）となり、フラッシュメモリ
２にはアドレス０００７０H を指定するアドレスＡ18〜
Ａ0 が入力される。また、ＣＰＵ１はこのアドレスのデ
ータを読み込むため、リード／ライト信号Ｒ／Ｗを１、
データストローブ信号ＤＳＴＢを０とするので、インバ
ータ４、ＮＡＮＤ回路５によりリード信号ＲＤは０とな
り、フラッシュメモリ２に入力される。したがって、フ
ラッシュメモリ２より００４００H へのジャンプ命令の
第１ワードが出力され、ＣＰＵ１は、この第１ワードを
読み込み、引続きフラッシュメモリ２の０００７２H ，
０００７４H に格納されている第２，第３ワードを同様
にして読み込み、ジャンプ先のアドレス００４００H す
なわちシステムプログラムの開始アドレスへ処理を移行
する。 【０００８】図１に示したコンピュータシステムでは、
リスタートアドレスはＦＦＦＦ０Hとしたが、これ以外
であってもプルダウン用の抵抗およびプルアップ用の抵
抗を接続するデータバス７の各データ線を変えて、再ス
タート時にフラッシュメモリ２のアドレス０００７０H
にジャンプする命令がＣＰＵ１に読み込まれるようにす
ることができる。また、リスタート時のジャンプ先アド
レスは０００７０H に限定されない。さらに、システム
プログラムの開始アドレスが００４００H に限定されな
いことももちろんである。 【０００９】 【発明の効果】以上説明したように本発明は、フラッシ
ュメモリが未書き込みのときは、ブートプログラムが格
納された着脱自在なＲＯＭがコンピュータシステムに装
着された後、このＲＯＭのブートプログラムを実行させ
ることにより、フラッシュメモリとは別のＲＯＭをコン
ピュータシステムに常時実装することなく、フラッシュ
メモリにプログラムを書き込むことができる。したがっ
て、このＲＯＭのためのスペースが不要となる。また、
各コンピュータシステムにそれぞれＲＯＭを実装する必
要がないため、製造コストを低くすることができる。
【図面の簡単な説明】
【図１】本発明のフラッシュメモリの書き込み方法の一
実施例を示すコンピュータシステムのブロック図であ
る。 【図２】図１のコンピュータシステムのメモリマップで
ある。 【符号の説明】 １ ＣＰＵ ２ フラッシュメモリ ４ インバータ ５ ＮＡＮＤ回路 ６ アドレスバス ７ データバス
実施例を示すコンピュータシステムのブロック図であ
る。 【図２】図１のコンピュータシステムのメモリマップで
ある。 【符号の説明】 １ ＣＰＵ ２ フラッシュメモリ ４ インバータ ５ ＮＡＮＤ回路 ６ アドレスバス ７ データバス
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 １ワードのジャンプ命令を有するＣＰＵ
と、 該ＣＰＵのデータバスの各データ線に設けられ、該デー
タバスの各データ線がフローティング状態のときに該デ
ータバスの各データ線に前記ジャンプ命令を作り出すた
めの複数のプルダウン用またはプルアップ用の抵抗と、 該抵抗により確定される前記ジャンプ命令により指定さ
れるジャンプ先のアドレスが割り当てられているフラッ
シュメモリとを有し、リスタートアドレスには何も割り
当てられていないコンピュータシステムで用いられるフ
ラッシュメモリの書き込み方法において、 ブートプログラムが格納され、装着時には前記ＣＰＵの
リスタートアドレスが割り当てられる着脱自在なＲＯＭ
が前記コンピュータシステムに装着された後、前記ＲＯ
Ｍのブートプログラムが実行されると、前記コンピュー
タシステムとは別のコンピュータにより、前記ＣＰＵに
所定のデータを与えて前記フラッシュメモリにシステム
プログラムを書き込ませるステップを有することを特徴
とする、フラッシュメモリの書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01178993A JP3489006B2 (ja) | 1993-01-27 | 1993-01-27 | フラッシュメモリの書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01178993A JP3489006B2 (ja) | 1993-01-27 | 1993-01-27 | フラッシュメモリの書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06222924A JPH06222924A (ja) | 1994-08-12 |
| JP3489006B2 true JP3489006B2 (ja) | 2004-01-19 |
Family
ID=11787695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01178993A Expired - Fee Related JP3489006B2 (ja) | 1993-01-27 | 1993-01-27 | フラッシュメモリの書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3489006B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6513113B1 (en) | 1998-06-19 | 2003-01-28 | Ricoh Company, Ltd. | Electronic instrument adapted to be selectively booted either from externally-connectable storage unit or from internal nonvolatile rewritable memory |
-
1993
- 1993-01-27 JP JP01178993A patent/JP3489006B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06222924A (ja) | 1994-08-12 |
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