JPS644220B2 - - Google Patents
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- Publication number
- JPS644220B2 JPS644220B2 JP19954482A JP19954482A JPS644220B2 JP S644220 B2 JPS644220 B2 JP S644220B2 JP 19954482 A JP19954482 A JP 19954482A JP 19954482 A JP19954482 A JP 19954482A JP S644220 B2 JPS644220 B2 JP S644220B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- signal
- address
- startup
- main cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明は、起動アドレスが同じ複数の中央処理
装置（以下、マルチCPUと略称する。）を使用す
るマルチCPU方式に関し、特には単一の起動用
ROM（リード・オンリー・メモリー）の内容に
従つて各CPUを起動するマルチCPU起動方式に
関する。
装置（以下、マルチCPUと略称する。）を使用す
るマルチCPU方式に関し、特には単一の起動用
ROM（リード・オンリー・メモリー）の内容に
従つて各CPUを起動するマルチCPU起動方式に
関する。
＜従来技術及びその欠点＞
複数のCPUを使用したシステムに於ては、各
CPU毎に起動用ROMを有して起動を行つてい
た。
CPU毎に起動用ROMを有して起動を行つてい
た。
しかしながら、このシステムは各CPU毎に起
動用ROMを具備している為、高価となるばかり
か機器が大型化し、消費電力が大きくなる等の欠
点があつた。
動用ROMを具備している為、高価となるばかり
か機器が大型化し、消費電力が大きくなる等の欠
点があつた。
本発明は上記従来の諸欠点に鑑みてなされたも
のである。
のである。
＜発明の目的＞
本発明は、近年のメモリーの高密度化に伴い、
一つのメモリーに多くのプログラムを格納できる
大容量の単一の起動用ROMを用いて起動アドレ
スが同じ複数のCPUを起動できるマルチCPU起
動方式を提供することである。ひいては、安価で
小型化に適した電力節減型のパーソナルコンピユ
ータ等の電子機器に採用して好適なマルチCPU
起動方式を得ることである。
一つのメモリーに多くのプログラムを格納できる
大容量の単一の起動用ROMを用いて起動アドレ
スが同じ複数のCPUを起動できるマルチCPU起
動方式を提供することである。ひいては、安価で
小型化に適した電力節減型のパーソナルコンピユ
ータ等の電子機器に採用して好適なマルチCPU
起動方式を得ることである。
以下、本発明のマルチCPU起動方式を図面を
参照して詳しく説明する。
参照して詳しく説明する。
＜実施例の説明＞
第１図は本発明のマルチCPU起動方式を実現
するための一実施例のブロツク構成図である。図
において、１は第１のCPU（中央処理装置）であ
り、電源投入後最初に起動されるのでメイン
CPUと称する。アドレスバスにてアドレス信号
（A0〜A11）を送出し、そのアドレスで指定した
メモリー或いは入出力ポートに読み書きする。読
み書きのデータはデータバス上に表われる。この
データバスは双方向性の信号であり、CPUから
見て読み出す場合にはCPUへの入力信号となり、
CPUから書き込む場合はCPUからの出力信号と
なる。CPUとしては上記アドレスバス、データ
バス以外に数多くの入出力信号がある。２は第２
のCPUであり、メインCPUの次に起動させるの
で、サブCPUと称する。機能的にはメインCPU
と全く同一なので重複する説明は省略する。メイ
ンCPUと異なるものとしてリセツト信号がある。
これはサブCPUの入力信号であり、その信号が
論理「１」の時にはCPUはリセツト状態となり、
CPUとしての動作を停止し、全ての信号を高イ
ンピーダンスとする。このリセツト信号が論理
「１」から論理「０」に変るとCPUは動作を開始
し、アドレスは０番地を指定し起動用ROMの内
容を読み込む。３は出力ポートであり、メイン
CPU１の出力ポートであつて、メインCPUから
の命令によりその出力信号を論理「０」もしくは
「１」とする。電源投入後はこの出力ポートの出
力信号−Ａの選択信号が論理「０」に設定され
ており、出力信号−Ｂのリセツト信号は論理
「１」に設定されている。４は選択回路であり、
起動用ROM８へのアドレス信号としてメイン
CPU１のアドレスか或いはサブCPU２のアドレ
スのどちらを出力するか選択する回路である。メ
インCPU１のアドレス信号とサブCPU２のアド
レス信号が入力されており、入力信号−Ａの選
択信号が論理「０」の時にメインCPU１のアド
レスが選択され、論理「１」の時にサブCPU２
のアドレス信号が選択される。５は出力バツフア
であり、起動用ROM８のデータ出力（D0〜D7）
を入力し、メインCPUのデータバスへ出力する。
起動用ROM８の出力信号としてのデータをこの
出力バツフア５に入力し、入力信号−Ａの選択
信号が論理「０」の時はメインCPU１のデータ
バスへ出力する。選択信号が論理「１」の時には
何も出力しない。つまり高インピーダンス状態と
なる。６は出力バツフアであり、起動用ROM８
のデータ出力を入力し、サブCPU２のデータバ
スへ出力するバツフアである。起動用ROM８の
出力信号としてのデータをこの出力バツフアに入
力し、入力信号−Ａの選択信号が論理「１」の
時にサブCPU２のデータバスへ出力する。選択
信号が論理「０」の時に何もしない。つまり高イ
ンピーダンス状態となる。７は選択回路であり、
起動用ROM８の分割領域を指定する。入力信号
−Ｂには常に論理「０」の信号が接続されてお
り、入力信号−Ｃには常に論理「１」の信号が
接続されている。入力信号−Ａの選択信号が論
理「０」のときには入力信号−Ｂが選択され、
出力信号、メモリ−分割信号が論理「０」として
起動用ROM８に出力される。選択信号が論理
「１」の時には入力信号−Ｃが選択され、出力
信号、メモリ−分割信号が論理「１」として起動
用ROMに出力される。８は起動用ROMであり
（第２図参照）、4096バイトのリード・オンリー・
メモリーである。入力信号−Ａのメモリ−分割
信号が論理「０」の時に起動用ROMの上半分
（０番地〜2047番地）が指定され、メモリ−分割
信号が論理「１」の時に起動用ROMの下半分
（2048番地〜4095番地）が指定される。起動
ROMの上半分にメインCPU１の起動用プログラ
ム、下半分にサブCPUの起動用プログラムが格
納されている。その他、システムとして動作させ
る為にメモリー、入出力装置、電源を必要とする
が、既知のことであるからこゝでは説明を省略す
る。
するための一実施例のブロツク構成図である。図
において、１は第１のCPU（中央処理装置）であ
り、電源投入後最初に起動されるのでメイン
CPUと称する。アドレスバスにてアドレス信号
（A0〜A11）を送出し、そのアドレスで指定した
メモリー或いは入出力ポートに読み書きする。読
み書きのデータはデータバス上に表われる。この
データバスは双方向性の信号であり、CPUから
見て読み出す場合にはCPUへの入力信号となり、
CPUから書き込む場合はCPUからの出力信号と
なる。CPUとしては上記アドレスバス、データ
バス以外に数多くの入出力信号がある。２は第２
のCPUであり、メインCPUの次に起動させるの
で、サブCPUと称する。機能的にはメインCPU
と全く同一なので重複する説明は省略する。メイ
ンCPUと異なるものとしてリセツト信号がある。
これはサブCPUの入力信号であり、その信号が
論理「１」の時にはCPUはリセツト状態となり、
CPUとしての動作を停止し、全ての信号を高イ
ンピーダンスとする。このリセツト信号が論理
「１」から論理「０」に変るとCPUは動作を開始
し、アドレスは０番地を指定し起動用ROMの内
容を読み込む。３は出力ポートであり、メイン
CPU１の出力ポートであつて、メインCPUから
の命令によりその出力信号を論理「０」もしくは
「１」とする。電源投入後はこの出力ポートの出
力信号−Ａの選択信号が論理「０」に設定され
ており、出力信号−Ｂのリセツト信号は論理
「１」に設定されている。４は選択回路であり、
起動用ROM８へのアドレス信号としてメイン
CPU１のアドレスか或いはサブCPU２のアドレ
スのどちらを出力するか選択する回路である。メ
インCPU１のアドレス信号とサブCPU２のアド
レス信号が入力されており、入力信号−Ａの選
択信号が論理「０」の時にメインCPU１のアド
レスが選択され、論理「１」の時にサブCPU２
のアドレス信号が選択される。５は出力バツフア
であり、起動用ROM８のデータ出力（D0〜D7）
を入力し、メインCPUのデータバスへ出力する。
起動用ROM８の出力信号としてのデータをこの
出力バツフア５に入力し、入力信号−Ａの選択
信号が論理「０」の時はメインCPU１のデータ
バスへ出力する。選択信号が論理「１」の時には
何も出力しない。つまり高インピーダンス状態と
なる。６は出力バツフアであり、起動用ROM８
のデータ出力を入力し、サブCPU２のデータバ
スへ出力するバツフアである。起動用ROM８の
出力信号としてのデータをこの出力バツフアに入
力し、入力信号−Ａの選択信号が論理「１」の
時にサブCPU２のデータバスへ出力する。選択
信号が論理「０」の時に何もしない。つまり高イ
ンピーダンス状態となる。７は選択回路であり、
起動用ROM８の分割領域を指定する。入力信号
−Ｂには常に論理「０」の信号が接続されてお
り、入力信号−Ｃには常に論理「１」の信号が
接続されている。入力信号−Ａの選択信号が論
理「０」のときには入力信号−Ｂが選択され、
出力信号、メモリ−分割信号が論理「０」として
起動用ROM８に出力される。選択信号が論理
「１」の時には入力信号−Ｃが選択され、出力
信号、メモリ−分割信号が論理「１」として起動
用ROMに出力される。８は起動用ROMであり
（第２図参照）、4096バイトのリード・オンリー・
メモリーである。入力信号−Ａのメモリ−分割
信号が論理「０」の時に起動用ROMの上半分
（０番地〜2047番地）が指定され、メモリ−分割
信号が論理「１」の時に起動用ROMの下半分
（2048番地〜4095番地）が指定される。起動
ROMの上半分にメインCPU１の起動用プログラ
ム、下半分にサブCPUの起動用プログラムが格
納されている。その他、システムとして動作させ
る為にメモリー、入出力装置、電源を必要とする
が、既知のことであるからこゝでは説明を省略す
る。
次に動作を順を追つて説明する。まず、電源を
投入すると、メインCPU１が動作を開始し、ア
ドレスとして０番地を出力する。このとき出力ポ
ート３から論理「０」の選択信号−Ａが、論理
「１」のリセツト信号−Ｂが出力される。従つ
て、選択回路４でメインCPU１のアドレスバス
が選択されて起動用ROM８に０番地のアドレス
が出力される。選択回路７では−Ｂが選択さ
れ、メモリ−分割信号として論理「０」が出力さ
れるので、起動用ROM８の上半分が指定される
（第２図参照）。起動用ROM８の上半分にはメン
CPU１の起動用プログラムが格納されているの
でそのプログラムの０番地の内容が読み出されて
データとして出力される。このとき、選択信号に
よつて出力バツフア５が選択され、上記データが
出力バツフア５を介してメインCPU１のデータ
バスに現われ、メインCPU１はそれを読みとる。
このとき、リセツト信号は論理「１」のまゝであ
るから、サブCPU２は全く動作せず、出力バツ
フア６も選択されない。上記説明の如くメイン
CPU１は起動用ROM８からメインCPU１を起動
するための起動用プログラムを０番地から順次読
み出し、その内容を実行する事でメインCPU起
動を行う。
投入すると、メインCPU１が動作を開始し、ア
ドレスとして０番地を出力する。このとき出力ポ
ート３から論理「０」の選択信号−Ａが、論理
「１」のリセツト信号−Ｂが出力される。従つ
て、選択回路４でメインCPU１のアドレスバス
が選択されて起動用ROM８に０番地のアドレス
が出力される。選択回路７では−Ｂが選択さ
れ、メモリ−分割信号として論理「０」が出力さ
れるので、起動用ROM８の上半分が指定される
（第２図参照）。起動用ROM８の上半分にはメン
CPU１の起動用プログラムが格納されているの
でそのプログラムの０番地の内容が読み出されて
データとして出力される。このとき、選択信号に
よつて出力バツフア５が選択され、上記データが
出力バツフア５を介してメインCPU１のデータ
バスに現われ、メインCPU１はそれを読みとる。
このとき、リセツト信号は論理「１」のまゝであ
るから、サブCPU２は全く動作せず、出力バツ
フア６も選択されない。上記説明の如くメイン
CPU１は起動用ROM８からメインCPU１を起動
するための起動用プログラムを０番地から順次読
み出し、その内容を実行する事でメインCPU起
動を行う。
メインCPUの起動を完了すると、次にサブ
CPUの起動を行う。メインCPU１出力ポート３
に命令を与えて選択信号を論理「１」に、リセツ
ト信号を論理「０」とする。リセツト信号が論理
「０」となることによりサブCPU２が動作を開始
し、アドレスとして０番地を出力する。この時、
選択信号が論理「１」で選択回路４でサブCPU
２のアドレスバスが選択されて起動用ROM８に
０番地が出力される。選択回路７では−Ｃが選
択され、メモリー分割信号として論理「１」が出
力されるので、起動用ROM８の下半分が指定さ
れる。起動用ROM８の下半分にはサブCPU２の
起動用プログラムが格納されており、そのプログ
ラムの2048番地の内容が読み出されてデータとし
て出力される。サブCPU２としては０番地を出
力しているが、選択回路７の出力が論理「１」で
ある為、起動用ROMとしては2048番地となる。
この時、選択信号によつて出力バツフア６が選択
され、上記データが出力バツフア６を介してサブ
CPU２のデータバスに現われ、サブCPU２はそ
れを読み取る。この時、出力バツフア５は選択さ
れない為、メインCPU１のデータバスに対して
は何の影響も与えない。上記説明の如く、サブ
CPU２は起動用ROM８からサブCPU起動用プロ
グラムを2048番地から順次読み出し、その内容を
実行することで起動を完了する。
CPUの起動を行う。メインCPU１出力ポート３
に命令を与えて選択信号を論理「１」に、リセツ
ト信号を論理「０」とする。リセツト信号が論理
「０」となることによりサブCPU２が動作を開始
し、アドレスとして０番地を出力する。この時、
選択信号が論理「１」で選択回路４でサブCPU
２のアドレスバスが選択されて起動用ROM８に
０番地が出力される。選択回路７では−Ｃが選
択され、メモリー分割信号として論理「１」が出
力されるので、起動用ROM８の下半分が指定さ
れる。起動用ROM８の下半分にはサブCPU２の
起動用プログラムが格納されており、そのプログ
ラムの2048番地の内容が読み出されてデータとし
て出力される。サブCPU２としては０番地を出
力しているが、選択回路７の出力が論理「１」で
ある為、起動用ROMとしては2048番地となる。
この時、選択信号によつて出力バツフア６が選択
され、上記データが出力バツフア６を介してサブ
CPU２のデータバスに現われ、サブCPU２はそ
れを読み取る。この時、出力バツフア５は選択さ
れない為、メインCPU１のデータバスに対して
は何の影響も与えない。上記説明の如く、サブ
CPU２は起動用ROM８からサブCPU起動用プロ
グラムを2048番地から順次読み出し、その内容を
実行することで起動を完了する。
この様にして単一の起動用ROMで起動（スタ
ート）アドレス（０番地）の同じ２個のCPUの
起動を行うことができ、２以上のCPUの起動も
同様に実現できることは容易に理解されるであろ
う。
ート）アドレス（０番地）の同じ２個のCPUの
起動を行うことができ、２以上のCPUの起動も
同様に実現できることは容易に理解されるであろ
う。
＜効果＞
以上説明した様に、本発明のマルチCPU起動
方式によれば、起動アドレスが同じ複数のCPU
（メインCPUおよびサブCPU）から１つのCPU
のアドレス信号を選択出力する第１の選択回路
と、起動用ROMの分割領域を指定するメモリー
分割信号を発生する第２の選択回路とを出力ポー
トの出力信号に基づいて動作させることによつ
て、単一の起動用ROMで、起動アドレスの同じ
複数のCPUを起動できるから、安価で小型電子
機器に適し、かつ低消費電力化を図ることができ
るという利点を有する。
方式によれば、起動アドレスが同じ複数のCPU
（メインCPUおよびサブCPU）から１つのCPU
のアドレス信号を選択出力する第１の選択回路
と、起動用ROMの分割領域を指定するメモリー
分割信号を発生する第２の選択回路とを出力ポー
トの出力信号に基づいて動作させることによつ
て、単一の起動用ROMで、起動アドレスの同じ
複数のCPUを起動できるから、安価で小型電子
機器に適し、かつ低消費電力化を図ることができ
るという利点を有する。
第１図は本発明のマルチCPU起動方式を実現
する一実施例のブロツク構成図、第２図は同方式
に採用される単一起動用ROMの一例の詳細図で
ある。 １：メインCPU、２：サブCPU、３：出力ポ
ート、４，７：選択回路、５，６：出力バツフ
ア、８：起動用ROM。
する一実施例のブロツク構成図、第２図は同方式
に採用される単一起動用ROMの一例の詳細図で
ある。 １：メインCPU、２：サブCPU、３：出力ポ
ート、４，７：選択回路、５，６：出力バツフ
ア、８：起動用ROM。
Claims (1)
- 【特許請求の範囲】 １ 起動アドレスが同じ複数のCPUを具備する
マルチCPUシステムにおいて、 前記各CPUの起動用プログラムをそれぞれ区
分けして記憶する単一の起動用ROMと、 前記複数のCPUの１つであるメインCPUと、
前記メインCPU以外の複数のCPUであるサブ
CPUと、 電源投入時に前記メインCPUの起動用プログ
ラムを前記起動用ROMから読み出し該メイン
CPUを起動させる出力信号を発生すると共に、
起動された前記メインCPUからの命令に基づい
て該当する前記サブCPUの起動用プログラムを
前記起動用ROMから読み出し該サブCPUを起動
させる出力信号を順次発生する出力ポートと、 前記出力ポートの出力信号に基づいて、前記メ
インCPUのアドレス信号あるいは該当するサブ
CPUのアドレス信号を選択出力する第１の選択
回路と、 前記出力ポートの出力信号に基づいて、前記起
動用ROMの分割領域を指定するメモリー分割信
号を発生する第２の選択回路とを備え、 単一の起動用ROMで起動アドレスの同じ複数
のCPU起動を行うことを特徴とするマルチCPU
起動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19954482A JPS5990159A (ja) | 1982-11-12 | 1982-11-12 | マルチｃｐｕ起動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19954482A JPS5990159A (ja) | 1982-11-12 | 1982-11-12 | マルチｃｐｕ起動方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990159A JPS5990159A (ja) | 1984-05-24 |
| JPS644220B2 true JPS644220B2 (ja) | 1989-01-25 |
Family
ID=16409587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19954482A Granted JPS5990159A (ja) | 1982-11-12 | 1982-11-12 | マルチｃｐｕ起動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990159A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015029869A1 (ja) * | 2013-08-28 | 2015-03-05 | オリンパスメディカルシステムズ株式会社 | 電子機器及び情報処理システム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114136A (en) * | 1978-02-27 | 1979-09-06 | Hitachi Ltd | Microprogram loading system |
| JPS55164918A (en) * | 1979-01-24 | 1980-12-23 | Hitachi Denshi Ltd | Initial program loading system |
| JPS57176456A (en) * | 1981-04-22 | 1982-10-29 | Fanuc Ltd | Data processing system |
-
1982
- 1982-11-12 JP JP19954482A patent/JPS5990159A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5990159A (ja) | 1984-05-24 |
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