JP3566342B2 - 並列動作高速カウンタ装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、ＬＳＩ試験装置の試験パターンの制御や試験結果の蓄積に用いる並列動作高速カウンタ装置に関する。
【０００２】
【従来の技術】
ＬＳＩ試験装置の試験パターンの制御や試験結果の蓄積に用いるｎｂｉｔカウンタとして、キャリルックアヘッド（桁上がりの方式）をとった従来例を、図４のブロック図に示す。
例えば、ｎｂｉｔカウンタを構成するときｎｂｉｔのフリップフロップとフリップフロップの出力を＋１する論理回路を組み合わせる。クロックがフリップフロップに入力される度に、カウンタ出力が＋１する。カウンタのｂｉｔ数が多くなるとキャリルックアヘッドをとっても、伝播遅延は大きくなり、カウンタの動作周波数は下がる欠点があった。
この加算回路の伝播遅延時間とフリップフロップのセットアップタイムがカウンタの動作周波数の上限を決定した。
【０００３】
【発明が解決しようとする課題】
キャリルックアヘッドを採った方式でカウンタの動作周波数を例えばｎ倍にすることは方式上困難であった。
ＬＳＩ試験装置で５００ＭＨＺの性能をもっていても、５００ＭＨＺを計数できなければＬＳＩ試験装置の性能を簡単に示すことができない。 このため、例えば２５０ＭＨＺの性能を有するするカウンタを用いて５００ＭＨＺの性能を出せる（ｎ倍にする）ことが必要とされる。
そこで、本発明では、カウンタ性能を改善するために、シリアル・パラレル変換部とトグルフリップフロップとカウンタインクリメント制御回路と、ｏｄｄカウンタ、ｅｖｅｎカウンタ、ＭＵＸ部を組合せて高速カウンタを実現することを目的とした。
そして、２系統のカウンタを並列動作をさせ、一つのカウンタでは不可能な高速のカウントを可能とする。
【０００４】
【課題を解決するための手段】
前記目的を達成するため、本発明では高速のカウンタ信号を受けるカウンタイネーブル入力１００と本並列動作高速カウンタ装置の動作基準となるクロック入力２００と本装置の駆動の指令となるリセット入力３００を各入力信号とする。カウンタイネーブルフリップフロップ６１、６２、６３とトグルフリップフロップ５１とｅｖｅｎフリップフロップ７１、７２、７３はクロックに同期して入力されたカウンタイネーブルのデータをクロックのｎ分周したサイクルでｎ並列のデータに並べかえる手段となる。
カウンタインクリメント制御回路８０は上記の各並列データを入力とし、ｎ個のカウンタに対して、一定の真理値表に基ずいて制御信号を発生するものである。
ｏｄｄカウンタ９１とｅｖｅｎカウンタ９２はカウンタインクリメント制御回路８０からの信号によって＋１又は＋２加算されるｎ個の並列動作カウンタである。
ＭＵＸ９３は上記の各並列カウンタ出力をパラレルシリアル変換を行い、全体の計数が高速でカウント出力できるものである。
【０００５】
【作用】
シリアルパラレル変換ステージとして、カウンタイネーブルフリップフロップ６１、６２、６３とトグルフリップフロップ５１とｅｖｅｎフリップフロップ（７１、７２、７３）はクロックに同期して入力されたカウンタイネーブルのデータをクロックのｎ分周したサイクルでｎ並列のデータに並べかえるように作動する。
カウンタインクリメント制御回路８０は上記の各並列データを入力とし、ｎ個のカウンタに対して制御信号を発生するように作動する。
ｏｄｄカウンタ９１とｅｖｅｎカウンタ９２はカウンタインクリメント制御回路８０からの信号によって作動し、＋１又は＋２加算されるｎ個の並列動作するカウンタである。
ＭＵＸ９３は上記のｎ並列カウンタをパラレルシリアル変換する結果、全体の計数が高速でカウントできるような作用をする。
【０００６】
【実施例】
本発明の、実施例によるブロック図を図１に示す。また、図２は、本発明の実施例によるタイミングチャートを示す。図３はカウンタインクリメント制御回路の真理値表を示す。
本発明による実施例として、２系列のカウンタを２つ並列動作させ一つのカウンタでは不可能な高速の計数を可能にした例を示す。
（１）カウンタイネーブル入力１００とクロック入力２００とリセット入力３００を入力信号とする。当該リセット入力で各ステージのフリップフロップと各カウンタの初期化を行う。
（２）ｔ ｏｄｄ信号を出すカウンタイネーブルフリップフロップ６１、６２６３とトグルフリップフロップ５１とｅｖｅｎフリップフロップ７１とｔ ｅｖｅｎ信号を出すフリップフロップ７２とｔ−１ ｅｖｅｎ信号を出すｅｖｅｎフリップフロップ７３を設け、各ステージは次の作動を行う。
カウンタイネーブルフリップフロップ６１、６２、６３とトグルフリップフロップ５１とｅｖｅｎフリップフロップ７１、７２、７３はクロックの２分周したサイクルでシリアルパラレル変換即ち２並列のデータに並べかえる。
（３）カウンタインクリメント制御回路８０とＭＵＸ９３の間にｏｄｄカウンタ９１とｅｖｅｎカウンタ９２を設け、ｏｄｄカウンタ９１からｏｄｄカウンタ出力４００とｅｖｅｎカウンタ９２からｅｖｅｎカウンタ出力５００とＭＵＸ９３から倍速カウンタ出力６００をそれぞれ取り出す。上記ステージは次の作動を行う。
前ステージよりｔ ｏｄｄ、ｔ ｅｖｅｎ、ｔ−１ｅｖｅｎ信号を受けたカウンタインクリメント制御回路８０はｏｄｄカウンタ９１とｅｖｅｎカウンタ９２に対して、図３に示す真理値表の通りに、制御信号を発生する。ｏｄｄカウンタ９１とｅｖｅｎカウンタ９２はカウンタインクリメント制御回路８０からの信号によって＋１又は＋２の動作を行い、加算結果を出力する。
ＭＵＸ９３は並列カウンタ出力をパラレルシリアル変換し、装置全体が高速でカウントできるような作動をする。
【０００７】
図１に示すブロック図の符号のなかで各ステージの間にある数字は図２、図３の説明用のポイントを示す。
図２のタイミングチャートはリセットが入力され、クロックが入り装置全体の作動が決まり、カウンタイネーブル２から高速計数信号が入力される。
ポイント３及び４は高速計数信号がｎ分割されたようすを示す。ポイント１８は、ＭＵＸ９３で統合されてｎ倍になったようすを示す。
そして、本発明による装置は数字２から１８のタイミングチャートが示す論理動作を行う。
図３はカウンタインクリメント制御回路８０の真理値表を示し、入力ポイント８、９、１０に対する、出力１１、１２、１３、１４、を示す。
【０００８】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
（１）カウンタイネーブル入力２より高速計数信号が入るとシリアルパラレル変換各ステージが動作する。そして、各カウンタ出力はＭＵＸ９３でパラレルシリアルに統合され倍速カウンタ出力６００として読み出される。
（２）２系統のカウンタを並列動作させて、一つのカウンタでは不可能な高速の計数を可能にした。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】本発明のタイミングチャートである。
【図３】本発明のカウンタインクリメント制御回路の真理値表である。
【図４】従来の一実施例のブロック図である。
【符号の説明】
１００ カウンタイネーブル入力
２００ クロック入力
３００ リセット入力
５１ トグル フリップフロップ
６１ カウンタイネーブル フリップフロップ
６２ カウンタイネーブル フリップフロップ
６３ カウンタイネーブル フリップフロップ
７１ ｅｖｅｎ ＦＦ
７２ ｔ ｅｖｅｎ ＦＦ
７３ ｔ−１ ｅｖｅｎ ＦＦ
８０ カウンタインクリメント制御回路
９１ ｏｄｄカウンタ
９２ ｅｖｅｎカウンタ
９３ ＭＵＸ
４００ ｏｄｄカウンタ出力
５００ ｅｖｅｎカウンタ出力
６００ 倍速カウンタ出力
【産業上の利用分野】
本発明は、ＬＳＩ試験装置の試験パターンの制御や試験結果の蓄積に用いる並列動作高速カウンタ装置に関する。
【０００２】
【従来の技術】
ＬＳＩ試験装置の試験パターンの制御や試験結果の蓄積に用いるｎｂｉｔカウンタとして、キャリルックアヘッド（桁上がりの方式）をとった従来例を、図４のブロック図に示す。
例えば、ｎｂｉｔカウンタを構成するときｎｂｉｔのフリップフロップとフリップフロップの出力を＋１する論理回路を組み合わせる。クロックがフリップフロップに入力される度に、カウンタ出力が＋１する。カウンタのｂｉｔ数が多くなるとキャリルックアヘッドをとっても、伝播遅延は大きくなり、カウンタの動作周波数は下がる欠点があった。
この加算回路の伝播遅延時間とフリップフロップのセットアップタイムがカウンタの動作周波数の上限を決定した。
【０００３】
【発明が解決しようとする課題】
キャリルックアヘッドを採った方式でカウンタの動作周波数を例えばｎ倍にすることは方式上困難であった。
ＬＳＩ試験装置で５００ＭＨＺの性能をもっていても、５００ＭＨＺを計数できなければＬＳＩ試験装置の性能を簡単に示すことができない。 このため、例えば２５０ＭＨＺの性能を有するするカウンタを用いて５００ＭＨＺの性能を出せる（ｎ倍にする）ことが必要とされる。
そこで、本発明では、カウンタ性能を改善するために、シリアル・パラレル変換部とトグルフリップフロップとカウンタインクリメント制御回路と、ｏｄｄカウンタ、ｅｖｅｎカウンタ、ＭＵＸ部を組合せて高速カウンタを実現することを目的とした。
そして、２系統のカウンタを並列動作をさせ、一つのカウンタでは不可能な高速のカウントを可能とする。
【０００４】
【課題を解決するための手段】
前記目的を達成するため、本発明では高速のカウンタ信号を受けるカウンタイネーブル入力１００と本並列動作高速カウンタ装置の動作基準となるクロック入力２００と本装置の駆動の指令となるリセット入力３００を各入力信号とする。カウンタイネーブルフリップフロップ６１、６２、６３とトグルフリップフロップ５１とｅｖｅｎフリップフロップ７１、７２、７３はクロックに同期して入力されたカウンタイネーブルのデータをクロックのｎ分周したサイクルでｎ並列のデータに並べかえる手段となる。
カウンタインクリメント制御回路８０は上記の各並列データを入力とし、ｎ個のカウンタに対して、一定の真理値表に基ずいて制御信号を発生するものである。
ｏｄｄカウンタ９１とｅｖｅｎカウンタ９２はカウンタインクリメント制御回路８０からの信号によって＋１又は＋２加算されるｎ個の並列動作カウンタである。
ＭＵＸ９３は上記の各並列カウンタ出力をパラレルシリアル変換を行い、全体の計数が高速でカウント出力できるものである。
【０００５】
【作用】
シリアルパラレル変換ステージとして、カウンタイネーブルフリップフロップ６１、６２、６３とトグルフリップフロップ５１とｅｖｅｎフリップフロップ（７１、７２、７３）はクロックに同期して入力されたカウンタイネーブルのデータをクロックのｎ分周したサイクルでｎ並列のデータに並べかえるように作動する。
カウンタインクリメント制御回路８０は上記の各並列データを入力とし、ｎ個のカウンタに対して制御信号を発生するように作動する。
ｏｄｄカウンタ９１とｅｖｅｎカウンタ９２はカウンタインクリメント制御回路８０からの信号によって作動し、＋１又は＋２加算されるｎ個の並列動作するカウンタである。
ＭＵＸ９３は上記のｎ並列カウンタをパラレルシリアル変換する結果、全体の計数が高速でカウントできるような作用をする。
【０００６】
【実施例】
本発明の、実施例によるブロック図を図１に示す。また、図２は、本発明の実施例によるタイミングチャートを示す。図３はカウンタインクリメント制御回路の真理値表を示す。
本発明による実施例として、２系列のカウンタを２つ並列動作させ一つのカウンタでは不可能な高速の計数を可能にした例を示す。
（１）カウンタイネーブル入力１００とクロック入力２００とリセット入力３００を入力信号とする。当該リセット入力で各ステージのフリップフロップと各カウンタの初期化を行う。
（２）ｔ ｏｄｄ信号を出すカウンタイネーブルフリップフロップ６１、６２６３とトグルフリップフロップ５１とｅｖｅｎフリップフロップ７１とｔ ｅｖｅｎ信号を出すフリップフロップ７２とｔ−１ ｅｖｅｎ信号を出すｅｖｅｎフリップフロップ７３を設け、各ステージは次の作動を行う。
カウンタイネーブルフリップフロップ６１、６２、６３とトグルフリップフロップ５１とｅｖｅｎフリップフロップ７１、７２、７３はクロックの２分周したサイクルでシリアルパラレル変換即ち２並列のデータに並べかえる。
（３）カウンタインクリメント制御回路８０とＭＵＸ９３の間にｏｄｄカウンタ９１とｅｖｅｎカウンタ９２を設け、ｏｄｄカウンタ９１からｏｄｄカウンタ出力４００とｅｖｅｎカウンタ９２からｅｖｅｎカウンタ出力５００とＭＵＸ９３から倍速カウンタ出力６００をそれぞれ取り出す。上記ステージは次の作動を行う。
前ステージよりｔ ｏｄｄ、ｔ ｅｖｅｎ、ｔ−１ｅｖｅｎ信号を受けたカウンタインクリメント制御回路８０はｏｄｄカウンタ９１とｅｖｅｎカウンタ９２に対して、図３に示す真理値表の通りに、制御信号を発生する。ｏｄｄカウンタ９１とｅｖｅｎカウンタ９２はカウンタインクリメント制御回路８０からの信号によって＋１又は＋２の動作を行い、加算結果を出力する。
ＭＵＸ９３は並列カウンタ出力をパラレルシリアル変換し、装置全体が高速でカウントできるような作動をする。
【０００７】
図１に示すブロック図の符号のなかで各ステージの間にある数字は図２、図３の説明用のポイントを示す。
図２のタイミングチャートはリセットが入力され、クロックが入り装置全体の作動が決まり、カウンタイネーブル２から高速計数信号が入力される。
ポイント３及び４は高速計数信号がｎ分割されたようすを示す。ポイント１８は、ＭＵＸ９３で統合されてｎ倍になったようすを示す。
そして、本発明による装置は数字２から１８のタイミングチャートが示す論理動作を行う。
図３はカウンタインクリメント制御回路８０の真理値表を示し、入力ポイント８、９、１０に対する、出力１１、１２、１３、１４、を示す。
【０００８】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
（１）カウンタイネーブル入力２より高速計数信号が入るとシリアルパラレル変換各ステージが動作する。そして、各カウンタ出力はＭＵＸ９３でパラレルシリアルに統合され倍速カウンタ出力６００として読み出される。
（２）２系統のカウンタを並列動作させて、一つのカウンタでは不可能な高速の計数を可能にした。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】本発明のタイミングチャートである。
【図３】本発明のカウンタインクリメント制御回路の真理値表である。
【図４】従来の一実施例のブロック図である。
【符号の説明】
１００ カウンタイネーブル入力
２００ クロック入力
３００ リセット入力
５１ トグル フリップフロップ
６１ カウンタイネーブル フリップフロップ
６２ カウンタイネーブル フリップフロップ
６３ カウンタイネーブル フリップフロップ
７１ ｅｖｅｎ ＦＦ
７２ ｔ ｅｖｅｎ ＦＦ
７３ ｔ−１ ｅｖｅｎ ＦＦ
８０ カウンタインクリメント制御回路
９１ ｏｄｄカウンタ
９２ ｅｖｅｎカウンタ
９３ ＭＵＸ
４００ ｏｄｄカウンタ出力
５００ ｅｖｅｎカウンタ出力
６００ 倍速カウンタ出力
Claims (1)
- クロック入力（２００）信号を受けてトグル動作を行うトグルフリップフロップ（５１）を設け、
カウンタイネーブル入力（１００）信号を受け、ｔ ｏｄｄ信号を出力するカウンタイネーブルフリップフロップ（６１、６２、６３）を設け、
当該カウンタイネーブル入力（１００）信号を受け、ｔ ｅｖｅｎ信号を出力するｅｖｅｎフリップフロップ（７１、７２）と、 ｔー１ ｅｖｅｎ信号を出力するｅｖｅｎフリップフロップ（７３）を設け、
当該各フリップフロップの出力を受け、一定の真理値表に基ずいて出力を行うカウンタインクリメント制御回路（８０）を設け、
当該カウンタインクリメント制御回路（８０）の出力を受け、＋１動作及び＋２動作を行う、ｏｄｄカウンタ（９１）とｅｖｅｎカウンタ（９２）を設け、
当該ｏｄｄカウンタ（９１）出力と、当該ｅｖｅｎカウンタ（９２）出力とをマルチプレックスして出力する、ＭＵＸ（９３）を設け、
以上を具備することを特徴とする並列動作高速カウンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17190894A JP3566342B2 (ja) | 1994-06-30 | 1994-06-30 | 並列動作高速カウンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17190894A JP3566342B2 (ja) | 1994-06-30 | 1994-06-30 | 並列動作高速カウンタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818440A JPH0818440A (ja) | 1996-01-19 |
| JP3566342B2 true JP3566342B2 (ja) | 2004-09-15 |
Family
ID=15932065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17190894A Expired - Fee Related JP3566342B2 (ja) | 1994-06-30 | 1994-06-30 | 並列動作高速カウンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3566342B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100718050B1 (ko) | 2006-08-11 | 2007-05-14 | 주식회사 하이닉스반도체 | 카운터 회로 및 그 동작 방법 |
| JP5359033B2 (ja) | 2008-05-30 | 2013-12-04 | 富士通株式会社 | テスト装置、テスト方法および集積回路 |
-
1994
- 1994-06-30 JP JP17190894A patent/JP3566342B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0818440A (ja) | 1996-01-19 |
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