JP3145988B2 - データｓ／ｐ変換回路 - Google Patents
データｓ／ｐ変換回路Info
- Publication number
- JP3145988B2 JP3145988B2 JP37422798A JP37422798A JP3145988B2 JP 3145988 B2 JP3145988 B2 JP 3145988B2 JP 37422798 A JP37422798 A JP 37422798A JP 37422798 A JP37422798 A JP 37422798A JP 3145988 B2 JP3145988 B2 JP 3145988B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock signal
- flip
- serial
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 48
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、シリアルデータを
パラレルデータに変換するデータＳ／Ｐ（シリアル−パ
ラレル）変換回路に関する。
パラレルデータに変換するデータＳ／Ｐ（シリアル−パ
ラレル）変換回路に関する。
【０００２】
【従来の技術】図４に従来のデータシリアル／パラレル
（Ｓ／Ｐ）変換回路の回路構成の一例を示す。図４に示
すデータＳ／Ｐ変換回路は、シリアルデータ入力ＳＤＩ
Ｎに入力されるシリアルデータを入力として、同一のク
ロック信号ＣＬＫで駆動される順に従属接続された２n
個のＤフリップフロップ（Ｆ／Ｆ）ＦＦ２n，ＦＦ
２n-1，…，ＦＦ２1，ＦＦ２0と、Ｄフリップフロップ
ＦＦ２n，ＦＦ2n-1，…，ＦＦ２1，ＦＦ２0の各出力Ｑ
が入力１にそれぞれ接続された２n個のセレクタ４１−
２n，４１−２n-1，…，４１−２1，４１−２0と、セレ
クタ４１−２n，４１−２n-1，…，４１−２1，４１−
２0の各出力Ｏが入力Ｄにそれぞれ接続された２n個のＤ
フリップフロップ４２−２n，４２−２n-1，…，４２−
２1，４２−２0とを有し、Ｄフリップフロップ４２−２
n，４２−２n-1，…，４２−２1，４２−２0の各出力Ｑ
がそれぞれパラレル出力ＰＯ２n，ＰＯ２n-1，…，ＰＯ
２1，ＰＯ２0から、入力シリアルデータの２n，２n-1，
…，２，１ビット目のデータとして出力される。
（Ｓ／Ｐ）変換回路の回路構成の一例を示す。図４に示
すデータＳ／Ｐ変換回路は、シリアルデータ入力ＳＤＩ
Ｎに入力されるシリアルデータを入力として、同一のク
ロック信号ＣＬＫで駆動される順に従属接続された２n
個のＤフリップフロップ（Ｆ／Ｆ）ＦＦ２n，ＦＦ
２n-1，…，ＦＦ２1，ＦＦ２0と、Ｄフリップフロップ
ＦＦ２n，ＦＦ2n-1，…，ＦＦ２1，ＦＦ２0の各出力Ｑ
が入力１にそれぞれ接続された２n個のセレクタ４１−
２n，４１−２n-1，…，４１−２1，４１−２0と、セレ
クタ４１−２n，４１−２n-1，…，４１−２1，４１−
２0の各出力Ｏが入力Ｄにそれぞれ接続された２n個のＤ
フリップフロップ４２−２n，４２−２n-1，…，４２−
２1，４２−２0とを有し、Ｄフリップフロップ４２−２
n，４２−２n-1，…，４２−２1，４２−２0の各出力Ｑ
がそれぞれパラレル出力ＰＯ２n，ＰＯ２n-1，…，ＰＯ
２1，ＰＯ２0から、入力シリアルデータの２n，２n-1，
…，２，１ビット目のデータとして出力される。
【０００３】上記の構成では、Ｄフリップフロップ４２
−２n，４２−２n-1，…，４２−２ 1，４２−２0は、Ｄ
フリップフロップＦＦ２n，ＦＦ２n-1，…，ＦＦ２1，
ＦＦ２0と共通のクロック信号ＣＬＫがクロック入力に
接続されている。セレクタ４１−２n，４１−２n-1，
…，４１−２1，４１−２0の入力０には、Ｄフリップフ
ロップ４２−２n，４２−２n-1，…，４２−２1，４２
−２0の出力Ｑがそれぞれ接続されている。２n 分周カ
ウンタ４３はクロック信号ＣＬＫを２n 分周し、カウン
タデコーダ４４は２n 分周カウンタ４３の出力をデコー
ドして、２n クロック周期毎に‘１’レベルの信号を出
力して、セレクタ４１−２n，４１−２n-1，…，４１−
２1，４１−２0のセレクト入力Ｓに出力する。セレクタ
４１−２n，４１−２n-1，…，４１−２1，４１−２
0は、セレクト入力Ｓが‘１’レベルの場合は入力１の
信号を、‘０’レベルの場合は入力０の信号を、出力Ｏ
に出力する。
−２n，４２−２n-1，…，４２−２ 1，４２−２0は、Ｄ
フリップフロップＦＦ２n，ＦＦ２n-1，…，ＦＦ２1，
ＦＦ２0と共通のクロック信号ＣＬＫがクロック入力に
接続されている。セレクタ４１−２n，４１−２n-1，
…，４１−２1，４１−２0の入力０には、Ｄフリップフ
ロップ４２−２n，４２−２n-1，…，４２−２1，４２
−２0の出力Ｑがそれぞれ接続されている。２n 分周カ
ウンタ４３はクロック信号ＣＬＫを２n 分周し、カウン
タデコーダ４４は２n 分周カウンタ４３の出力をデコー
ドして、２n クロック周期毎に‘１’レベルの信号を出
力して、セレクタ４１−２n，４１−２n-1，…，４１−
２1，４１−２0のセレクト入力Ｓに出力する。セレクタ
４１−２n，４１−２n-1，…，４１−２1，４１−２
0は、セレクト入力Ｓが‘１’レベルの場合は入力１の
信号を、‘０’レベルの場合は入力０の信号を、出力Ｏ
に出力する。
【０００４】
【発明が解決しようとする課題】図４に示すような従来
の、パラレルデータの位相を揃えて出力する、１→２n
データＳ／Ｐ変換回路は、パラレル数（２n）が大きく
なると同時に、使用するＦ／Ｆ数も増加する。Ｆ／Ｆ数
の増加より、各Ｆ／Ｆ間のクロック（ＣＬＫ）スキュー
も増大する為、ホールドタイムの保証が困難になりレー
シングの可能性があった（図４（ａ））。またパラレル
数の増加はパラレル変換用カウンタ及びデコーダの論理
を複雑化し、パラレルデータのラッチ・イネーブルパル
スのパス遅延を増大させる為、ＣＬＫ速度が高い場合に
は、図４（ｂ）の信号線がクリティカルパスとなり誤動
作の危険があった。
の、パラレルデータの位相を揃えて出力する、１→２n
データＳ／Ｐ変換回路は、パラレル数（２n）が大きく
なると同時に、使用するＦ／Ｆ数も増加する。Ｆ／Ｆ数
の増加より、各Ｆ／Ｆ間のクロック（ＣＬＫ）スキュー
も増大する為、ホールドタイムの保証が困難になりレー
シングの可能性があった（図４（ａ））。またパラレル
数の増加はパラレル変換用カウンタ及びデコーダの論理
を複雑化し、パラレルデータのラッチ・イネーブルパル
スのパス遅延を増大させる為、ＣＬＫ速度が高い場合に
は、図４（ｂ）の信号線がクリティカルパスとなり誤動
作の危険があった。
【０００５】本発明は、従来の回路が課題としたＣＬＫ
スキューを低減し、且つＣＬＫ速度が高い場合のクリテ
ィカルパス形成を防止したデータＳ／Ｐ変換回路を提供
することを目的とする。
スキューを低減し、且つＣＬＫ速度が高い場合のクリテ
ィカルパス形成を防止したデータＳ／Ｐ変換回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、入力クロック信号を分周し
て、出力段のタイミング調整用記憶手段にクロック信号
として供給するとともに、次段のユニットのクロック信
号として出力する第１の記憶手段と、入力シリアルデー
タを入力クロック信号に応じてＸ段（Ｘは２以上の整
数）シフトする従属接続されたＸ個の第２の記憶手段
と、Ｘ個の第２の記憶手段の出力を入力クロック信号に
応じて同一のタイミングで各々保持するＸ個の第３の記
憶手段と、Ｘ個の第３の記憶手段の出力を同一のタイミ
ングで各々保持し、次段のユニットへ出力するＸ個のタ
イミング調整用記憶手段とから構成される１／Ｘシリア
ル−パラレル変換ユニットを、複数個、ｎ段（ｎは自然
数）接続してなり、１／Ｘn のシリアル−パラレル変換
を行うことを特徴とし、さらに、前記第３の記憶手段
が、第１の記憶手段から供給されるクロック信号に同期
して動作する第１のデータ保持手段と、入力クロック信
号に同期して動作する第２のデータ保持手段とから構成
されていることを特徴としている。
め、請求項１記載の発明は、入力クロック信号を分周し
て、出力段のタイミング調整用記憶手段にクロック信号
として供給するとともに、次段のユニットのクロック信
号として出力する第１の記憶手段と、入力シリアルデー
タを入力クロック信号に応じてＸ段（Ｘは２以上の整
数）シフトする従属接続されたＸ個の第２の記憶手段
と、Ｘ個の第２の記憶手段の出力を入力クロック信号に
応じて同一のタイミングで各々保持するＸ個の第３の記
憶手段と、Ｘ個の第３の記憶手段の出力を同一のタイミ
ングで各々保持し、次段のユニットへ出力するＸ個のタ
イミング調整用記憶手段とから構成される１／Ｘシリア
ル−パラレル変換ユニットを、複数個、ｎ段（ｎは自然
数）接続してなり、１／Ｘn のシリアル−パラレル変換
を行うことを特徴とし、さらに、前記第３の記憶手段
が、第１の記憶手段から供給されるクロック信号に同期
して動作する第１のデータ保持手段と、入力クロック信
号に同期して動作する第２のデータ保持手段とから構成
されていることを特徴としている。
【０００７】また、請求項２記載の発明は、前記各記憶
手段が、フリップフロップを用いて構成されていること
を特徴としている。また、請求項３記載の発明は、１／
Ｘシリアル−パラレル変換ユニットが、１／２のシリア
ル−パラレル変換を行う１／２シリアル−パラレル変換
ユニットであることを特徴としている。
手段が、フリップフロップを用いて構成されていること
を特徴としている。また、請求項３記載の発明は、１／
Ｘシリアル−パラレル変換ユニットが、１／２のシリア
ル−パラレル変換を行う１／２シリアル−パラレル変換
ユニットであることを特徴としている。
【０００８】また、請求項４記載の発明は、第１のデー
タ保持手段がセレクタを用いて構成され、第２のデータ
保持手段がフリップフロップを用いて構成されているこ
とを特徴としている。
タ保持手段がセレクタを用いて構成され、第２のデータ
保持手段がフリップフロップを用いて構成されているこ
とを特徴としている。
【０００９】本発明によれば、例えばＸを２とした場
合、１→２Ｓ／Ｐ（シリアル−パラレル）変換ユニット
を複数有し、これを多段接続する事によりＣＬＫスキュ
ーを低減し、且つＣＬＫ速度が高い場合のクリティカル
パス形成を防止した１→２nデータＳ／Ｐ変換回路を実
現することができる。
合、１→２Ｓ／Ｐ（シリアル−パラレル）変換ユニット
を複数有し、これを多段接続する事によりＣＬＫスキュ
ーを低減し、且つＣＬＫ速度が高い場合のクリティカル
パス形成を防止した１→２nデータＳ／Ｐ変換回路を実
現することができる。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明によ
るデータＳ／Ｐ変換回路の実施の形態について説明す
る。図１に、本発明によるデータＳ／Ｐ変換回路の基本
構成となる、シリアル信号を２ビットのパラレル信号に
変換する１→２Ｓ／Ｐ変換ユニットの一実施形態の内部
構成図を示す。
るデータＳ／Ｐ変換回路の実施の形態について説明す
る。図１に、本発明によるデータＳ／Ｐ変換回路の基本
構成となる、シリアル信号を２ビットのパラレル信号に
変換する１→２Ｓ／Ｐ変換ユニットの一実施形態の内部
構成図を示す。
【００１１】１→２Ｓ／Ｐ変換ユニットは、シリアルデ
ータ入力（ＳＤＩＮ）をＣＬＫ入力によってシフトする
ＤフリップフロップＦＦ２，ＦＦ１及び、ＣＬＫ入力の
１／２周波数のＣＬＫを生成するトグル・フリップフロ
ップＴ１（図１では一例としてクロック端子を入力と
し、Ｄフリップフロップの負出力を入力Ｄに接続するこ
とで正出力をトグル出力ＰＣＬＫとして構成したものを
用いている。）、シリアルデータ取り込み用セレクタＳ
２，Ｓ１、パラレル変換フリップフロップＦＦ’２，Ｆ
Ｆ’１、パラレルデータを１／２周波数ＣＬＫに乗せ換
えるリタイミング用フリップフロップＰ１，Ｐ２から構
成されている。図４を参照して説明したものと同様に動
作するセレクタＳ２，Ｓ１にはそれぞれ、入力１にＤフ
リップフロップＦＦ２，ＦＦ１の出力Ｑが、入力０にＤ
フリップフロップＦＦ’２，ＦＦ’１の出力Ｑが、ま
た、セレクト入力Ｓにトグル・フリップフロップＴ１の
出力Ｑが、接続されていてる。また、セレクタＳ２，Ｓ
１の出力Ｏは、それぞれ、フリップフロップＦＦ’２，
ＦＦ’１のＤ入力に接続されている。
ータ入力（ＳＤＩＮ）をＣＬＫ入力によってシフトする
ＤフリップフロップＦＦ２，ＦＦ１及び、ＣＬＫ入力の
１／２周波数のＣＬＫを生成するトグル・フリップフロ
ップＴ１（図１では一例としてクロック端子を入力と
し、Ｄフリップフロップの負出力を入力Ｄに接続するこ
とで正出力をトグル出力ＰＣＬＫとして構成したものを
用いている。）、シリアルデータ取り込み用セレクタＳ
２，Ｓ１、パラレル変換フリップフロップＦＦ’２，Ｆ
Ｆ’１、パラレルデータを１／２周波数ＣＬＫに乗せ換
えるリタイミング用フリップフロップＰ１，Ｐ２から構
成されている。図４を参照して説明したものと同様に動
作するセレクタＳ２，Ｓ１にはそれぞれ、入力１にＤフ
リップフロップＦＦ２，ＦＦ１の出力Ｑが、入力０にＤ
フリップフロップＦＦ’２，ＦＦ’１の出力Ｑが、ま
た、セレクト入力Ｓにトグル・フリップフロップＴ１の
出力Ｑが、接続されていてる。また、セレクタＳ２，Ｓ
１の出力Ｏは、それぞれ、フリップフロップＦＦ’２，
ＦＦ’１のＤ入力に接続されている。
【００１２】フリップフロップＦＦ’２，ＦＦ’１の出
力Ｑはそれぞれ、フリップフロップＰ２，Ｐ１の入力Ｄ
に入力される。フリップフロップＦＦ’２，ＦＦ’１は
ＣＬＫをクロック信号として動作する。フリップフロッ
プＰ２，Ｐ１はＰＣＬＫをクロック信号として動作し、
フリップフロップＰ２の出力Ｑは，入力シリアルデータ
の２ビット目に対応するデータを繰り返しパラレル出力
ＰＯ２として、またフリップフロップＰ１の出力Ｑは、
入力シリアルデータの１ビット目に対応するデータを繰
り返しパラレル出力ＰＯ１として、それぞれ出力する。
力Ｑはそれぞれ、フリップフロップＰ２，Ｐ１の入力Ｄ
に入力される。フリップフロップＦＦ’２，ＦＦ’１は
ＣＬＫをクロック信号として動作する。フリップフロッ
プＰ２，Ｐ１はＰＣＬＫをクロック信号として動作し、
フリップフロップＰ２の出力Ｑは，入力シリアルデータ
の２ビット目に対応するデータを繰り返しパラレル出力
ＰＯ２として、またフリップフロップＰ１の出力Ｑは、
入力シリアルデータの１ビット目に対応するデータを繰
り返しパラレル出力ＰＯ１として、それぞれ出力する。
【００１３】以下、図１の内部構成の動作を図２のタイ
ミング図を参照して説明する。動作は全てＣＬＫ入力の
立ち上がりを基準とする。また、シリアルデータ入力Ｓ
ＤＩＮには、シリアルデータ１−１，１−２，２−１，
２−２，３−１，３−２，４−１，４−２，…が順に入
力されるものとする。
ミング図を参照して説明する。動作は全てＣＬＫ入力の
立ち上がりを基準とする。また、シリアルデータ入力Ｓ
ＤＩＮには、シリアルデータ１−１，１−２，２−１，
２−２，３−１，３−２，４−１，４−２，…が順に入
力されるものとする。
【００１４】シリアルデータ入力ＳＤＩＮをＦＦ２，Ｆ
Ｆ１でシフトし、トグルＦ／Ｆ（Ｔ１）出力ＰＣＬＫが
‘１’のタイミングでフリップフロップＦＦ２の出力を
フリップフロップＦＦ’２で、フリップフロップＦＦ１
の出力をフリップフロップＦＦ’１でラッチする。ＰＣ
ＬＫが‘０’の場合はフリップフロップＦＦ’２，Ｆ
Ｆ’１とも前値保持する為、フリップフロップＦＦ’
２，ＦＦ’１の出力変化点は常にＰＣＬＫの立ち下がり
に同期する。フリップフロップＦＦ’２出力，ＦＦ’１
出力は、フリップフロップＰ２，Ｐ１にてＰＣＬＫの立
ち上がりでラッチされ、出力ＰＯ２，ＰＯ１として外部
へ出力される。また、ＰＣＬＫも外部へ出力される。
Ｆ１でシフトし、トグルＦ／Ｆ（Ｔ１）出力ＰＣＬＫが
‘１’のタイミングでフリップフロップＦＦ２の出力を
フリップフロップＦＦ’２で、フリップフロップＦＦ１
の出力をフリップフロップＦＦ’１でラッチする。ＰＣ
ＬＫが‘０’の場合はフリップフロップＦＦ’２，Ｆ
Ｆ’１とも前値保持する為、フリップフロップＦＦ’
２，ＦＦ’１の出力変化点は常にＰＣＬＫの立ち下がり
に同期する。フリップフロップＦＦ’２出力，ＦＦ’１
出力は、フリップフロップＰ２，Ｐ１にてＰＣＬＫの立
ち上がりでラッチされ、出力ＰＯ２，ＰＯ１として外部
へ出力される。また、ＰＣＬＫも外部へ出力される。
【００１５】上記１→２Ｓ／Ｐ変換ユニットを使用し
た、１→２nデータＳ／Ｐ変換回路を図３に示す。図３
に示すように、本回路では、シリアルデータ入力ＳＤＩ
Ｎに付随する入力ＣＬＫを、Ｓ／Ｐ変換過程毎に１→２
Ｓ／Ｐ変換ユニットにおいてそれぞれ２分周し、２パラ
レルデータＰＯ１，ＰＯ２と共に次１→２Ｓ／Ｐ変換ユ
ニット２つに出力し、多段接続する構成をとる。図３に
示す１→２nデータＳ／Ｐ変換回路は、１６ビットのシ
リアル／パラレル変換を行うものであって、図１に示す
ものと同一構成の１５個の１→２Ｓ／Ｐ変換ユニット３
１−１，３２−１，３２−２，３３−１〜３４−４，３
４−１〜３４−８から構成されている。
た、１→２nデータＳ／Ｐ変換回路を図３に示す。図３
に示すように、本回路では、シリアルデータ入力ＳＤＩ
Ｎに付随する入力ＣＬＫを、Ｓ／Ｐ変換過程毎に１→２
Ｓ／Ｐ変換ユニットにおいてそれぞれ２分周し、２パラ
レルデータＰＯ１，ＰＯ２と共に次１→２Ｓ／Ｐ変換ユ
ニット２つに出力し、多段接続する構成をとる。図３に
示す１→２nデータＳ／Ｐ変換回路は、１６ビットのシ
リアル／パラレル変換を行うものであって、図１に示す
ものと同一構成の１５個の１→２Ｓ／Ｐ変換ユニット３
１−１，３２−１，３２−２，３３−１〜３４−４，３
４−１〜３４−８から構成されている。
【００１６】図３に示すように、１→２Ｓ／Ｐ変換ユニ
ット多段接続構成をとる事により、以下の効果を得る事
ができる。
ット多段接続構成をとる事により、以下の効果を得る事
ができる。
【００１７】・１→２Ｓ／Ｐ変換ユニットのＰＣＬＫ出
力のファンアウトに着目すると、どのＳ／Ｐ変換過程に
おいてもＰＣＬＫに接続されるＦ／Ｆ・ＣＬＫ入力数は
常に一定値（入力数１４（＝４（自回路内）＋５（次段
の回路）×２（次段のユニット数）））であり、パラレ
ル数（２n）が増加しても大きなファンアウトを有する
ＣＬＫ出力は存在しない為、ＣＬＫスキュー増大による
レーシングを防止する事が可能となる。
力のファンアウトに着目すると、どのＳ／Ｐ変換過程に
おいてもＰＣＬＫに接続されるＦ／Ｆ・ＣＬＫ入力数は
常に一定値（入力数１４（＝４（自回路内）＋５（次段
の回路）×２（次段のユニット数）））であり、パラレ
ル数（２n）が増加しても大きなファンアウトを有する
ＣＬＫ出力は存在しない為、ＣＬＫスキュー増大による
レーシングを防止する事が可能となる。
【００１８】・また、Ｓ／Ｐ変換過程毎にＣＬＫ周波数
が１／２に低下する事及び、２n分周カウンタ、デコー
ダを必要としない構成である事から、クリティカルパス
形成によるパラレルデータのラッチ・イネーブルパルス
飛び越しの誤動作も防止できる。
が１／２に低下する事及び、２n分周カウンタ、デコー
ダを必要としない構成である事から、クリティカルパス
形成によるパラレルデータのラッチ・イネーブルパルス
飛び越しの誤動作も防止できる。
【００１９】なお、本発明の他の実施形態として、上記
Ｓ／Ｐ変換回路を構成する１→２Ｓ／Ｐ変換ユニットを
１→Ｘ Ｓ／Ｐ変換ユニット（Ｘは２以上の整数）とす
る事も可能である。例えば、１→３Ｓ／Ｐ変換ユニット
を使用した場合、１→３nＳ／Ｐ変換回路を作成する事
が可能となる。
Ｓ／Ｐ変換回路を構成する１→２Ｓ／Ｐ変換ユニットを
１→Ｘ Ｓ／Ｐ変換ユニット（Ｘは２以上の整数）とす
る事も可能である。例えば、１→３Ｓ／Ｐ変換ユニット
を使用した場合、１→３nＳ／Ｐ変換回路を作成する事
が可能となる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
従来に比べＣＬＫスキューを低減し、且つＣＬＫ速度が
高い場合のクリティカルパス形成を防止したデータＳ／
Ｐ変換回路を提供することができる。
従来に比べＣＬＫスキューを低減し、且つＣＬＫ速度が
高い場合のクリティカルパス形成を防止したデータＳ／
Ｐ変換回路を提供することができる。
【図１】 本発明によるデータＳ／Ｐ変換回路の基本構
成単位となるデータＳ／Ｐ変換ユニットの構成の一例を
示す回路図である。
成単位となるデータＳ／Ｐ変換ユニットの構成の一例を
示す回路図である。
【図２】 図１の回路の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図３】 本発明によるデータＳ／Ｐ変換回路の実施形
態の構成の一例を示す回路図である。
態の構成の一例を示す回路図である。
【図４】 従来のデータＳ／Ｐ変換回路の構成の一例を
示す回路図である。
示す回路図である。
３１−１，３２−１〜３２−２，３３−１〜３３−４，
３４−１〜３４−８…１→２Ｓ／Ｐ変換ユニット ＦＦ１， ＦＦ２， ＦＦ’１， ＦＦ’２，Ｔ１…フリ
ップフロップ Ｓ１，Ｓ２…セレクタ
３４−１〜３４−８…１→２Ｓ／Ｐ変換ユニット ＦＦ１， ＦＦ２， ＦＦ’１， ＦＦ’２，Ｔ１…フリ
ップフロップ Ｓ１，Ｓ２…セレクタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−98101（ＪＰ，Ａ) 特開 平３−26107（ＪＰ，Ａ) 特開 昭63−46833（ＪＰ，Ａ) 特開 平１−311622（ＪＰ，Ａ) 特開 平１−194533（ＪＰ，Ａ) 特開 平３−97329（ＪＰ，Ａ) 特開 平６−268623（ＪＰ，Ａ) 特開 平９−55667（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 9/00
Claims (4)
- 【請求項１】 入力クロック信号を分周して、出力段の
タイミング調整用記憶手段にクロック信号として供給す
るとともに、次段のユニットのクロック信号として出力
する第１の記憶手段と、 入力シリアルデータを入力クロック信号に応じてＸ段
（Ｘは２以上の整数）シフトする従属接続されたＸ個の
第２の記憶手段と、 Ｘ個の第２の記憶手段の出力を入力クロック信号に応じ
て同一のタイミングで各々保持するＸ個の第３の記憶手
段と、 Ｘ個の第３の記憶手段の出力を同一のタイミングで各々
保持し、次段のユニットへ出力するＸ個のタイミング調
整用記憶手段と、 から構成される１／Ｘシリアル−パラレル変換ユニット
を、 複数個、ｎ段（ｎは自然数）接続してなり、 １／Ｘn のシリアル−パラレル変換を行うことを特徴と
し、 前記第３の記憶手段が、第１の記憶手段から供給される
クロック信号に同期して動作する第１のデータ保持手段
と、入力クロック信号に同期して動作する第２のデータ
保持手段とから構成されていることを特徴とするデータ
Ｓ／Ｐ変換回路。 - 【請求項２】 前記各記憶手段が、フリップフロップを
用いて構成されていることを特徴とする請求項１記載の
データＳ／Ｐ変換回路。 - 【請求項３】 １／Ｘシリアル−パラレル変換ユニット
が、１／２のシリアル−パラレル変換を行う１／２シリ
アル−パラレル変換ユニットであることを特徴とする請
求項１記載のデータＳ／Ｐ変換回路。 - 【請求項４】 第１のデータ保持手段がセレクタを用い
て構成され、第２のデータ保持手段がフリップフロップ
を用いて構成されていることを特徴とする請求項１記載
のデータＳ／Ｐ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37422798A JP3145988B2 (ja) | 1998-12-28 | 1998-12-28 | データｓ／ｐ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37422798A JP3145988B2 (ja) | 1998-12-28 | 1998-12-28 | データｓ／ｐ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196463A JP2000196463A (ja) | 2000-07-14 |
| JP3145988B2 true JP3145988B2 (ja) | 2001-03-12 |
Family
ID=18503485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37422798A Expired - Fee Related JP3145988B2 (ja) | 1998-12-28 | 1998-12-28 | データｓ／ｐ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3145988B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4848324B2 (ja) * | 2007-07-12 | 2011-12-28 | 三菱重工業株式会社 | シリアルパラレル変換回路及び通信装置 |
-
1998
- 1998-12-28 JP JP37422798A patent/JP3145988B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000196463A (ja) | 2000-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7253754B2 (en) | Data form converter between serial and parallel | |
| US5223833A (en) | Serial-parallel converting circuit | |
| US6741193B2 (en) | Parallel in serial out circuit having flip-flop latching at multiple clock rates | |
| JP2010200090A (ja) | 位相補償用クロック同期回路 | |
| EP0404127B1 (en) | Signal generator | |
| US6731142B1 (en) | Circuit for providing clock signals with low skew | |
| JP2002009629A (ja) | パラレルシリアル変換回路 | |
| US5561423A (en) | Serial to parallel conversion circuit | |
| JP3145988B2 (ja) | データｓ／ｐ変換回路 | |
| JP3354597B2 (ja) | カウンタ回路およびその応用回路 | |
| US7378885B1 (en) | Multiphase divider for P-PLL based serial link receivers | |
| US6504407B2 (en) | Programmable high speed frequency divider | |
| JP2888189B2 (ja) | デマルチプレクサ | |
| KR100353533B1 (ko) | 딜레이 락 루프 회로 | |
| US5706322A (en) | Precision time of day counter | |
| KR100278271B1 (ko) | 클럭주파수분주장치 | |
| KR100518141B1 (ko) | 디코드회로, 부호변환회로 및 부호변환방법 | |
| JP2702111B2 (ja) | 多段分周バイナリ・カウンタ | |
| JP3003328B2 (ja) | クロック信号回路 | |
| JP2003168979A (ja) | バイナリコード発生装置 | |
| JPH06224746A (ja) | 同期式カウンタ回路 | |
| JPH1168552A (ja) | ２ｎ分周回路 | |
| JP2000307419A (ja) | 分周回路 | |
| JPH03244217A (ja) | データの並列／直列変換回路 | |
| JPH0253322A (ja) | 同期式多段カウンタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001205 |
|
| LAPS | Cancellation because of no payment of annual fees |