JP3571236B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、信頼性の高い溝分離構造を有する半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
半導体基板上で隣接したトランジスタ等の素子間を電気的に絶縁分離する構造としてＳＧＩ（Ｓｈａｌｌｏｗ Ｇｒｏｏｖｅ Ｉｓｏｌａｔｉｏｎ）構造がある。このＳＧＩ構造は、図７に示すように、シリコン基板１にパット酸化膜２及び酸化防止膜３を形成し、その後、浅溝を形成する（図７の（ａ）及び（ｂ））。そして、その浅溝に酸化膜５を埋め込んだ後、絶縁膜６（図７では除去後）、ゲート酸化膜７、ゲート電極膜８、絶縁膜９、配線１０、層間絶縁膜１１が形成される（図７の（ｃ）及び（ｄ））。
【０００３】
上記ＳＧＩ構造は、加工寸法精度が従来まで用いられてきたＬＯＣＯＳ構造に比べて高いことから、０．２５μｍプロセス以降のデバイスに好適な構造となっている。
【０００４】
しかしながら、このＳＧＩ構造は、図７の（ｃ）の熱酸化の工程に示したように、熱酸化時に溝上端部のシリコン形状（図７の（ｃ）工程の４で示す部分）が鋭角化してしまう場合がある。このような基板鋭角部４が基板表面に残留すると、例えば、Ａ．Ｂｒｙａｎｔ等が「Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ＩＥＤＭ‘９４、ｐｐ．６７１−６７４」に公表しているように、回路動作中にこの部分に電界集中が発生し、回路を構成するトランジスタや容量の耐圧特性を劣化させる場合がある。
【０００５】
このような耐圧特性の劣化現象は、溝上端部近傍の基板角度が９０度以上でも溝上端部近傍の基板側の曲率半径が３ｎｍ以下では同様に生じることが経験的に知られている。これらの問題点の解決方法としては、特開平２−２６０６６０号公報に示すように、図７の（ｂ）工程のパット酸化膜２を、溝上端部から０．１μｍ程度後退させ（図７の工程（ｂ’））、水蒸気を含む１０００℃前後の温度で酸化することにより、溝上端部に曲率を形状させる方法がある。
【０００６】
また、特開平６−２１２１４号公報に示すように、シリコン基板に溝を形成した後、アモルファスシリコン又はエピタキシャルシリコンを５ｎｍ以上堆積させ、その後、１１００℃〜１１５０℃で２０％の分圧酸素雰囲気中で酸化し、溝上端部に曲率を形成する方法がある。
【０００７】
このアモルファスシリコンを堆積する方法では、図８に示すように、溝上端部ではアモルファスシリコン膜が平坦部分より薄く形成されるので、この状態で酸化すると優先的に角部が酸化されるのでシリコン基板の角部が丸まると記述されている。
【０００８】
また、溝を形成した後に、エピタキシャルシリコン膜を堆積する方法では、エピタキシャルシリコン膜が、角部で図９に示すようなファセットを形成するので、結果的に角部の形状が面取りされた格好になり、酸化後の形状が丸まるとしている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記特開平２−２６０６６０号公報記載の従来方法で作製した形状は、パット酸化膜の後退量が０．１μｍであったため、溝上端部近傍のシリコン基板上面で基板段差１４（図７の（Ｃ′））が発生する場合があった。また、この方法では酸化量が多い場合、段差を形成しながら、曲率が形成されるが、酸化量が少ない場合、特に１０ｎｍ程度では鋭角になる場合があった。
【００１０】
このような段差部分及び鋭角部にゲート酸化膜を形成すると、酸化膜厚が不均一となり、電気的なウィークスポットが形成される。また、応力も集中しやすくなるため、段差上に形成したトランジスタの電気的信頼性の低下を招く場合がある。
【００１１】
また、従来方法である特開平６−２１２１４号公報に記載されたように溝形成後にアモルファスシリコンを堆積する方法では、溝上端部の角部でもアモルファスシリコン膜が平坦部と同じように膜厚が確保される場合があるため、思うように角部を丸めることができないことがあった。
【００１２】
また、エピタキシャルシリコン膜を成長させる方法では、結晶軸を図９に示すように設定した場合では、ファセットが形成されるが、実際のレイアウトにおいては、図１０に示すように（溝の平面図を示す）、丸で囲んだ部分では角部を形成する結晶面が多数存在するため、ファセットが形成されない場合があった。
【００１３】
本発明の目的は、上記のような段差を形成せず、しかも酸化量が少ない場合（約１０ｎｍ）でも溝上端に確実に曲率を形成させることができる半導体装置の製造方法及びその製造方法で製造された半導体装置を実現することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明は次のように構成される。
（Ａ）半導体装置の製造方法において、（１）半導体基板の回路形成面にパット酸化膜を５ｎｍ以上形成する工程と、（２）上記パット酸化膜の上に酸化防止膜を形成する工程と、（３）上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、（４）上記パット酸化膜を後退させる工程と、（５）酸化雰囲気がドライ酸化（Ｈ２／Ｏ２≒０）状態であり、酸素分圧率である大気圧中における酸素分圧をＣ％、酸化温度をｔ（℃）とした場合、上記Ｃが、０＜Ｃ≦０．８８ｔ−９２４の範囲で上記半導体基板に形成した溝部分を酸化する工程と、（６）上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、（７）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（８）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（９）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程とを備える。
【００１５】
（Ｂ）好ましくは、上記（Ａ）において、上記工程（４）のパット酸化膜の後退を、半導体基板の溝上端部から１０±５ｎｍの範囲で後退させる。
【００１６】
（Ｃ）また、好ましくは、上記（Ａ）において、上記工程（５）の酸化温度ｔは、１０５０℃から１１５０℃の間の温度である。
【００１７】
（Ｄ）また、好ましくは、上記（Ａ）において、上記半導体基板の回路形成面と、上記工程（３）で形成される溝の側壁との間の角部の曲率半径が３ｎｍ以上となるように、上記溝が形成される。
（Ｅ）また、好ましくは、上記（Ａ）において、上記工程（９）のパット酸化膜を除去した後に、ゲート酸化膜、ゲート電極膜を、上記回路形成面に形成する。
【００１８】
酸素分圧をＣ％、酸化温度をｔ（℃）とした場合、上記Ｃが、０＜Ｃ≦０．８８ｔ−９２４の範囲で溝部分を酸化させれば、角部の曲率半径が不良を生じない３ｎｍ以上となる。
【００１９】
酸素分圧率Ｃは、０以上でなければ酸化はしないので、酸化温度はＣ≦０．８８ｔ−９２４から、１０５０℃以上となる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して説明する。
本発明の第１の実施形態である半導体装置の製造方法を図１及び図２を用いて説明する。
【００２１】
図１は、本発明の第１の実施形態による製造方法により製造される半導体装置の各工程における断面構造図であり、図２はその製造工程の概略を示すフローチャートである。以下、図２のフローチャートに添って製造工程を図１を参照しながら以下の工程（１）〜（１０）を説明する。
【００２２】
（１）シリコン基板１の表面を熱酸化して厚さ５ｎｍ以上、好ましくは、約１０ｎｍのパット酸化膜２を形成する（図２の処理（１０１）、処理（１０２）、図１の（ａ））。
（２）パッド酸化膜２の上に窒化珪素膜１２を厚さ約２００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分離熱酸化膜５を形成するときの酸化防止膜として使用する（図２の処理（１０３））。
【００２３】
（３）窒化珪素膜１２上にホトレジスト１３を形成する（図２の処理（１０４）、図１の（ｂ））。
（４）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、窒化珪素膜１２、パット酸化膜２を除去する（図２の処理（１０５）、（１０６）、図１の（ｃ））。
【００２４】
（５）窒化珪素膜１２をマスクとして、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば図１の（ｄ）におけるＡ部の角度が９０〜１１０度）を有する浅溝を形成する（図２の処理（１０７）、図１の（ｄ））。
（６）ホトレジスト１３の一部を除去した後、パット酸化膜２を後退させる（図２の処理（１０８）、（１０９）、図１の（ｅ））。
【００２５】
（７）その後、ドライ酸化雰囲気中（Ｈ２／Ｏ２≒０、つまり６ｐｐｍ以下）で例えば酸化温度をｔ（℃）、大気圧中における酸素分圧率をＣ（％）とした場合、分圧率Ｃを次式（１）に示す範囲でシリコン基板１表面を約１０ｎｍ熱酸化し、溝部分に熱酸化膜５を形成する（図２の処理（１１０）、図１の（ｆ））。
０＜Ｃ≦０．８８ｔ−９２４ −−−−（１）
（８）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め込み絶縁膜６）。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に粗な膜であることから、埋め込み絶縁膜６の堆積後、緻密化を目的として、１０００〜１１００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい（図２の処理（１１１）、図１の（ｇ））。
【００２６】
（９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜１２はエッチングストッパーとなり、窒化珪素膜１２の下のシリコン基板１がエッチングされることを防止する働きを持つ（図２の処理（１１２）、図１の（ｈ））。
（１０）そして、窒化珪素膜１２及びパット酸化膜２を除去することで溝埋め込み構造は完了する（図２の処理（１１３）、図１の（ｉ））。その後、トランジスタ構造製造に必要な、例えばゲート酸化膜７、ゲート電極膜８の形成、不純物の導入、配線１０、層間絶縁膜１１等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する（図１の（ｊ））。
【００２７】
次に、本発明の第１実施形態の作用効果を、図３及び図４を用いて説明する。なお、本発明の第１の実施形態で従来技術と異なる点は、上記工程（７）各温度に対して酸素分圧率Ｃを式（１）に示す範囲に限定している点である。
【００２８】
次に、酸化雰囲気の分圧効果について図３、図４を用いて説明する。
図３は、第１の実施形態で述べた製造工程（７）において、酸化量１０ｎｍ、パッド酸化膜２の後退量１０ｎｍ、酸化温度１１００℃、大気圧中で酸素分圧率Ｃを変化させて、溝上端近傍の基板１側の曲率半径の変化をシミュレーションにより解析した結果であり、横軸は酸素分圧率、縦軸はシリコン基板１の溝上端部の曲率半径を示めしている。
【００２９】
図３から、１１００℃においては、角部の曲率半径が不良を生じない３ｎｍ以上となる分圧率Ｃは、４０％以下であることがわかる。
分圧率Ｃを小さくすると、曲率半径が大きくなる理由は以下に示すとおりである。
溝上端部近傍は溝側壁で発生した酸化時の体積膨張と、シリコン基板１表面で発生した酸化時の体積膨張がぶつかり合うため、高い圧縮応力場が形成される。酸化反応は酸化膜中に圧縮応力が発生すると、酸化の成長が抑制されるので溝上端部では酸化レートが他と比べ低くなるため、形状が鋭角化する。
【００３０】
酸化膜は高温で粘性を生じる。高温、長時間の酸化ではこの粘性効果により応力が緩和される。酸素の分圧率Ｃを小さくすることで、酸化レートが遅くなるため、溝上端部で発生した圧縮応力は緩和され、溝上端部に曲率が形成されたものである。
【００３１】
図３に示した解析と同様な方法による解析を、１０５０℃、１１５０℃において行なった結果、角部の曲率半径が不良を生じない３ｎｍ以上となる分圧率Ｃは図４に示す値となった。つまり、図４の直線Ｌより右側領域（斜線図示）が、角部の曲率半径が不良を生じない３ｎｍ以上となる領域である。
【００３２】
この図４より、高温ほど分圧率が小さくても形状は改善されることが分かる。この点を直線Ｌで近似し、その傾きを求めた結果、Ｃ＝０．８８ｔ−９２４−−−（２）となった。ここで、Ｃは酸素の分圧率（％）、ｔは酸化温度を（℃）である。すなわち酸素分圧率Ｃを、これ以下の範囲に設定すれば形状が改善されることになる。
【００３３】
また、酸素分圧率Ｃは、０以上でなければ酸化はしないので、酸化温度は上記式（２）から、１０５０℃以上になる。
また、上記式（２）は大気圧中でのものであるが、減圧、加圧すると酸化剤の分子数が変化するので酸化レートが変化する。そのため、これに応じて上記式（２）も変化する。
【００３４】
以上説明したように、本発明の第１の実施形態によれば、段差を形成せず、しかも酸化量が少ない場合（約１０ｎｍ）でも溝上端に確実に曲率を形成させることができる半導体装置の製造方法及びその製造方法で製造された半導体装置を実現することができる。これにより、溝分離構造の基板側上端近傍の曲率半径を３ｎｍよりも十分大きくすることができ、ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。
【００３５】
次に、本発明の第２の実施形態である半導体装置の製造方法を図１及び図５を用いて説明する。
図５に示した第２の実施形態である半導体装置の製造方法（フローチャート）は、第１の実施形態における製造工程中の工程（６）を変更したものである。この第２の実施形態においては、第１の実施形態と比較して、形状等は大きくは変わらないので、本発明の第２の実施形態における半導体装置の断面は、図１を用い、図５のフローチャートに添って本発明の第２の実施形態の工程（１）〜（１０）を説明する。
【００３６】
（１）シリコン基板１の表面を熱酸化して厚さ約１０ｎｍのパット酸化膜２を形成する（図５の処理（１０１）、処理（１０２）、図１の（ａ）｝。
（２）パッド酸化膜２の上に窒化珪素膜１２を厚さ約２００ｎｍ程度体積する。この窒化珪素膜１２は、素子分離熱酸化膜５を形成するときの酸化防止膜として使用する（図５の処理（１０３））。
【００３７】
（３）窒化珪素膜１２上にホトレジスト１３を形成する（図５の処理（１０４）、図１の（ｂ））。
（４）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、窒化珪素膜１２、パット酸化膜２を除去する（図５の処理（１０５）、（１０６）、図１の（ｃ）｝。
【００３８】
（５）窒化珪素膜１２をマスクとして、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば図１の（ｄ）におけるＡ部の角度が９０〜１１０度）を有する浅溝を形成する（図５の処理（１０７）、図１の（ｄ））。
（６）ホトレジスト１３の一部を除去した後、パット酸化膜２を半導体基板の溝上端部より１０±５ｎｍの範囲で後退させる（図５の処理（１０８）、（１０９）、図１の（ｅ））。
【００３９】
（７）その後、ドライ酸化雰囲気中（Ｈ２／Ｏ２≒０、約６ｐｐｍ以下）で例えば酸化温度をｔ（℃）、大気圧中における酸素分圧率をＣ（％）とした場合、分圧率Ｃを上記式（１）に示した範囲でシリコン基板１表面を約１０ｎｍ熱酸化し、溝部分に熱酸化膜５を形成する（図５の処理（１１０）、図１の（ｆ））｝。
（８）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に粗な膜であることから、埋め込み絶縁膜６堆積後、緻密化を目的として、１１００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい（図５の処理（１１１）、図１の（ｇ））。
【００４０】
（９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜１２はエッチングストッパーとなり、窒化珪素膜１２の下のシリコン基板１がエッチングされることを防止する働きを持つ（図５の処理（１１２）、図１の（ｈ））。
（１０）そして、窒化珪素膜１２及びパット酸化膜２を除去することで溝埋め込み構造は完了する（図５の処理（１１３）、図１の（ｉ））。その後、トランジスタ構造製造に必要な、例えばゲート酸化膜７、ゲート電極膜８の形成、不純物の導入、配線１０、層間絶縁膜１１等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する（図１の（ｊ））。
【００４１】
本発明の第２の実施形態で従来技術と異なる点は、上記工程（６）でパット酸化膜の後退量を限定している点である。
【００４２】
次に、図６を用いてパット酸化膜後退の効果について説明する。
溝酸化時、酸化膜は、窒化珪素膜１２とシリコン基板１との間に約２倍の体積膨張をしながら成長していく。パット酸化膜２の後退量が零の場合、この体積膨張により窒化珪素膜１２の端部は持ち上げられ（図６の上方向）、結果として凹状に反る形状となる。この窒化硅素膜１２の反り変形の反力が生じる結果、窒化珪素膜１２の下の酸化膜（パット酸化膜２の一部を含む）とシリコン基板１とには圧縮応力が発生する（図６の（ａ））。
【００４３】
圧縮応力が酸化膜中に発生すると、酸化種の拡散、すなわち、酸化反応の進行が抑制されるため、溝上端部では酸化速度が著しく低下する。一方、溝側壁においては、酸化膜の成長方向（側面法線方向）には拘束が無いこと、および成長する酸化膜の体積膨張の阻害因子がないことから、側壁面では酸化が相対的に抑制されずに進行する。
【００４４】
このため、シリコン基板１の溝上端部近傍では、図６の（ａ）中に破線で示したように酸化の進行に伴い基板形状が先鋭化していく。しかし、パット酸化膜２を後退させると、シリコン基板１の溝端部の一部が露出する（図６の（ｂ）参照）。この露出した部分においては、酸化初期には成長した酸化膜と上部窒化硅素膜１２とが接触しないため、また、図６の（ａ）を用いて説明したような窒化珪素膜１２の反り変形による圧縮応力の発生もほとんどないことから、酸化は抑制することなく進行する。その結果として、溝上端部が丸まり、曲率半径が大きくなる。
【００４５】
また、パット酸化膜２を後退させると、後退させたパット酸化膜２の端部近傍ではシリコン基板１が露出する領域とそうでない領域とが形成される。露出した領域では酸素の拡散が速いため、酸化が速く進行するが、露出していない領域ではこれに比べ遅くなるため、パット酸化膜２の端部では段差が発生する。
【００４６】
また、シリコン基板１の溝の上端部では２面で酸素と接しているため、酸化が速く進行する。パット酸化膜２の後退量が１０±５ｎｍの範囲では、パット酸化膜２の端部とシリコン基板１の溝の上端部とが接近しているため、上記影響が重なり合い段差は発生しないが、これ以上ではシリコン基板１の溝上端部から遠ざかるため段差が発生する。
【００４７】
上記理由により、本発明の第２の実施形態によれば、第１の実施形態と同様に、段差を形成せず、しかも酸化量が少ない場合（約１０ｎｍ）でも溝上端に確実に曲率を形成させることができる半導体装置の製造方法及びその製造方法で製造された半導体装置を実現することができる。また、溝分離構造の基板側上端近傍の曲率半径を３ｎｍよりも十分大きくすることができ、また、パット酸化膜の後退量を１０±５ｎｍの範囲に限定しているため、段差も生じず、また、ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。
【００４８】
【発明の効果】
本発明によれば、段差を形成せず、しかも酸化量が少ない場合（約１０ｎｍ）でも溝上端に確実に曲率を形成させることができる半導体装置の製造方法及びその製造方法で製造された半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本願に係る第１の実施形態による製造方法の製造される半導体装置の断面構造図である。
【図２】本願に係る第１の実施形態の製造工程を示すフローチャートである。
【図３】本願に係る第１の実施形態の作用効果を説明する図である。
【図４】本願に係る第１の実施形態の作用効果を説明する図である。
【図５】本願に係る第２の実施形態の製造工程を示すフローチャートである。
【図６】本願に係る第２の実施形態の作用効果を説明する図である。
【図７】従来技術である選択酸化法における溝分離構造の製造工程の模式図である。
【図８】従来技術を説明する模式図である。
【図９】従来技術を説明する模式図である。
【図１０】従来技術を詳細する模式図である。
【符号の説明】
１・・・ シリコン基板
２ パット酸化膜
３ 酸化防止膜
４ 基板鋭角部
５ 素子分離熱酸化膜
６ 埋め込み絶縁膜
７ ゲート酸化膜
８ ゲート電極膜
９ 絶縁膜
１０ 配線
１１ 層間絶縁膜
１２ 窒化珪素膜
１３ ホトレジスト
１４ 基板段差
【発明の属する技術分野】
本発明は、信頼性の高い溝分離構造を有する半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
半導体基板上で隣接したトランジスタ等の素子間を電気的に絶縁分離する構造としてＳＧＩ（Ｓｈａｌｌｏｗ Ｇｒｏｏｖｅ Ｉｓｏｌａｔｉｏｎ）構造がある。このＳＧＩ構造は、図７に示すように、シリコン基板１にパット酸化膜２及び酸化防止膜３を形成し、その後、浅溝を形成する（図７の（ａ）及び（ｂ））。そして、その浅溝に酸化膜５を埋め込んだ後、絶縁膜６（図７では除去後）、ゲート酸化膜７、ゲート電極膜８、絶縁膜９、配線１０、層間絶縁膜１１が形成される（図７の（ｃ）及び（ｄ））。
【０００３】
上記ＳＧＩ構造は、加工寸法精度が従来まで用いられてきたＬＯＣＯＳ構造に比べて高いことから、０．２５μｍプロセス以降のデバイスに好適な構造となっている。
【０００４】
しかしながら、このＳＧＩ構造は、図７の（ｃ）の熱酸化の工程に示したように、熱酸化時に溝上端部のシリコン形状（図７の（ｃ）工程の４で示す部分）が鋭角化してしまう場合がある。このような基板鋭角部４が基板表面に残留すると、例えば、Ａ．Ｂｒｙａｎｔ等が「Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ＩＥＤＭ‘９４、ｐｐ．６７１−６７４」に公表しているように、回路動作中にこの部分に電界集中が発生し、回路を構成するトランジスタや容量の耐圧特性を劣化させる場合がある。
【０００５】
このような耐圧特性の劣化現象は、溝上端部近傍の基板角度が９０度以上でも溝上端部近傍の基板側の曲率半径が３ｎｍ以下では同様に生じることが経験的に知られている。これらの問題点の解決方法としては、特開平２−２６０６６０号公報に示すように、図７の（ｂ）工程のパット酸化膜２を、溝上端部から０．１μｍ程度後退させ（図７の工程（ｂ’））、水蒸気を含む１０００℃前後の温度で酸化することにより、溝上端部に曲率を形状させる方法がある。
【０００６】
また、特開平６−２１２１４号公報に示すように、シリコン基板に溝を形成した後、アモルファスシリコン又はエピタキシャルシリコンを５ｎｍ以上堆積させ、その後、１１００℃〜１１５０℃で２０％の分圧酸素雰囲気中で酸化し、溝上端部に曲率を形成する方法がある。
【０００７】
このアモルファスシリコンを堆積する方法では、図８に示すように、溝上端部ではアモルファスシリコン膜が平坦部分より薄く形成されるので、この状態で酸化すると優先的に角部が酸化されるのでシリコン基板の角部が丸まると記述されている。
【０００８】
また、溝を形成した後に、エピタキシャルシリコン膜を堆積する方法では、エピタキシャルシリコン膜が、角部で図９に示すようなファセットを形成するので、結果的に角部の形状が面取りされた格好になり、酸化後の形状が丸まるとしている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記特開平２−２６０６６０号公報記載の従来方法で作製した形状は、パット酸化膜の後退量が０．１μｍであったため、溝上端部近傍のシリコン基板上面で基板段差１４（図７の（Ｃ′））が発生する場合があった。また、この方法では酸化量が多い場合、段差を形成しながら、曲率が形成されるが、酸化量が少ない場合、特に１０ｎｍ程度では鋭角になる場合があった。
【００１０】
このような段差部分及び鋭角部にゲート酸化膜を形成すると、酸化膜厚が不均一となり、電気的なウィークスポットが形成される。また、応力も集中しやすくなるため、段差上に形成したトランジスタの電気的信頼性の低下を招く場合がある。
【００１１】
また、従来方法である特開平６−２１２１４号公報に記載されたように溝形成後にアモルファスシリコンを堆積する方法では、溝上端部の角部でもアモルファスシリコン膜が平坦部と同じように膜厚が確保される場合があるため、思うように角部を丸めることができないことがあった。
【００１２】
また、エピタキシャルシリコン膜を成長させる方法では、結晶軸を図９に示すように設定した場合では、ファセットが形成されるが、実際のレイアウトにおいては、図１０に示すように（溝の平面図を示す）、丸で囲んだ部分では角部を形成する結晶面が多数存在するため、ファセットが形成されない場合があった。
【００１３】
本発明の目的は、上記のような段差を形成せず、しかも酸化量が少ない場合（約１０ｎｍ）でも溝上端に確実に曲率を形成させることができる半導体装置の製造方法及びその製造方法で製造された半導体装置を実現することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明は次のように構成される。
（Ａ）半導体装置の製造方法において、（１）半導体基板の回路形成面にパット酸化膜を５ｎｍ以上形成する工程と、（２）上記パット酸化膜の上に酸化防止膜を形成する工程と、（３）上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、（４）上記パット酸化膜を後退させる工程と、（５）酸化雰囲気がドライ酸化（Ｈ２／Ｏ２≒０）状態であり、酸素分圧率である大気圧中における酸素分圧をＣ％、酸化温度をｔ（℃）とした場合、上記Ｃが、０＜Ｃ≦０．８８ｔ−９２４の範囲で上記半導体基板に形成した溝部分を酸化する工程と、（６）上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、（７）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（８）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（９）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程とを備える。
【００１５】
（Ｂ）好ましくは、上記（Ａ）において、上記工程（４）のパット酸化膜の後退を、半導体基板の溝上端部から１０±５ｎｍの範囲で後退させる。
【００１６】
（Ｃ）また、好ましくは、上記（Ａ）において、上記工程（５）の酸化温度ｔは、１０５０℃から１１５０℃の間の温度である。
【００１７】
（Ｄ）また、好ましくは、上記（Ａ）において、上記半導体基板の回路形成面と、上記工程（３）で形成される溝の側壁との間の角部の曲率半径が３ｎｍ以上となるように、上記溝が形成される。
（Ｅ）また、好ましくは、上記（Ａ）において、上記工程（９）のパット酸化膜を除去した後に、ゲート酸化膜、ゲート電極膜を、上記回路形成面に形成する。
【００１８】
酸素分圧をＣ％、酸化温度をｔ（℃）とした場合、上記Ｃが、０＜Ｃ≦０．８８ｔ−９２４の範囲で溝部分を酸化させれば、角部の曲率半径が不良を生じない３ｎｍ以上となる。
【００１９】
酸素分圧率Ｃは、０以上でなければ酸化はしないので、酸化温度はＣ≦０．８８ｔ−９２４から、１０５０℃以上となる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して説明する。
本発明の第１の実施形態である半導体装置の製造方法を図１及び図２を用いて説明する。
【００２１】
図１は、本発明の第１の実施形態による製造方法により製造される半導体装置の各工程における断面構造図であり、図２はその製造工程の概略を示すフローチャートである。以下、図２のフローチャートに添って製造工程を図１を参照しながら以下の工程（１）〜（１０）を説明する。
【００２２】
（１）シリコン基板１の表面を熱酸化して厚さ５ｎｍ以上、好ましくは、約１０ｎｍのパット酸化膜２を形成する（図２の処理（１０１）、処理（１０２）、図１の（ａ））。
（２）パッド酸化膜２の上に窒化珪素膜１２を厚さ約２００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分離熱酸化膜５を形成するときの酸化防止膜として使用する（図２の処理（１０３））。
【００２３】
（３）窒化珪素膜１２上にホトレジスト１３を形成する（図２の処理（１０４）、図１の（ｂ））。
（４）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、窒化珪素膜１２、パット酸化膜２を除去する（図２の処理（１０５）、（１０６）、図１の（ｃ））。
【００２４】
（５）窒化珪素膜１２をマスクとして、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば図１の（ｄ）におけるＡ部の角度が９０〜１１０度）を有する浅溝を形成する（図２の処理（１０７）、図１の（ｄ））。
（６）ホトレジスト１３の一部を除去した後、パット酸化膜２を後退させる（図２の処理（１０８）、（１０９）、図１の（ｅ））。
【００２５】
（７）その後、ドライ酸化雰囲気中（Ｈ２／Ｏ２≒０、つまり６ｐｐｍ以下）で例えば酸化温度をｔ（℃）、大気圧中における酸素分圧率をＣ（％）とした場合、分圧率Ｃを次式（１）に示す範囲でシリコン基板１表面を約１０ｎｍ熱酸化し、溝部分に熱酸化膜５を形成する（図２の処理（１１０）、図１の（ｆ））。
０＜Ｃ≦０．８８ｔ−９２４ −−−−（１）
（８）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め込み絶縁膜６）。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に粗な膜であることから、埋め込み絶縁膜６の堆積後、緻密化を目的として、１０００〜１１００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい（図２の処理（１１１）、図１の（ｇ））。
【００２６】
（９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜１２はエッチングストッパーとなり、窒化珪素膜１２の下のシリコン基板１がエッチングされることを防止する働きを持つ（図２の処理（１１２）、図１の（ｈ））。
（１０）そして、窒化珪素膜１２及びパット酸化膜２を除去することで溝埋め込み構造は完了する（図２の処理（１１３）、図１の（ｉ））。その後、トランジスタ構造製造に必要な、例えばゲート酸化膜７、ゲート電極膜８の形成、不純物の導入、配線１０、層間絶縁膜１１等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する（図１の（ｊ））。
【００２７】
次に、本発明の第１実施形態の作用効果を、図３及び図４を用いて説明する。なお、本発明の第１の実施形態で従来技術と異なる点は、上記工程（７）各温度に対して酸素分圧率Ｃを式（１）に示す範囲に限定している点である。
【００２８】
次に、酸化雰囲気の分圧効果について図３、図４を用いて説明する。
図３は、第１の実施形態で述べた製造工程（７）において、酸化量１０ｎｍ、パッド酸化膜２の後退量１０ｎｍ、酸化温度１１００℃、大気圧中で酸素分圧率Ｃを変化させて、溝上端近傍の基板１側の曲率半径の変化をシミュレーションにより解析した結果であり、横軸は酸素分圧率、縦軸はシリコン基板１の溝上端部の曲率半径を示めしている。
【００２９】
図３から、１１００℃においては、角部の曲率半径が不良を生じない３ｎｍ以上となる分圧率Ｃは、４０％以下であることがわかる。
分圧率Ｃを小さくすると、曲率半径が大きくなる理由は以下に示すとおりである。
溝上端部近傍は溝側壁で発生した酸化時の体積膨張と、シリコン基板１表面で発生した酸化時の体積膨張がぶつかり合うため、高い圧縮応力場が形成される。酸化反応は酸化膜中に圧縮応力が発生すると、酸化の成長が抑制されるので溝上端部では酸化レートが他と比べ低くなるため、形状が鋭角化する。
【００３０】
酸化膜は高温で粘性を生じる。高温、長時間の酸化ではこの粘性効果により応力が緩和される。酸素の分圧率Ｃを小さくすることで、酸化レートが遅くなるため、溝上端部で発生した圧縮応力は緩和され、溝上端部に曲率が形成されたものである。
【００３１】
図３に示した解析と同様な方法による解析を、１０５０℃、１１５０℃において行なった結果、角部の曲率半径が不良を生じない３ｎｍ以上となる分圧率Ｃは図４に示す値となった。つまり、図４の直線Ｌより右側領域（斜線図示）が、角部の曲率半径が不良を生じない３ｎｍ以上となる領域である。
【００３２】
この図４より、高温ほど分圧率が小さくても形状は改善されることが分かる。この点を直線Ｌで近似し、その傾きを求めた結果、Ｃ＝０．８８ｔ−９２４−−−（２）となった。ここで、Ｃは酸素の分圧率（％）、ｔは酸化温度を（℃）である。すなわち酸素分圧率Ｃを、これ以下の範囲に設定すれば形状が改善されることになる。
【００３３】
また、酸素分圧率Ｃは、０以上でなければ酸化はしないので、酸化温度は上記式（２）から、１０５０℃以上になる。
また、上記式（２）は大気圧中でのものであるが、減圧、加圧すると酸化剤の分子数が変化するので酸化レートが変化する。そのため、これに応じて上記式（２）も変化する。
【００３４】
以上説明したように、本発明の第１の実施形態によれば、段差を形成せず、しかも酸化量が少ない場合（約１０ｎｍ）でも溝上端に確実に曲率を形成させることができる半導体装置の製造方法及びその製造方法で製造された半導体装置を実現することができる。これにより、溝分離構造の基板側上端近傍の曲率半径を３ｎｍよりも十分大きくすることができ、ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。
【００３５】
次に、本発明の第２の実施形態である半導体装置の製造方法を図１及び図５を用いて説明する。
図５に示した第２の実施形態である半導体装置の製造方法（フローチャート）は、第１の実施形態における製造工程中の工程（６）を変更したものである。この第２の実施形態においては、第１の実施形態と比較して、形状等は大きくは変わらないので、本発明の第２の実施形態における半導体装置の断面は、図１を用い、図５のフローチャートに添って本発明の第２の実施形態の工程（１）〜（１０）を説明する。
【００３６】
（１）シリコン基板１の表面を熱酸化して厚さ約１０ｎｍのパット酸化膜２を形成する（図５の処理（１０１）、処理（１０２）、図１の（ａ）｝。
（２）パッド酸化膜２の上に窒化珪素膜１２を厚さ約２００ｎｍ程度体積する。この窒化珪素膜１２は、素子分離熱酸化膜５を形成するときの酸化防止膜として使用する（図５の処理（１０３））。
【００３７】
（３）窒化珪素膜１２上にホトレジスト１３を形成する（図５の処理（１０４）、図１の（ｂ））。
（４）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、窒化珪素膜１２、パット酸化膜２を除去する（図５の処理（１０５）、（１０６）、図１の（ｃ）｝。
【００３８】
（５）窒化珪素膜１２をマスクとして、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば図１の（ｄ）におけるＡ部の角度が９０〜１１０度）を有する浅溝を形成する（図５の処理（１０７）、図１の（ｄ））。
（６）ホトレジスト１３の一部を除去した後、パット酸化膜２を半導体基板の溝上端部より１０±５ｎｍの範囲で後退させる（図５の処理（１０８）、（１０９）、図１の（ｅ））。
【００３９】
（７）その後、ドライ酸化雰囲気中（Ｈ２／Ｏ２≒０、約６ｐｐｍ以下）で例えば酸化温度をｔ（℃）、大気圧中における酸素分圧率をＣ（％）とした場合、分圧率Ｃを上記式（１）に示した範囲でシリコン基板１表面を約１０ｎｍ熱酸化し、溝部分に熱酸化膜５を形成する（図５の処理（１１０）、図１の（ｆ））｝。
（８）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に粗な膜であることから、埋め込み絶縁膜６堆積後、緻密化を目的として、１１００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい（図５の処理（１１１）、図１の（ｇ））。
【００４０】
（９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜１２はエッチングストッパーとなり、窒化珪素膜１２の下のシリコン基板１がエッチングされることを防止する働きを持つ（図５の処理（１１２）、図１の（ｈ））。
（１０）そして、窒化珪素膜１２及びパット酸化膜２を除去することで溝埋め込み構造は完了する（図５の処理（１１３）、図１の（ｉ））。その後、トランジスタ構造製造に必要な、例えばゲート酸化膜７、ゲート電極膜８の形成、不純物の導入、配線１０、層間絶縁膜１１等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する（図１の（ｊ））。
【００４１】
本発明の第２の実施形態で従来技術と異なる点は、上記工程（６）でパット酸化膜の後退量を限定している点である。
【００４２】
次に、図６を用いてパット酸化膜後退の効果について説明する。
溝酸化時、酸化膜は、窒化珪素膜１２とシリコン基板１との間に約２倍の体積膨張をしながら成長していく。パット酸化膜２の後退量が零の場合、この体積膨張により窒化珪素膜１２の端部は持ち上げられ（図６の上方向）、結果として凹状に反る形状となる。この窒化硅素膜１２の反り変形の反力が生じる結果、窒化珪素膜１２の下の酸化膜（パット酸化膜２の一部を含む）とシリコン基板１とには圧縮応力が発生する（図６の（ａ））。
【００４３】
圧縮応力が酸化膜中に発生すると、酸化種の拡散、すなわち、酸化反応の進行が抑制されるため、溝上端部では酸化速度が著しく低下する。一方、溝側壁においては、酸化膜の成長方向（側面法線方向）には拘束が無いこと、および成長する酸化膜の体積膨張の阻害因子がないことから、側壁面では酸化が相対的に抑制されずに進行する。
【００４４】
このため、シリコン基板１の溝上端部近傍では、図６の（ａ）中に破線で示したように酸化の進行に伴い基板形状が先鋭化していく。しかし、パット酸化膜２を後退させると、シリコン基板１の溝端部の一部が露出する（図６の（ｂ）参照）。この露出した部分においては、酸化初期には成長した酸化膜と上部窒化硅素膜１２とが接触しないため、また、図６の（ａ）を用いて説明したような窒化珪素膜１２の反り変形による圧縮応力の発生もほとんどないことから、酸化は抑制することなく進行する。その結果として、溝上端部が丸まり、曲率半径が大きくなる。
【００４５】
また、パット酸化膜２を後退させると、後退させたパット酸化膜２の端部近傍ではシリコン基板１が露出する領域とそうでない領域とが形成される。露出した領域では酸素の拡散が速いため、酸化が速く進行するが、露出していない領域ではこれに比べ遅くなるため、パット酸化膜２の端部では段差が発生する。
【００４６】
また、シリコン基板１の溝の上端部では２面で酸素と接しているため、酸化が速く進行する。パット酸化膜２の後退量が１０±５ｎｍの範囲では、パット酸化膜２の端部とシリコン基板１の溝の上端部とが接近しているため、上記影響が重なり合い段差は発生しないが、これ以上ではシリコン基板１の溝上端部から遠ざかるため段差が発生する。
【００４７】
上記理由により、本発明の第２の実施形態によれば、第１の実施形態と同様に、段差を形成せず、しかも酸化量が少ない場合（約１０ｎｍ）でも溝上端に確実に曲率を形成させることができる半導体装置の製造方法及びその製造方法で製造された半導体装置を実現することができる。また、溝分離構造の基板側上端近傍の曲率半径を３ｎｍよりも十分大きくすることができ、また、パット酸化膜の後退量を１０±５ｎｍの範囲に限定しているため、段差も生じず、また、ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。
【００４８】
【発明の効果】
本発明によれば、段差を形成せず、しかも酸化量が少ない場合（約１０ｎｍ）でも溝上端に確実に曲率を形成させることができる半導体装置の製造方法及びその製造方法で製造された半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本願に係る第１の実施形態による製造方法の製造される半導体装置の断面構造図である。
【図２】本願に係る第１の実施形態の製造工程を示すフローチャートである。
【図３】本願に係る第１の実施形態の作用効果を説明する図である。
【図４】本願に係る第１の実施形態の作用効果を説明する図である。
【図５】本願に係る第２の実施形態の製造工程を示すフローチャートである。
【図６】本願に係る第２の実施形態の作用効果を説明する図である。
【図７】従来技術である選択酸化法における溝分離構造の製造工程の模式図である。
【図８】従来技術を説明する模式図である。
【図９】従来技術を説明する模式図である。
【図１０】従来技術を詳細する模式図である。
【符号の説明】
１・・・ シリコン基板
２ パット酸化膜
３ 酸化防止膜
４ 基板鋭角部
５ 素子分離熱酸化膜
６ 埋め込み絶縁膜
７ ゲート酸化膜
８ ゲート電極膜
９ 絶縁膜
１０ 配線
１１ 層間絶縁膜
１２ 窒化珪素膜
１３ ホトレジスト
１４ 基板段差
Claims (5)
- 半導体装置の製造方法において、
（１）半導体基板の回路形成面にパット酸化膜を５ｎｍ以上形成する工程と、
（２）上記パット酸化膜の上に酸化防止膜を形成する工程と、
（３）上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、
（４）上記パット酸化膜を後退させる工程と、
（５）酸化雰囲気がドライ酸化（Ｈ２／Ｏ２≒０）状態であり、酸素分圧率である大気圧中における酸素分圧をＣ％、酸化温度をｔ（℃）とした場合、上記Ｃが、０＜Ｃ≦０．８８ｔ−９２４の範囲で上記半導体基板に形成した溝部分を酸化する工程と、
（６）上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、
（７）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、
（８）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
（９）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体の製造方法。 - 請求項１記載の半導体の製造方法において、上記工程（４）のパット酸化膜の後退を、半導体基板の溝上端部から１０±５ｎｍの範囲で後退させることを特徴とする半導体装置の製造方法。
- 請求項１記載の半導体の製造方法において、上記工程（５）の酸化温度ｔは、１０５０℃から１１５０℃の間の温度であることを特徴とする半導体装置の製造方法。
- 請求項１記載の半導体の製造方法において、上記半導体基板の回路形成面と、上記工程（３）で形成される溝の側壁との間の角部の曲率半径が３ｎｍ以上となるように、上記溝が形成されることを特徴とする半導体装置の製造方法。
- 請求項１記載の半導体の製造方法において、上記工程（９）のパット酸化膜を除去した後に、ゲート酸化膜、ゲート電極膜を、上記回路形成面に形成することを特徴とする半導体装置の製造方法。
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