JP3600233B2 - 信号処理装置 - Google Patents

Description

本発明は、パラレル／シリアル変換および／またはシリアル／パラレル変換を実現する信号処理装置に関する。

図８は、前記パラレル／シリアル変換を行う典型的な従来技術の信号処理装置１のブロック図である。この信号処理装置１は４ビット構成を例示しており、パラレルの入力信号ｄｉｎｐをそれぞれ記憶保持し、シフトレジスタとして動作を行うレジスタｒ１〜ｒ４と、レジスタｒ２〜ｒ４の入力端子ｄ２〜ｄ４をセレクトするセレクタｓ２〜ｓ４とを備えて構成されている。

各レジスタｒ１〜ｒ４のクロック入力端子ｃｋには共通にシフトクロックｓｈｉｆｔ ｃｌｋが入力され、レジスタｒ１〜ｒ３の出力端子ｑ１〜ｑ３はそれぞれセレクタｓ２〜ｓ４の一方の入力に接続され、最終段のレジスタｒ４の出力端子ｑ４からはシリアルの出力信号ｄｏｕｔｓが出力される。セレクタｓ２〜ｓ４の他方の入力には各レジスタｒ２〜ｒ４に対応したビットの入力信号ｄｉｎｐが入力され、また各セレクタｓ２〜ｓ４には読込み信号ｌｏａｄが入力される。各セレクタｓ２〜ｓ４は、対応するレジスタｒ２〜ｒ４の入力端子ｄ２〜ｄ４に、前記読込み信号ｌｏａｄがハイレベルとなると各レジスタｒ２〜ｒ４に対応したビットの入力信号ｄｉｎを出力し、前記読込み信号ｌｏａｄがローレベルとなると前段のレジスタｒ１〜ｒ３からの出力を入力してシフト動作を可能とする。

図９は、上述のように構成される信号処理装置１の動作を説明するためのタイミングチャートである。前記読込み信号ｌｏａｄがハイレベルとなると、各レジスタｒ１〜ｒ４の入力端子ｄ１〜ｄ４には対応したビットの入力信号ｄｉｎｐのデータａ，ｂ，ｃ，ｄがパラレルにそれぞれ与えられることになる。そして、シフトクロックｓｈｉｆｔ ｃｌｋの立ち上がりエッジによって前記データａ，ｂ，ｃ，ｄは対応するレジスタｒ１〜ｒ４にそれぞれ格納される。

前記読込み信号ｌｏａｄがローレベルとなると、セレクタｓ２〜ｓ４は前段のレジスタｒ１〜ｒ３からの出力を選択し、レジスタｒ２〜ｒ４の入力端子ｄ２〜ｄ４へ出力する。これによって、各レジスタｒ１〜ｒ４はシフトレジスタとして働き、シフトクロックｓｈｉｆｔ ｃｌｋの立ち上がりエッジ毎にデータをシフトしてゆく。したがって、最終段のレジスタｒ４の出力端子ｑ４からの出力信号ｄｏｕｔｓは、シリアルデータｄ，ｃ，ｂ，ａとなり、こうしてパラレル／シリアル変換が実現される。

シリアル／パラレル変換の場合には、図１０で示すように、前記各セレクタｓ２〜ｓ４はなくなり、代わって４ビットレジスタｒ０が設けられ、第１段目のレジスタｒ１にシリアルの入力信号ｄｉｎｓが与えられる。そして、各レジスタｒ１〜ｒ３の出力がシフトクロックｓｈｉｆｔ ｃｌｋに応答して後段のレジスタｒ２〜ｒ４の入力端子ｄ２〜ｄ４に与えられてシフトレジスタ動作が行われるとともに、前記シフトクロックｓｈｉｆｔ ｃｌｋに応答して各レジスタｒ１〜ｒ４の出力が前記４ビットレジスタｒ０へのパラレルの信号線に出力される。前記４ビットレジスタｒ０は、前記読込み信号ｌｏａｄがハイレベルとなると、パラレルの出力信号線へ各ビットの出力ｄｏｕｔｐを導出する。

しかしながら、上述の回路のように、シフトレジスタで信号を逐次シフトすることよってパラレル／シリアルおよび／またはシリアル／パラレル変換を行う信号処理装置では、先ず、データのシフトが生じるので、各レジスタｒ１〜ｒ４をシフトクロックｓｈｉｆｔ ｃｌｋの立ち上がりエッジでデータを保持するフリップフロップで構成する必要があり、ゲート数が増大するという問題がある。また、そのスイッチングによって消費電力が大きくなるという問題もある。

次に、後段に設けるデジタル／アナログ変換器などの信号処理手段の仕様に応じて、シリアル信号を、ＬＳＢファーストとＭＳＢファーストとに切換可能とすると、また信号転送区間の前詰めで出力するか、後ろ詰めで出力するかを可変にしようとすると、回路のゲート規模が増大し、消費電力が増大するという問題がある。

すなわち、たとえば前記図８の構成で前記ＬＳＢファーストとＭＳＢファーストとの切換えのためには、各レジスタｒ１〜ｒ４に、前記入力信号ｄｉｎｐを、データａ，ｂ，ｃ，ｄの順で与えるか、またはデータｄ，ｃ，ｂ，ａの順で与えるかを切換えるために、該入力信号ｄｉｎｐを前記セレクタｓ２〜ｓ４を介して入力端子ｄ１〜ｄ４に与える必要がある。

また、前記前詰め出力と後ろ詰め出力との切換えのためには、信号転送区間内のシフトクロックｓｈｉｆｔ ｃｌｋの数分のレジスタを設ける必要がある。すなわち、たとえば８クロックを前記信号転送区間とし、６ビットのパラレルデータとすると、前詰め出力の場合、レジスタｒ３〜ｒ８にデータをパラレルに入力すればよく、したがってレジスタは６個でよいけれども、後ろ詰め出力の場合、レジスタｒ１〜ｒ６にデータをパラレルに入力する必要があり、レジスタは８個必要になる。

一方、レジスタをパラレルデータのビット数分に抑えようとすると、シフトクロックｓｈｉｆｔ ｃｌｋをカウントし、所定のカウント値の間のクロックをマスクするための構成が必要になる。

本発明の目的は、ゲート数および消費電力を削減することができるとともに、前詰め出力と後ろ詰め出力との切換えを容易に行うことができる信号処理装置を提供することである。

本発明の信号処理装置は、予め定めるデータ単位のビット数分の記憶素子を備える記憶素子群と、前記各記憶素子を予め定める順に個別に選択してゆき、選択された記憶素子から信号を順次出力させる選択手段とを備え、前記選択手段が、カウンタと、前記カウンタのカウント値に応じて前記各記憶素子を選択していゆくセレクタとを備える信号処理装置において、所定数の信号転送区間が設定されており、前記カウンタが冗長または空白ビットを用いることにより、前記セレクタが前記信号転送区間の前詰め出力と後詰め出力との切換えを行うことを特徴としている。

本発明の信号処理装置は、以上のように、予め定めるデータ単位のビット数分の記憶素子を備える記憶素子群と、前記各記憶素子を予め定める順に個別に選択してゆき、選択された記憶素子から信号を順次出力させる選択手段とを備え、前記選択手段が、カウンタと、前記カウンタのカウント値に応じて前記各記憶素子を選択していゆくセレクタとを備える信号処理装置において、所定数の信号転送区間が設定されており、前記カウンタが冗長または空白ビットを用いることにより、前記セレクタが前記信号転送区間の前詰め出力と後詰め出力との切換えを行う構成である。

それゆえ、選択された記憶素子からデータが読出されるときは、並列に各記憶素子に入力されて記憶されているデータを直列に読出すパラレル／シリアル変換が行われることになり、選択された記憶素子へデータが書込まれるときは、直列に各記憶素子へ入力されて記憶されているデータが、並列に読出されてシリアル／パラレル変換が行われることになる。

これによって、パラレル／シリアル変換および／またはシリアル／パラレル変換を実現するにあたって、データのシフトが生じないので、前記記憶素子をシフトレジスタに比べてゲート数の少ないラッチ回路で実現することができ、またスイッチング回数を減少して消費電力を削減することもできる。

また、前記選択手段による選択を、冗長および／または空白ビットを飛ばして、または含めて行うことで、シリアル信号を信号転送区間の前詰めで出力するか、後ろ詰めで出力するかを可変することができる。

本発明の実施の一形態について、図１および図２に基づいて説明すれば以下のとおりである。

図１は、本発明の実施の一形態の信号処理装置１１のブロック図である。この信号処理装置１１は、４ビット構成のパラレル／シリアル変換器を例示しており、パラレルの入力信号ＤＩＮＰをそれぞれ記憶保持するレジスタＲ１〜Ｒ４と、レジスタＲ１〜Ｒ４の出力端子Ｑ１〜Ｑ４をセレクトするセレクタＳ１と、セレクタＳ１の入力切換えを制御する２ビットカウンタＣＮＴ１とを備えて構成されている。

各レジスタＲ１〜Ｒ４のクロック入力端子Ｇには共通に読込み信号ＬＯＡＤが入力される。セレクタＳ１の４つの入力端子はそれぞれ前記各レジスタＲ１〜Ｒ４の出力端子Ｑ１〜Ｑ４に接続され、出力端子からはシリアルの出力信号ＤＯＵＴＳが出力される。前記２ビットカウンタＣＮＴ１はシフトクロックＳＨＩＦＴ ＣＬＫに応答してカウントアップし、その２ビットのカウント値ＣＮＴＯＵＴに対応して、前記セレクタＳ１は、１つの入力端子を選択して出力端子に接続する。

図２は、上述のように構成される信号処理装置１１の動作を説明するためのタイミングチャートである。前記読込み信号ＬＯＡＤがハイレベルとなると、各レジスタＲ１〜Ｒ４の入力端子Ｄ１〜Ｄ４には対応したビットの入力信号ＤＩＮＰのデータａ，ｂ，ｃ，ｄがパラレルにそれぞれ与えられることになる。そして、読込み信号ＬＯＡＤの立ち上がりエッジによって前記データａ，ｂ，ｃ，ｄは対応するレジスタＲ１〜Ｒ４にそれぞれ格納され、出力端子Ｑ１〜Ｑ４からそれぞれ出力される。

一方、２ビットカウンタＣＮＴ１には、前記読込み信号ＬＯＡＤの立ち上がりエッジに同期して０リセットされるようにシフトクロックＳＨＩＦＴ ＣＬＫが与えられており、該シフトクロックＳＨＩＦＴ ＣＬＫの立ち上がりエッジに応答して、０→１→２→３→０とカウントアップおよびリセットを繰返す。

セレクタＳ１は、出力信号ＤＯＵＴＳとして、前記２ビットカウンタＣＮＴ１のカウント値ＣＮＴＯＵＴが、０であるときにはレジスタＲ４の出力端子Ｑ４からのデータｄを出力し、１であるときにはレジスタＲ３の出力端子Ｑ３からのデータｃを出力し、２であるときにはレジスタＲ２の出力端子Ｑ２からのデータｂを出力し、３であるときにはレジスタＲ１の出力端子Ｑ１からのデータａを出力する。こうして、出力信号ＤＯＵＴＳは、シリアルデータｄ，ｃ，ｂ，ａとなり、パラレル／シリアル変換が実現される。

したがって、パラレル／シリアル変換を実現するにあたって、データのシフトが生じないので、レジスタＲ１〜Ｒ４を、シフトレジスタに比べてゲート数の少ないラッチ回路で実現することができ、またスイッチング回数を減少して消費電力を削減することもできる。

また、２ビットカウンタＣＮＴ１は、上述の説明では、シフトクロックＳＨＩＦＴ ＣＬＫの立ち上がりエッジに応答してカウントアップしてゆくように構成され、シリアルデータはｄ，ｃ，ｂ，ａのＬＳＢファーストで出力されるけれども、カウントダウンしてゆくように構成することによって、シリアルデータをａ，ｂ，ｃ，ｄのＭＳＢファーストで出力するように構成することができる。したがって、２ビットカウンタＣＮＴ１をアップダウンカウンタとし、そのカウント方向を制御マイコンで制御することによって、回路規模の増大を招くことなく、後段に設けるデジタル／アナログ変換器などの信号処理手段の仕様に応じて、ＭＳＢファーストとＬＳＢファーストとを容易に切換えることができる。

なお、２ビットカウンタＣＮＴ１のクロック入力の前に、複数のシフトクロックを切換え可能なセレクタ回路を設け、このセレクタ回路に、制御マイコンからシフトクロックの切換え信号を入力することによって、デジタルオーディオにおけるサンプリング周波数の違いなどに対応することができる。

本発明の実施の他の形態について、図３および図４に基づいて説明すれば以下のとおりである。

図３は、本発明の実施の他の形態の信号処理装置２１のブロック図である。この信号処理装置２１は、前述の信号処理装置１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。この信号処理装置２１では、４ビット構成のレジスタＲ１〜Ｒ４は信号処理装置１１と同様であるけれども、セレクタＳ２およびカウンタＣＮＴ２は３ビット構成となり、またそれらの間にデコード回路ＤＥＣ２が介在されるとともに、そのデコード回路ＤＥＣ２を制御する制御マイコンμＣＯＭが設けられている。

前記セレクタＳ２は、５つの入力端子を有し、第１〜第４の入力端子には前記各レジスタＲ１〜Ｒ４の出力端子Ｑ１〜Ｑ４からの出力がそれぞれ入力され、第５の入力端子には予め定める固定データの０が入力される。すなわち、シフトクロックＳＨＩＦＴ ＣＬＫに対応するシリアルデータがない場合、０を出力するように構成されている。前記３ビットカウンタＣＮＴ２は、シフトクロックＳＨＩＦＴ ＣＬＫによって前記読込み信号ＬＯＡＤの立ち上がりエッジのタイミングで０リセットされ、シフトクロックＳＨＩＦＴ ＣＬＫの立ち上がりエッジに応答してカウントアップを行う。

前記制御マイコンμＣＯＭは、前詰め／後ろ詰め切換え信号ＳＷを出力する。前記デコード回路ＤＥＣ２は、図３で示すように、前記セレクタＳ２への選択信号ＳＥＬとして、前詰め／後ろ詰め切換え信号ＳＷが前詰めを表すときには、前記読込み信号ＬＯＡＤの立ち上がりエッジのタイミングからシフトクロックＳＨＩＦＴ ＣＬＫの４サイクル分だけ前記３ビットカウンタＣＮＴ２のカウント値ＣＮＴＯＵＴのＬＳＢ２ビット（ｂｉｔ０，ｂｉｔ１）を出力し、シフトクロックＳＨＩＦＴ ＣＬＫの５サイクルから８サイクルの間は前記３ビットカウンタＣＮＴ２のカウント値ＣＮＴＯＵＴのＭＳＢ（ｂｉｔ２）によってマスクされ、４を出力する。後ろ詰めを表すときには、前記読込み信号ＬＯＡＤの立ち上がりエッジのタイミングから４サイクル分だけ経過した時点で、４サイクル分だけ前記３ビットカウンタＣＮＴ２のカウント値ＣＮＴＯＵＴのＬＳＢ２ビット（ｂｉｔ０，ｂｉｔ１）を出力し、前記１サイクルから４サイクルの間は前記３ビットカウンタＣＮＴ２のカウント値ＣＮＴＯＵＴのＭＳＢ（ｂｉｔ２）の反転によってマスクされ、４を出力する。

図４は、上述のように構成される信号処理装置２１の動作を説明するためのタイミングチャートである。前記読込み信号ＬＯＡＤがハイレベルとなると、各レジスタＲ１〜Ｒ４の入力端子Ｄ１〜Ｄ４には対応したビットの入力信号ＤＩＮＰのデータａ，ｂ，ｃ，ｄがパラレルにそれぞれ与えられることになる。そして、読込み信号ＬＯＡＤの立ち上がりエッジによって前記データａ，ｂ，ｃ，ｄは対応するレジスタＲ１〜Ｒ４にそれぞれ格納され、出力端子Ｑ１〜Ｑ４からそれぞれ出力される。

一方、３ビットカウンタＣＮＴ２は、前記読込み信号ＬＯＡＤの立ち上がりタイミングで０リセットされ、シフトクロックＳＨＩＦＴ ＣＬＫの立ち上がりエッジに応答して、０→１→２→３→４→５→６→７→０というように、８クロックを１周期として、カウントアップおよびリセットを繰返す。デコード回路ＤＥＣ２は、制御マイコンμＣＯＭからの前詰め／後ろ詰め切換え信号ＳＷが、前詰めを表すハイレベルであるときには、セレクタＳ２への選択信号ＳＥＬとして、０→１→２→３→４→４→４→４→０をデコード出力し、後ろ詰めを表すローレベルであるときには、前記選択信号ＳＥＬとして、４→４→４→４→０→１→２→３→４をデコード出力する。

セレクタＳ２は、出力信号ＤＯＵＴＳとして、前記３ビットカウンタＣＮＴ２のカウント値ＣＮＴＯＵＴが、０であるときにはレジスタＲ４の出力端子Ｑ４からのデータｄを出力し、１であるときにはレジスタＲ３の出力端子Ｑ３からのデータｃを出力し、２であるときにはレジスタＲ２の出力端子Ｑ２からのデータｂを出力し、３であるときにはレジスタＲ１の出力端子Ｑ１からのデータａを出力し、４であるときには０を出力する。こうして、出力信号ＤＯＵＴＳは、信号転送区間の前詰め出力の場合はシリアルデータｄ，ｃ，ｂ，ａ，０，０，０，０となり、後ろ詰め出力の場合はシリアルデータ０，０，０，０，ｄ，ｃ，ｂ，ａとなり、セレクタＳ２による選択を、冗長および／または空白ビットを飛ばして、または含めて行うことで、前詰め／後ろ詰め切換え可能にパラレル／シリアル変換を実現することができる。

本発明の実施のさらに他の形態について、図５および図６に基づいて説明すれば以下のとおりである。

図５は、本発明の実施のさらに他の形態の信号処理装置３１のブロック図である。この信号処理装置３１は、前述の信号処理装置１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。この信号処理装置３１では、４ビット構成のレジスタＲ１〜Ｒ４および２ビットカウンタＣＮＴ１は信号処理装置１１と同様であるけれども、前記セレクタＳ１に代えて、各レジスタＲ１〜Ｒ４に対応したＡＮＤゲートＦ１〜Ｆ４ならびにデコード回路ＤＥＣ１およびインバータＩＮＶが設けられている。

そして、注目すべきは、入力信号ＤＩＮＳはシリアルであり、前記各レジスタＲ１〜Ｒ４の入力端子Ｄ１〜Ｄ４に共通に与えられる。各レジスタＲ１〜Ｒ４の出力端子Ｑ１〜Ｑ４からは、パラレルの出力信号ＤＯＵＴＰが出力される。

前記２ビットカウンタＣＮＴ１はシフトクロックＳＨＩＦＴ ＣＬＫに応答してカウントアップし、その２ビットのカウント値ＣＮＴＯＵＴに対応して、デコード回路ＤＥＣ１は、各ＡＮＤゲートＦ１〜Ｆ４の一方の入力に選択的にゲート信号ＧＡＴＥ１〜ＧＡＴＥ４を順次出力してゆく。各ＡＮＤゲートＦ１〜Ｆ４の他方の入力には、インバータＩＮＶを介して、前記シフトクロックＳＨＩＦＴ ＣＬＫが反転された後、共通に入力されている。ＡＮＤゲートＦ１〜Ｆ４の出力は、それぞれ対応するレジスタＲ１〜Ｒ４のクロック入力端子Ｇ１〜Ｇ４に入力される。

図６は、上述のように構成される信号処理装置３１の動作を説明するためのタイミングチャートである。各レジスタＲ１〜Ｒ４の入力端子Ｄ１〜Ｄ４には、シリアルの入力信号ＤＩＮＳのデータｄ，ｃ，ｂ，ａが順次共通に与えられる。２ビットカウンタＣＮＴ１は、所定のシフトクロックＳＨＩＦＴ ＣＬＫの立ち上がりエッジに同期して０リセットされた後、該シフトクロックＳＨＩＦＴ ＣＬＫの立ち上がりエッジに応答して、０→１→２→３→０とカウントアップおよびリセットを繰返す。

この２ビットカウンタＣＮＴ１のカウント値ＣＮＴＯＵＴに対応して、デコード回路ＤＥＣ１は、各ＡＮＤゲートＦ１〜Ｆ４の一方の入力に選択的にゲート信号ＧＡＴＥ１〜ＧＡＴＥ４を順次出力してゆく。そして、そのゲート信号ＧＡＴＥ１〜ＧＡＴＥ４とシフトクロックＳＨＩＦＴ ＣＬＫの反転信号とが共にハイレベルとなると、各ＡＮＤゲートＦ１〜Ｆ４は対応するレジスタＲ１〜Ｒ４のクロック入力端子Ｇ１〜Ｇ４にトリガ信号を入力する。これによって、前記入力信号ＤＩＮＳのデータｄ，ｃ，ｂ，ａが順次レジスタＲ１〜Ｒ４に格納されてゆく。

したがって、レジスタＲ４のクロック入力端子Ｇ４にトリガ信号が入力されると、各レジスタＲ１〜Ｒ４の出力端子Ｑ１〜Ｑ４からは、パラレルの出力信号ＤＯＵＴＰが出力される。このようにして、データのシフトを生じることなく、シリアル／パラレル変換を実現することができる。

図７は、上述のように構成される信号処理装置２１，３１の一適用例を示すブロック図である。この図７の例はミニディスク再生装置のオーディオ信号処理系の一部分を示すものであり、デジタル信号処理回路４１には前記信号処理装置２１がパラレル／シリアル変換器として搭載され、デジタル／アナログ変換器４２には前記信号処理装置３１がシリアル／パラレル変換器として搭載されている。すなわち、デジタル信号処理回路４１は前記ミニディスクのＡＴＲＡＣ伸長を行う伸長信号処理回路４３を備える集積回路であり、デジタル／アナログ変換器４２はデジタル／アナログ変換部４４を備える集積回路であり、それぞれ個別に形成される。

ここで、デジタル信号処理回路４１からデジタル／アナログ変換器４２には２０ビットのオーディオ信号を２系統出力する必要があり、端子数を削減するために、デジタル信号処理回路４１側でパラレル／シリアル変換を行ってシリアル信号を出力し、デジタル／アナログ変換器４２側でシリアル／パラレル変換が行われる。

一般的に、デジタル／アナログ変換部４４のシリアル信号の入力方式は、該デジタル／アナログ変換部４４の種類毎に、シフトクロックの周波数、シリアル信号の前詰め／後ろ詰め、シリアル信号のＭＳＢファースト／ＬＳＢファースト等の仕様が異なるので、本発明による信号処理装置２１を用いることによって、デジタル／アナログ変換部４４の選択性が広いデジタル信号処理回路を提供することができる。

本発明の信号処理装置は、以上のように、パラレル／シリアル変換および／またはシリアル／パラレル変換を行う信号処理装置において、予め定めるデータ単位のビット数分の記憶素子を、たとえばアップダウンカウンタおよびそのカウント値に応じて前記各記憶素子を選択してゆくセレクタとを備えて構成される選択手段で予め定める順に個別に選択してゆくことで、選択された記憶素子に信号を順次入力または選択された記憶素子から信号を順次出力の少なくとも何れか一方を行う。

また、本発明の信号処理装置は、予め定めるデータ単位のビット数分の記憶素子を備える記憶素子群と、前記各記憶素子を予め定める順に個別に選択してゆき、選択された記憶素子に信号を順次入力または選択された記憶素子から信号を順次出力の少なくとも何れか一方を行わせる選択手段とを備え、前記選択手段が、カウンタと、前記カウンタのカウント値に応じて前記各記憶素子を選択していゆくセレクタとを備える信号処理装置において、前記カウンタが、アップダウンカウンタであり、前記選択手段が順次出力を行うとき、前記カウンタがカウントアップすることで、ＬＳＢファーストで信号が出力され、前記カウンタがカウントダウンすることで、ＭＳＢファーストで信号が出力されることを特徴としている。

また、本発明の信号処理装置は、予め定めるデータ単位のビット数分の記憶素子を備える記憶素子群と、前記各記憶素子を予め定める順に個別に選択してゆき、選択された記憶素子に信号を順次入力または選択された記憶素子から信号を順次出力の少なくとも何れか一方を行わせる選択手段とを備え、前記選択手段が、カウンタと、前記カウンタのカウント値に応じて前記各記憶素子を選択していゆくセレクタとを備える信号処理装置において、所定数の信号転送区間が設定されており、前記選択手段が、前記記憶素子からの信号の順次出力を、前記信号転送区間の前詰め出力と後詰め出力とで切換えを行うことを特徴としている。

上記の構成によれば、記憶素子群は、たとえばコンパクトディスクから出力可能である１６ビット分や、ミニディスクのデータ単位である２０ビット分の記憶素子を備えて構成され、選択手段は、たとえばアップダウンカウンタおよびそのカウント値に応じて前記各記憶素子を選択してゆくセレクタとを備えて構成され、各記憶素子を予め定める順に個別に選択してゆく。

したがって、選択された記憶素子からデータが読出されるときは、並列に各記憶素子に入力されて記憶されているデータを直列に読出すパラレル／シリアル変換が行われることになり、選択された記憶素子へデータが書込まれるときは、直列に各記憶素子へ入力されて記憶されているデータが、並列に読出されてシリアル／パラレル変換が行われることになる。

これによって、パラレル／シリアル変換および／またはシリアル／パラレル変換を実現するにあたって、データのシフトが生じないので、前記記憶素子をシフトレジスタに比べてゲート数の少ないラッチ回路で実現することができ、またスイッチング回数を減少して消費電力を削減することもできる。

また、前記選択手段による選択を記憶素子群の上位側の記憶素子から行うのか、または下位側の記憶素子から行うのかを切換えるだけで、容易に、シリアル信号をＭＳＢファーストとＬＳＢファーストとに切換えることができる。

さらにまた、前記選択手段による選択を、冗長および／または空白ビットを飛ばして、または含めて行うことで、シリアル信号を信号転送区間の前詰めで出力するか、後ろ詰めで出力するかを可変することができる。

本発明の実施の一形態の信号処理装置のブロック図である。 図１で示す信号処理装置の動作を説明するためのタイミングチャートである。 本発明の実施の他の形態の信号処理装置のブロック図である。 図３で示す信号処理装置の動作を説明するためのタイミングチャートである。 本発明の実施のさらに他の形態の信号処理装置のブロック図である。 図５で示す信号処理装置の動作を説明するためのタイミングチャートである。 図３および図５で示す信号処理装置の一適用例であるミニディスク再生装置のオーディオ信号処理系の一部分のブロック図である。 パラレル／シリアル変換を行う典型的な従来技術の信号処理装置のブロック図である。 図８で示す信号処理装置の動作を説明するためのタイミングチャートである。 シリアル／パラレル変換を行う他の従来技術の信号処理装置のブロック図である。

符号の説明

１１，２１ 信号処理装置（パラレル／シリアル変換器）
３１ 信号処理装置（シリアル／パラレル変換器）
４１ デジタル信号処理回路
４２ デジタル／アナログ変換器
４３ 伸長信号処理回路
４４ デジタル／アナログ変換部
ＣＮＴ１ ２ビットカウンタ
ＣＮＴ２ ３ビットカウンタ
Ｄ１〜Ｄ４ 入力端子
ＤＥＣ１，ＤＥＣ２ デコード回路（選択手段）
Ｆ１〜Ｆ４ ＡＮＤゲート（選択手段）
Ｇ；Ｇ１〜Ｇ４ クロック入力端子
ＩＮＶ インバータ（選択手段）
Ｑ１〜Ｑ４ 出力端子
Ｒ１〜Ｒ４ レジスタ（記憶素子）
Ｓ１，Ｓ２ セレクタ（選択手段）
μＣＯＭ 制御マイコン（選択手段）

Claims (1)

1. 予め定めるデータ単位のビット数分の記憶素子を備える記憶素子群と、
   前記各記憶素子を予め定める順に個別に選択してゆき、選択された記憶素子から信号を順次出力させる選択手段とを備え、
   前記選択手段が、カウンタと、前記カウンタのカウント値に応じて前記各記憶素子を選択していゆくセレクタとを備える信号処理装置において、
   所定数の信号転送区間が設定されており、
   前記カウンタが冗長または空白ビットを用いることにより、前記セレクタが前記信号転送区間の前詰め出力と後詰め出力との切換えを行うことを特徴とする信号処理装置。

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