JPH01314023A - ディジタル信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は回転ヘッド式ディジタルオーディオテープレ
コーダ（以下ＤＡＴと称す）などに適用されるディジタ
ル信号処理回路に関し、特に１６ビツトのモードと１２
ビツトのモードの両モードを実現するように構成したデ
ィジタル信号処理回路に関するものである。

〔従来の技術〕

従来、一般のＤＡＴにおいてはアナログ・ディジタル変
換回路（以下Ａ／Ｄ変換回路と称す）の出力をメモリに
書き込む場合、Ａ／Ｄ変換回路の１６ビットのシリアル
出力を８ビツトのパラレルデータに変換している。第３
図にこの１６ビツトのシリアルデータを８ビツトのパラ
レルデータに変換する回路（以下Ａ／Ｄインタフェース
回路と称す）を示す。図において、ｌはシリアル／パラ
レル出力の１６ビツトのシフトレジスタ（以下シフトレ
ジスタと称す）、４１．４２．４３．４４は４ビツトの
Ｄタイプ・ラッチ（以下ラッチと称す）、５１．５２は
バッファ、６はメモリのデータバスである。

次に動作について説明する。Ａ／Ｄ変換回路から出力さ
れた１６ビツトのシリアルデータをシフトレジスタｌに
保持し、パラレルに変換し、ラッチ４１゜４２．４３．
４４に貯える０次に貯えられたデータを８ビツトずつデ
ータバス６に出力する。データバス６ヘデータを８ビッ
ト単位で出力するための制御はバッファ５１．５２で行
っており、ＢＣＫＩ、ＢＣＫ２を交互に０１　（データ
を通す）とすることにより、それぞれラッチ４１゜４２
、ラッチ４３．４４に貯えたデータが８ビツトを単位と
して出力される。

〔発明が解決しようとする課題〕

以上のように従来の回路では１６ビツトのモードにのみ
対応しており、１２ビツトのモードには対応していなか
った。

そこで、本発明は上記のような問題点を解消するために
なされたもので、１６ビツトのモードと１２ビツトのモ
ードの両モードに対応し、かつ回路の共用化を行ったデ
ィジタル信号処理回路のＡ／Ｄインタフェース回路を得
ることを目的とする。

〔課題を解決するための手段〕

この発明に係るディジタル信号処理回路は１ワード１６
ビツトのシリアルデータをパラレルに変換するシフトレ
ジスタと、１６ビフトデータの上位８ビットから４ビツ
トを生成するデータ変換回路と、シフトレジスタのシフ
トクロツタを制御するシフト制御回路とを備え、１６ビ
ツトモードの時はシフトレジスタのデータをそのまま出
力し、１２ビツトモードの時はＭＳＢと値の異なるビッ
トのうちの最も上位のビットがシフトレジスタの特定の
ビット位置にくるように１６ビツトデータをシフトした
後、前記データ変換回路の出力の４ビツトと前記シフト
レジスタの所定の８ビツトとを合成して１２ビツトデー
タを生成し出力するようにしたものである。

〔作用〕

この発明におけるディジタル信号処理回路は、１２ビツ
トの圧縮に１６ビツトモードにも必要なシフトレジスタ
を兼用しているので、回路規模の小さな１６ビツト及び
１２ビツトモード対応の回路を実現できる。

〔実施例〕

ここでＤＡＴにより規格化されている１６ビツトのデー
タを１２ビツトに圧縮する規則及び１２ビツトのオーデ
ィオデータワード（以下ワードと称す）を８ビツトのオ
ーディオデータシンボル（以下、シンボルと称す）に変
換する規則について説明する。

まず、１６ビツトのデータを１２ビツトに圧縮する規則
を第４図に示し、特に極性が正のものについての説明図
を第５図に示す、ここで圧縮規則について第５図に沿っ
て説明する。第５図において、“０”、１”は各ビット
のデータを表わし、火付数字は１６ビツトデータのビッ
ト位置を示しており、最下位ビット（以下ＬＳＢと称す
）を■として表現したものであり、いずれも値は“０”
又はｌ″である。

圧縮規則はまず、１６ビツトデータの上位８ビツトから
ＭＳＨの連続する回数（ａ　％　ｈの場合それぞれ１〜
８である）により１２ビツトデータの上位４ビツトは一
意的に決定される。次にＭＳＢと極性が反転した次のビ
ットから８ビツトをとり、これを１２ビツトデータの下
位８ビツトとする。

このようにして１６ビツトデータを１２ビツトに圧縮す
る。

次に１２ビツトのワードを８ビツトのシンボルに変換す
る規則について説明する。前記規則を第６図に示す。第
６図において、２チヤンネルのワードのうち１番目の一
方のチャンネルをＡｌ、他方をＢｉとし、前記２チヤン
ネルのワードから３つのシンボルを作成し、それぞれの
ワードの上位８ビツトを１つのシンボルとしくＡｉｕ、
Ｂｔｕ）、それぞれのワードの下位４ビツトを合成して
１つのシンボル（ＡＢｉｆｆｉ）を生成している。

以下、この発明の一実施例を図面にもとづいて説明する
。

第１図において、ｌはシフトレジスタ、２はエンコーダ
（データ変換回路）で、１６ビフトデータの上位８ビツ
トのうちのＭＳＢを除いたＯの個数から１２ビツトデー
タの上位４ビツト８２〜ｅＯを決定する。３１，３２．
３３．３４はセレクタで、１２ビツトモードと１６ビツ
トモードを切り換える。４１．４２，４３．４４はラッ
チ、６はデータバスでメモリと接続されている。５１゜
５２はバッファで、ラッチの出力を制御している。

７はシフト制御回路で、ＥＯＲ７１，０Ｒ７２゜ＡＮＤ
７３で構成されている。また第２図にこの回路を動作さ
せるクロックのタイミングチャートを示す、ＣＨＣＫは
チャンネルクロックで、“０１はＡチャンネル、′１”
はＢチャンネルを表している。

次に上記構成の回路動作を説明する。

まずＡ／Ｄ変換回路から出力された１６ビツトのシリア
ルデータをＣＬＫｌをクロックとしてシフトレジスタ１
に保持する。ここで１６ビツトデータのうちＭＳＢがｄ
１５に、その次のビットがｄ１４にというように保持さ
れ、ＬＳＢがｄｏに保持される。

１６ビツトモードの場合はセレクタ３１．３２゜３３．
３５でＢ側を選択し、１６ビツトのデータをラッチ４１
，４２．４３．４４に貯え、８ビツトずつバッファ５１
．５２を通してデータバス６へ出力する。

また、１２ビツトモードの場合は、セレクタ３１．３２
，３３．３４でＡ側を選択する。まずシフトレジスタｌ
に保持されたＡチャンネルの上位８ピツ）（ｄ１５〜ｄ
Ｂ）をデータ変換回路２に入力しこれより１２ビツトデ
ータの上位４ビツトｅ３〜ｅＯを生成し、１．でラッチ
４１に貯える。

次にＭＳＢが不連続になったビットの次のビットから８
ビツトが前記シフトレジスタ１の常に同じ位置（ｄ１３
〜ｄ６）にくるように５ＦＣＫをクロックとしてシフト
レジスタ１内のデータを上位方向にシフトを行う、つま
りシフトレジスタ１内のデータを上位方向にシフトし、
シフトレジスタ１の出力ｄ１５とｄ１４の値が異なった
時にシフトを停止する。この動作はゲー）７１．７２で
行っている。ｄ１５とｄ１４の値が異なると、ゲート７
１の出力は“１″となり、ゲート７２は５ＦＣＫの出力
を停止し、シフトレジスタｌにクロックが供給されない
、即ち、動作が停止する０例えば１６ビツトデータが第
５図に示すデータのうち、（Ｃ）のような場合を例にあ
げると、第７図に示すように２回シフトを行った後、シ
フトレジスタｌの出力のｄ１５とｄ１４が反転するので
、ここでシフトを停止する。この時のｄ１３〜ｄ６のデ
ータが１２ビツトデータの下位８ビツトとなる。ただし
、ＭＳＢが８回以上連続する場合（第５図におけるｆｈ
ｌの場合）はシフトは６回で停止する。次にｔｔでｄ１
３〜ｄｌＯをラッチ４２に、ｄ９〜ｄ６をラッチ４３に
貯える。そしてラッチ４１．４２に貯えられているＡチ
ャンネルの上位８ビツトをｔ、でバッファ５１を通して
データバス６へ出力する。

次にＢチャンネルの場合も同様にｔ、で１２ビツトデー
タの上位４ビツトｅ３〜ｅＱをラッチ４１に貯え、Ａチ
ャンネルの場合と同様シフトを行い、ｔ、でｄ１３〜ｄ
ｌｏをラッチ４２に、ｄ９〜ｄ６をラッチ４４に貯える
。そこで、ラッチ４３に貯えたＡチャンネルの下位４ビ
ツトと、ラッチ４４に貯えたＢチャンネルの下位４ビツ
ト、合計８ビツトを１ｈでバッファ５２を通してデータ
バス６へ出力する。そしてラッチ４１．４２に貯えたＢ
チャンネルの上位８ビツトをｔ７でバッファ５１を通し
てデータバス６へ出力する。

〔発明の効果］ 以上のように、この発明によれば、ＤＡＴ等に適用され
るディジタル信号処理回路において、１６ビツトの１２
ビツトへの圧縮に１６ビツトモードにも必要なシフトレ
ジスタを兼用するようにしたので、少ない回路構成で、
１６ビツトモード及び１２ビツトモードの両モードに対
応する回路を実現できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるディジタル信号処理
回路のＡ／Ｄインタフェース回路の構成を示すブロック
図、第２図は第１図の回路を動作させるクロックのタイ
ミングチャート図、第３図は従来の回路のブロック図、
第４図はＤＡＴにおいて規格化されているデータ圧縮の
規則を表す図、第５図はデータ圧縮規則の説明図、第６
図はワードをシンボルに変換する規則を表す図、第７図
は第６図における（Ｃ１の場合のシフトレジスタの内容
を表す図である。 ■・・・シフトレジスタ、２・・・データ変換回路、７
・・・シフト制御回路。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）ｍ（ｍは正の整数）ビットデータを入力とし、こ
   れをｍビットのまま、あるいはｍビットを圧縮したｐ（
   ｐ＜ｍなる正の整数）ビットのデータとして出力するデ
   ィジタル信号処理回路において、 入力されるｍビットデータを貯えるシリアル／パラレル
   変換機能を有するシフトレジスタと、ｍビットデータの
   上位ｎ（ｎはｎ＜ｍなる正の整数）ビットを入力とし、
   該ｎビットの値に対応したｌ（ｌはｌ＜ｎなる正の整数
   ）ビットデータを出力するデータ変換回路と、 ｍビットデータの最上位ビット（以下ＭＳＢと称す）と
   値の異なるビットが前記上位ｎビットに存在する場合は
   該ＭＳＢと値が異なるビットのうちの最も上位のビット
   が前記シフトレジスタの所定のビットに位置するよう、
   また前記上位ｎビット中に存在しない場合は上位ｎビッ
   トの最下位ビットが前記シフトレジスタの所定のビット
   に位置するよう、前記シフトレジスタに貯えられたデー
   タをシフトするシフト制御回路とを備え、 ｍビットデータを出力するときは前記シフトレジスタに
   貯えられたデータをそのまま出力し、ｐビットデータを
   出力する時は前記データ変換回路のｌビットと、入力さ
   れたｍビットデータを前記シフト制御回路の制御により
   上述のようにシフトしたときの前記シフトレジスタの所
   定のビットに続く下位（ｐ−ｌ）ビットとをｐビットデ
   ータとして出力することを特徴とするディジタル信号処
   理回路。