JP3609601B2 - 自己診断機能付きタイマー回路 - Google Patents
自己診断機能付きタイマー回路 Download PDFInfo
- Publication number
- JP3609601B2 JP3609601B2 JP04239598A JP4239598A JP3609601B2 JP 3609601 B2 JP3609601 B2 JP 3609601B2 JP 04239598 A JP04239598 A JP 04239598A JP 4239598 A JP4239598 A JP 4239598A JP 3609601 B2 JP3609601 B2 JP 3609601B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- timer counter
- timer
- time
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Debugging And Monitoring (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、内部でタイマーの値の異常を検出する自己診断機能付きタイマー回路に関する。
【０００２】
【従来の技術】
従来、マイコン等に内蔵されているタイマー回路にあっては、異常動作が発生した場合に、それを検出してそのときの状態を保存するような機能を備えていなかった。このため、タイマー回路が異常動作を起こした場合には、タイマー回路の異常の検出が遅れてマイコンが誤動作するおそれがあった。一方、タイマー回路の異常が判明した場合であっても、外部からタイマー回路の異常の原因を究明するのが極めて困難であり、また、多大な時間と労力が必要になっていた。
【０００３】
【発明が解決しようとする課題】
以上説明したように、マイコン等に内蔵された従来のタイマー回路にあっては、タイマー回路を含んだ装置の内部においてタイマー回路のカウント値の異常を検出して外部に知らせる機能を備えていなかった。このため、タイマー回路の異常を検出して原因を解析するのに、多大な時間と労力がかかるという不具合を招いていた。
【０００４】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、タイマー回路の異常を検出して外部に知らせる機能を内部に備えた自己診断機能付きタイマー回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、タイマーカウンタ用クロック信号に基づいてタイマーカウント動作を行うタイマーカウンタ回路と、前記タイマーカウンタ回路のカウント値を受けて保持し、自己診断機能テスト時には前記タイマーカウンタ回路の時刻（ｔｎ＋１）のカウント値の正転値を保持出力する第１のインプットキャプチャ回路と、前記第１のインプットキャプチャ回路の出力を受けて、自己診断機能テスト時には前記タイマーカウンタ回路の時刻ｔｎのカウント値の正転値を保持し反転値を出力する第２のインプットキャプチャ回路と、前記第１のインプットキャプチャ回路の時刻（ｔｎ＋１）の正転値と前記第２のインプットキャプチャ回路の時刻ｔｎの反転値を入力し、両入力の論理加算処理を行い、論理加算結果が全て“０”又は否かを検出する検出回路と、前記検出回路の検出結果が、少なくとも１ビットでも“１”がある場合に前記タイマーカウンタ回路のカウント動作が異常であることを検出し、異常が検出されると異常検出を外部に報知し、前記タイマーカウンタ回路のカウント動作を停止させ、かつ異常検出時の前記タイマーカウンタ回路の時刻（ｔｎ＋１）のカウント値を前記第１のインプットキャプチャ回路に保持させ、前記タイマーカウンタ回路の時刻ｔｎのカウント値を前記第２のインプットキャプチャ回路に保持させる制御回路とを有することを特徴とする。
【０００６】
【発明の実施の形態】
以下、図面を用いてこの発明の一実施形態を説明する。
【０００７】
図１はこの発明の一実施形態に係る自己診断機能付きタイマー回路の構成を示すブロック図である。
【０００８】
図１において、この実施形態の自己診断機能付きタイマー回路は、マイコンに内蔵された例えば１６ビットのタイマー回路であり、システムバス１２へ読み出し又は書き込み機能を有し、タイマーカウント値をタイマーバス１３に出力し、タイマーカウンタ用クロック信号（ＴＣＫ）を入力する１６ビットのプログラマブルタイマーカウンタ回路１と、タイマーバス１２を介してプログラマブルタイマーカウンタ回路１の出力を入力データとし、キャプチャトリガ信号（ＩＣＫ）を入力し、システムバス１２へ読み出し可能であり、内部のキャプチャレジスタの正転データを出力する１６ビットのインプットキャプチャ回路２と、インプットキャプチャ回路２の出力データを入力とし、上記と同一のキャプチャトリガ信号（ＩＣＫ）を入力し、システムバス１２へ読み出し可能であり、内部のキャプチャレジスタの反転データを出力する１６ビットのインプットキャプチャ回路３と、インプットキャプチャ回路２の出力（時刻（ｔｎ＋１）の正転データ）とインプットキャプチャ回路３の出力（時刻ｔｎの反転データ）を入力とし、２入力論理加算処理及び加算結果を出力する１６ビットの論理和ＡＬＬ“０”検出回路４と、論理和ＡＬＬ“０”検出回路４の出力データ（Ｓ）とシステムクロック信号の反転信号（φ１Ｖ）を入力するワイヤードＮＡＮＤ回路５と、ワイヤードＮＡＮＤ回路５の出力（ＣＮＴ）のプリチャージ用のＰｃｈトランジスタ６と、ワイヤードＮＡＮＤ回路５の出力データ（ＣＮＴ）の保持又は“１”固定出力を自己診断機能テスト信号（ＣＮＴＴＳＴ）により選択可能とするＦＤラッチ回路７と、ＦＤラッチ回路７の出力を入力とするセット優先のＲ／Ｓフリップフロップ（Ｆ／Ｆ）回路８と、Ｒ／Ｓフリップフロップ回路８の出力とメインのタイマーカウンタ用クロック信号（ＴＣＬＫ）のＡＮＤ出力により、プログラマブルタイマーカウンタ回路１のタイマーカウンタ用クロック信号（ＴＣＫ）を発生するタイマーカウンタ用クロック信号発生回路９と、セット優先のＲ／Ｓフリップフロップ回路８の出力（ＦＦＯＵＴ）の立ち下がりエッジによりタイマー回路の異常を知らせる割込み要因（ＩＮＴＥＲＲ）を発生する１ショットパルス発生回路１０と、メインのタイマーカウンタ用クロック信号（ＴＣＬＫ）又はメインのキャプチャトリガ信号（ＩＣ）を自己診断機能テスト信号（ＣＮＴＴＳＴ）により選択可能なキャプチャトリガ発生回路（セレクタ回路）１１を具備して構成される。
【０００９】
図１に示すそれぞれの回路は、例えば図２に示すように具体的に構成される。
【００１０】
また、図２に示すプログラマブルタイマーカウンタ回路１は例えば図３に示すように論理ゲートの組み合わせにより構成され、インプットキャプチャ回路２は例えば図４に示すように論理ゲートの組み合わせにより構成され、インプットキャプチャ回路３は例えば図５に示すように論理ゲートの組み合わせにより構成され、論理和ＡＬＬ“０”検出回路４は例えば図６に示すように論理ゲートの組み合わせにより構成されて図７に示す真理値表（Ｘ，Ｙ：入力、ＣＩＮ：キャリー入力、Ｓ：出力、ＣＯＵＴ：キャリー出力）にしたがって動作し、１ショットパルス発生回路１０は例えば図８に示すように論理ゲートの組み合わせにより構成される。
【００１１】
次に、このような構成において、図９に示す正常動作時のタイミングチャートならびに図１０に示す異常動作時のタイミングチャートを参照して、自己診断動作を説明する。
【００１２】
上記構成において、自己診断機能テストモード（ＣＮＴＴＳＴ＝“１”）時に、通常モードで使用されるインプットキャプチャ回路２、３は、タイマーカウンタ回路１の出力の（ｔｎ＋１）時のカウンタ値とｔｎ時のカウンタ値を保持する。自己診断機能テストモード時のキャプチャトリガー信号（ＩＣＫ）は、セレクタ回路１１により選択されたメインのタイマーカウンタ用クロック信号（ＴＣＬＫ）を使用する。更に、上記（ｔｎ＋１）時の正転値とｔｎ時の反転値の論理加算を論理和ＡＬＬ“０”検出回路４で行い、１６ビットの論理和＝ＡＬＬ“０”であれば、正常＋１カウント動作と判断し、一方１６ビットの論理和が１ビットでも“１”有り時は、異常カウンタ動作と判断する。
【００１３】
下記に、論理和ＡＬＬ“０”検出回路４の一動作例を示す。
【表１】
【表２】
【００１４】
上記の判断結果に基づいて、セット優先のＲ／Ｓフリップフロップ回路８の出力（ＦＦＯＵＴ）レベルを決定する。ワイヤードＮＡＮＤ回路５の出力ＣＮＴ＝“１”時は、ＦＦＯＵＴ＝“１”となりタイマーカウンタ正常動作であることを示し、一方ＣＮＴ＝“０”時は、ＦＦＯＵＴ＝“０”となりタイマーカウンタ異常動作であることを示す。セット優先Ｒ／Ｓのフリップフロップ回路８の出力レベルによりクロックの動作／停止の判断を行い、ＦＦＯＵＴ＝“１”時はタイマーカウンタクロックの動作イネーブル（Ｅａｂｌｅ）となり、ＦＦＯＵＴ＝
“０”時はタイマーカウンタクロックの動作ディセーブル（Ｄｉｓａｂｌｅ）となる。
【００１５】
タイマーカウンタクロックの動作ディセーブル時は、図１０のタイミングチャートに示す如くタイマーカウンタ用クロック信号は停止すると共に、インプットキャプチャ回路２、３には、異常動作カウント前後のカウンタ値が保持される。また、異常動作発生時には、異常動作を外部（ＣＰＵ等）に知らせるために、割込み要因（ＩＮＴＥＲＲ）が１ショットパルス発生回路１０から発生される。
【００１６】
このような構成を採用することにより、タイマーカウンタ動作の正常動作／異常動作が容易に確認できる。また、タイマーカウンタ回路１の異常動作時には、タイマーカウンタ用クロック信号が停止すると共に、割込み要因が発生するため、ＣＰＵにタイマーカウンタ異常動作を知らせることができる。更に、タイマーカウンタ異常動作時のカウンタ値を保持しているため、タイマーカウンタ異常動作解析が容易となり、高信頼性のタイマー回路を提供できる。
【００１７】
【発明の効果】
以上説明したように、本発明によれば、タイマーカウンタ回路の時刻ｔｎと（ｔｎ＋１）の値を論理演算した結果に基づいてカウンタ動作の異常を検出する機能を内蔵するようにしたので、タイマーカウンタ動作の正常動作／異常動作が容易に確認できる。又、タイマーカウンタ回路の異常動作時には、タイマーカウンタクロックが停止すると共に、外部にタイマーカウンタ異常動作を知らせることができる。更に、タイマーカウンタ異常動作時のカウンタ値を保持しているため、タイマーカウンタ異常動作解析が容易となり、高信頼性なタイマー回路を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る自己診断機能付きタイマー回路の構成を示すブロック図である。
【図２】図１に示すタイマー回路の具体的な回路構成を示す図である。
【図３】図２に示す回路の具体的な回路構成を示す図である。
【図４】図２に示す回路の具体的な回路構成を示す図である。
【図５】図２に示す回路の具体的な回路構成を示す図である。
【図６】図２に示す回路の具体的な回路構成を示す図である。
【図７】図６に示す回路の真理値表を示す図である。
【図８】図２に示す回路の具体的な回路構成を示す図である。
【図９】タイマー回路の正常動作時のタイミングチャートを示す図である。
【図１０】タイマー回路の異常動作時のタイミングチャートを示す図である。
【符号の説明】
１ プログラマブルタイマーカウンタ回路
２，３ インプットキャプチャ回路
４ 論理和ＡＬＬ“０”検出回路
５ ワイヤードＮＡＮＤ回路
６ トランジスタ
７ ＦＤラッチ回路
８ ＲＳＦ／Ｆ回路
９ タイマーカウンタ用クロック信号発生回路
１０ １ショットパルス発生回路
１１ キャプチャトリガ発生回路
１２ システムバス
１３ タイマーバス
【発明の属する技術分野】
本発明は、内部でタイマーの値の異常を検出する自己診断機能付きタイマー回路に関する。
【０００２】
【従来の技術】
従来、マイコン等に内蔵されているタイマー回路にあっては、異常動作が発生した場合に、それを検出してそのときの状態を保存するような機能を備えていなかった。このため、タイマー回路が異常動作を起こした場合には、タイマー回路の異常の検出が遅れてマイコンが誤動作するおそれがあった。一方、タイマー回路の異常が判明した場合であっても、外部からタイマー回路の異常の原因を究明するのが極めて困難であり、また、多大な時間と労力が必要になっていた。
【０００３】
【発明が解決しようとする課題】
以上説明したように、マイコン等に内蔵された従来のタイマー回路にあっては、タイマー回路を含んだ装置の内部においてタイマー回路のカウント値の異常を検出して外部に知らせる機能を備えていなかった。このため、タイマー回路の異常を検出して原因を解析するのに、多大な時間と労力がかかるという不具合を招いていた。
【０００４】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、タイマー回路の異常を検出して外部に知らせる機能を内部に備えた自己診断機能付きタイマー回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、タイマーカウンタ用クロック信号に基づいてタイマーカウント動作を行うタイマーカウンタ回路と、前記タイマーカウンタ回路のカウント値を受けて保持し、自己診断機能テスト時には前記タイマーカウンタ回路の時刻（ｔｎ＋１）のカウント値の正転値を保持出力する第１のインプットキャプチャ回路と、前記第１のインプットキャプチャ回路の出力を受けて、自己診断機能テスト時には前記タイマーカウンタ回路の時刻ｔｎのカウント値の正転値を保持し反転値を出力する第２のインプットキャプチャ回路と、前記第１のインプットキャプチャ回路の時刻（ｔｎ＋１）の正転値と前記第２のインプットキャプチャ回路の時刻ｔｎの反転値を入力し、両入力の論理加算処理を行い、論理加算結果が全て“０”又は否かを検出する検出回路と、前記検出回路の検出結果が、少なくとも１ビットでも“１”がある場合に前記タイマーカウンタ回路のカウント動作が異常であることを検出し、異常が検出されると異常検出を外部に報知し、前記タイマーカウンタ回路のカウント動作を停止させ、かつ異常検出時の前記タイマーカウンタ回路の時刻（ｔｎ＋１）のカウント値を前記第１のインプットキャプチャ回路に保持させ、前記タイマーカウンタ回路の時刻ｔｎのカウント値を前記第２のインプットキャプチャ回路に保持させる制御回路とを有することを特徴とする。
【０００６】
【発明の実施の形態】
以下、図面を用いてこの発明の一実施形態を説明する。
【０００７】
図１はこの発明の一実施形態に係る自己診断機能付きタイマー回路の構成を示すブロック図である。
【０００８】
図１において、この実施形態の自己診断機能付きタイマー回路は、マイコンに内蔵された例えば１６ビットのタイマー回路であり、システムバス１２へ読み出し又は書き込み機能を有し、タイマーカウント値をタイマーバス１３に出力し、タイマーカウンタ用クロック信号（ＴＣＫ）を入力する１６ビットのプログラマブルタイマーカウンタ回路１と、タイマーバス１２を介してプログラマブルタイマーカウンタ回路１の出力を入力データとし、キャプチャトリガ信号（ＩＣＫ）を入力し、システムバス１２へ読み出し可能であり、内部のキャプチャレジスタの正転データを出力する１６ビットのインプットキャプチャ回路２と、インプットキャプチャ回路２の出力データを入力とし、上記と同一のキャプチャトリガ信号（ＩＣＫ）を入力し、システムバス１２へ読み出し可能であり、内部のキャプチャレジスタの反転データを出力する１６ビットのインプットキャプチャ回路３と、インプットキャプチャ回路２の出力（時刻（ｔｎ＋１）の正転データ）とインプットキャプチャ回路３の出力（時刻ｔｎの反転データ）を入力とし、２入力論理加算処理及び加算結果を出力する１６ビットの論理和ＡＬＬ“０”検出回路４と、論理和ＡＬＬ“０”検出回路４の出力データ（Ｓ）とシステムクロック信号の反転信号（φ１Ｖ）を入力するワイヤードＮＡＮＤ回路５と、ワイヤードＮＡＮＤ回路５の出力（ＣＮＴ）のプリチャージ用のＰｃｈトランジスタ６と、ワイヤードＮＡＮＤ回路５の出力データ（ＣＮＴ）の保持又は“１”固定出力を自己診断機能テスト信号（ＣＮＴＴＳＴ）により選択可能とするＦＤラッチ回路７と、ＦＤラッチ回路７の出力を入力とするセット優先のＲ／Ｓフリップフロップ（Ｆ／Ｆ）回路８と、Ｒ／Ｓフリップフロップ回路８の出力とメインのタイマーカウンタ用クロック信号（ＴＣＬＫ）のＡＮＤ出力により、プログラマブルタイマーカウンタ回路１のタイマーカウンタ用クロック信号（ＴＣＫ）を発生するタイマーカウンタ用クロック信号発生回路９と、セット優先のＲ／Ｓフリップフロップ回路８の出力（ＦＦＯＵＴ）の立ち下がりエッジによりタイマー回路の異常を知らせる割込み要因（ＩＮＴＥＲＲ）を発生する１ショットパルス発生回路１０と、メインのタイマーカウンタ用クロック信号（ＴＣＬＫ）又はメインのキャプチャトリガ信号（ＩＣ）を自己診断機能テスト信号（ＣＮＴＴＳＴ）により選択可能なキャプチャトリガ発生回路（セレクタ回路）１１を具備して構成される。
【０００９】
図１に示すそれぞれの回路は、例えば図２に示すように具体的に構成される。
【００１０】
また、図２に示すプログラマブルタイマーカウンタ回路１は例えば図３に示すように論理ゲートの組み合わせにより構成され、インプットキャプチャ回路２は例えば図４に示すように論理ゲートの組み合わせにより構成され、インプットキャプチャ回路３は例えば図５に示すように論理ゲートの組み合わせにより構成され、論理和ＡＬＬ“０”検出回路４は例えば図６に示すように論理ゲートの組み合わせにより構成されて図７に示す真理値表（Ｘ，Ｙ：入力、ＣＩＮ：キャリー入力、Ｓ：出力、ＣＯＵＴ：キャリー出力）にしたがって動作し、１ショットパルス発生回路１０は例えば図８に示すように論理ゲートの組み合わせにより構成される。
【００１１】
次に、このような構成において、図９に示す正常動作時のタイミングチャートならびに図１０に示す異常動作時のタイミングチャートを参照して、自己診断動作を説明する。
【００１２】
上記構成において、自己診断機能テストモード（ＣＮＴＴＳＴ＝“１”）時に、通常モードで使用されるインプットキャプチャ回路２、３は、タイマーカウンタ回路１の出力の（ｔｎ＋１）時のカウンタ値とｔｎ時のカウンタ値を保持する。自己診断機能テストモード時のキャプチャトリガー信号（ＩＣＫ）は、セレクタ回路１１により選択されたメインのタイマーカウンタ用クロック信号（ＴＣＬＫ）を使用する。更に、上記（ｔｎ＋１）時の正転値とｔｎ時の反転値の論理加算を論理和ＡＬＬ“０”検出回路４で行い、１６ビットの論理和＝ＡＬＬ“０”であれば、正常＋１カウント動作と判断し、一方１６ビットの論理和が１ビットでも“１”有り時は、異常カウンタ動作と判断する。
【００１３】
下記に、論理和ＡＬＬ“０”検出回路４の一動作例を示す。
【表１】
上記の判断結果に基づいて、セット優先のＲ／Ｓフリップフロップ回路８の出力（ＦＦＯＵＴ）レベルを決定する。ワイヤードＮＡＮＤ回路５の出力ＣＮＴ＝“１”時は、ＦＦＯＵＴ＝“１”となりタイマーカウンタ正常動作であることを示し、一方ＣＮＴ＝“０”時は、ＦＦＯＵＴ＝“０”となりタイマーカウンタ異常動作であることを示す。セット優先Ｒ／Ｓのフリップフロップ回路８の出力レベルによりクロックの動作／停止の判断を行い、ＦＦＯＵＴ＝“１”時はタイマーカウンタクロックの動作イネーブル（Ｅａｂｌｅ）となり、ＦＦＯＵＴ＝
“０”時はタイマーカウンタクロックの動作ディセーブル（Ｄｉｓａｂｌｅ）となる。
【００１５】
タイマーカウンタクロックの動作ディセーブル時は、図１０のタイミングチャートに示す如くタイマーカウンタ用クロック信号は停止すると共に、インプットキャプチャ回路２、３には、異常動作カウント前後のカウンタ値が保持される。また、異常動作発生時には、異常動作を外部（ＣＰＵ等）に知らせるために、割込み要因（ＩＮＴＥＲＲ）が１ショットパルス発生回路１０から発生される。
【００１６】
このような構成を採用することにより、タイマーカウンタ動作の正常動作／異常動作が容易に確認できる。また、タイマーカウンタ回路１の異常動作時には、タイマーカウンタ用クロック信号が停止すると共に、割込み要因が発生するため、ＣＰＵにタイマーカウンタ異常動作を知らせることができる。更に、タイマーカウンタ異常動作時のカウンタ値を保持しているため、タイマーカウンタ異常動作解析が容易となり、高信頼性のタイマー回路を提供できる。
【００１７】
【発明の効果】
以上説明したように、本発明によれば、タイマーカウンタ回路の時刻ｔｎと（ｔｎ＋１）の値を論理演算した結果に基づいてカウンタ動作の異常を検出する機能を内蔵するようにしたので、タイマーカウンタ動作の正常動作／異常動作が容易に確認できる。又、タイマーカウンタ回路の異常動作時には、タイマーカウンタクロックが停止すると共に、外部にタイマーカウンタ異常動作を知らせることができる。更に、タイマーカウンタ異常動作時のカウンタ値を保持しているため、タイマーカウンタ異常動作解析が容易となり、高信頼性なタイマー回路を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る自己診断機能付きタイマー回路の構成を示すブロック図である。
【図２】図１に示すタイマー回路の具体的な回路構成を示す図である。
【図３】図２に示す回路の具体的な回路構成を示す図である。
【図４】図２に示す回路の具体的な回路構成を示す図である。
【図５】図２に示す回路の具体的な回路構成を示す図である。
【図６】図２に示す回路の具体的な回路構成を示す図である。
【図７】図６に示す回路の真理値表を示す図である。
【図８】図２に示す回路の具体的な回路構成を示す図である。
【図９】タイマー回路の正常動作時のタイミングチャートを示す図である。
【図１０】タイマー回路の異常動作時のタイミングチャートを示す図である。
【符号の説明】
１ プログラマブルタイマーカウンタ回路
２，３ インプットキャプチャ回路
４ 論理和ＡＬＬ“０”検出回路
５ ワイヤードＮＡＮＤ回路
６ トランジスタ
７ ＦＤラッチ回路
８ ＲＳＦ／Ｆ回路
９ タイマーカウンタ用クロック信号発生回路
１０ １ショットパルス発生回路
１１ キャプチャトリガ発生回路
１２ システムバス
１３ タイマーバス
Claims (1)
- タイマーカウンタ用クロック信号に基づいてタイマーカウント動作を行うタイマーカウンタ回路と、
前記タイマーカウンタ回路のカウント値を受けて保持し、自己診断機能テスト時には前記タイマーカウンタ回路の時刻（ｔｎ＋１）のカウント値の正転値を保持出力する第１のインプットキャプチャ回路と、
前記第１のインプットキャプチャ回路の出力を受けて、自己診断機能テスト時には前記タイマーカウンタ回路の時刻ｔｎのカウント値の正転値を保持し反転値を出力する第２のインプットキャプチャ回路と、
前記第１のインプットキャプチャ回路の時刻（ｔｎ＋１）の正転値と前記第２のインプットキャプチャ回路の時刻ｔｎの反転値を入力し、両入力の論理加算処理を行い、論理加算結果が全て“０”又は否かを検出する検出回路と、
前記検出回路の検出結果が、少なくとも１ビットでも“１”がある場合に前記タイマーカウンタ回路のカウント動作が異常であることを検出し、異常が検出されると異常検出を外部に報知し、前記タイマーカウンタ回路のカウント動作を停止させ、かつ異常検出時の前記タイマーカウンタ回路の時刻（ｔｎ＋１）のカウント値を前記第１のインプットキャプチャ回路に保持させ、前記タイマーカウンタ回路の時刻ｔｎのカウント値を前記第２のインプットキャプチャ回路に保持させる制御回路と
を有することを特徴とする自己診断機能付きタイマー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04239598A JP3609601B2 (ja) | 1998-02-24 | 1998-02-24 | 自己診断機能付きタイマー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04239598A JP3609601B2 (ja) | 1998-02-24 | 1998-02-24 | 自己診断機能付きタイマー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11239055A JPH11239055A (ja) | 1999-08-31 |
| JP3609601B2 true JP3609601B2 (ja) | 2005-01-12 |
Family
ID=12634888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04239598A Expired - Fee Related JP3609601B2 (ja) | 1998-02-24 | 1998-02-24 | 自己診断機能付きタイマー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3609601B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5722150B2 (ja) | 2011-07-21 | 2015-05-20 | ルネサスエレクトロニクス株式会社 | マイクロコントローラ |
-
1998
- 1998-02-24 JP JP04239598A patent/JP3609601B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11239055A (ja) | 1999-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0702297B1 (en) | A data processor with breakpoint circuit | |
| US5996034A (en) | Bus bridge verification system including device independent bus monitors | |
| JPH0481932A (ja) | 割込みコントローラ | |
| JP3520662B2 (ja) | 電子コントロールユニットの監視装置 | |
| JPH0795291B2 (ja) | ウオツチドツグタイマ | |
| JPH07134678A (ja) | Ｒａｍ保護装置 | |
| US9529686B1 (en) | Error protection for bus interconnect circuits | |
| US10042692B1 (en) | Circuit arrangement with transaction timeout detection | |
| JP3397230B2 (ja) | デバッグシステム | |
| US6587963B1 (en) | Method for performing hierarchical hang detection in a computer system | |
| JP3609601B2 (ja) | 自己診断機能付きタイマー回路 | |
| JP2009516276A (ja) | プロプラム制御型ユニットおよびその駆動方法 | |
| JP7375903B2 (ja) | 異常検出回路及び異常検出方法 | |
| JPH03132829A (ja) | パリテイ検査システム | |
| JPS6111853A (ja) | 情報処理装置 | |
| JP2605440B2 (ja) | データ処理装置 | |
| JP2001127620A (ja) | 自己診断機能付きタイマ | |
| JP2592525B2 (ja) | 共通バスシステムの異常検出回路 | |
| JP2002073375A (ja) | マイクロコンピュータを有するシステムにおけるソフトウェアの動作監視方法 | |
| JP3090069B2 (ja) | 制御装置 | |
| JP3156249B2 (ja) | 障害検出回路の診断方式 | |
| JP2587881B2 (ja) | 画像形成装置 | |
| JPS592050B2 (ja) | 信号母線障害検出方式 | |
| JPH05204681A (ja) | ソフトウェアの異常検出装置 | |
| JPH02150942A (ja) | バス異常検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040916 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041005 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041014 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |