JP3665551B2 - 半導体ウエハ用評価パターン及びそれを用いた半導体ウエハの評価方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、化学的機械的研磨処理が施される半導体ウエハの表面状態を測定するための評価パターン、及びその評価パターンを用いた半導体ウエハの評価方法に関するものである。
【０００２】
【従来の技術】
半導体装置の集積化・微細化に伴い化学的機械的研磨方法（Chemical Mechanical Polishing:ＣＭＰ方法）が利用されている。
【０００３】
このＣＭＰ方法を例えば、ダマシンプロセスに適用する場合、コンタクトホールの密度が高い領域において、層間絶縁膜が薄膜化するエロージョンという現象が発生することが報告されている。この現象は、コンタクトホール等が多数配置されている領域では、層間絶縁膜の研磨速度が速くなることに起因すると考えられている。
【０００４】
【発明が解決しようとする課題】
このエロージョンが顕著になり、層間絶縁膜が許容範囲以上、薄膜化されると、絶縁性の破壊、リーク電流の発生等、種々の問題が発生する可能性がある。
【０００５】
このような許容範囲以上のエロージョンが発生した半導体ウエハを不良品と認定する為、接触段差計により素子形成領域を直接測定し、エロージョンの発生を確認する方法が知られている。
【０００６】
しかしながら、そのような方法は素子形成領域に少なからず影響を与え、さらに製品歩留まりに影響を与える可能性がある。
【０００７】
【課題を解決するための手段】
本願発明の目的は、測定が容易かつ正確に行えるエロージョン測定用評価パターンを提供することである。
【０００８】
本願発明の代表的な発明は、化学的機械的研磨処理により半導体ウエハ上に生じたエロージョンを測定するための評価パターンを矩形状の導電性パターンと、この導電性パターンの中央部上の絶縁膜中に形成された導電性物質とにより構成したことを特徴とする。
【０００９】
このような構成により、半導体ウエハ上に形成された様々なパターンの中から評価パターンを簡単に認識できる。さらに、矩形状の導電性パターンにより定義された領域の中央を測定すればよいので、測定個所を容易に特定できる。すなわち、導電性パターンの辺を利用して、導電性パターンの中央部を特定すれば、簡便かつ容易に測定ポイントの特定が可能になる。
【００１０】
また、本願の他の発明は、化学的機械的研磨処理により半導体ウエハ上に生じたエロージョンを測定するための評価パターンを中心領域とこの中心領域を包囲する第１の領域及びこの第１の領域を包囲する第２の領域を有する矩形状の導電性パターンと、それら中心領域、第１の領域及び第２の領域上に形成された絶縁膜と、その第２の領域上の絶縁膜中に形成された導電性物質とにより構成したことを特徴とする。
【００１１】
このような構成により、上述の効果に加え、エロージョンの発生し難い中心領域、エロージョンの発生する第１の領域及びエロージョンの発生しない第２の領域を測定することにより、正確なエロージョンの測定が可能となる。
【００１２】
【発明の実施の形態】
本発明の第一の実施の形態が図面を参照して以下に説明される。
【００１３】
図１（ａ）は本実施の形態のエロージョン測定用評価パターンの上面図であり、図１（ｂ）はその断面図（Ｘ−Ｘ’）である。
【００１４】
この評価パターンは矩形状の導電性パターン１０、その導電性パターンを覆う層間絶縁膜２０及び導電性パターン１０の中央部上の層間絶縁膜２０中に形成された複数のコンタクトホール内に充填された導電性物質３０から構成されている。本実施例では、評価パターンは半導体ウエハＳＵＢ上の半導体素子が形成される半導体素子形成領域外、例えば、ウエハ上で素子を区画するグリッドライン上に形成される。もちろん、半導体素子領域に評価パターンを形成可能な領域があれば、そこに評価パターンを形成できることは言うまでもない。
【００１５】
導電性パターン１０はアルミニウム（Ａｌ）等から構成された矩形状のパターンである。この導電性パターン１０は図２（ａ）に示されるように半導体素子領域ＣＲに配線層１１を形成すると同時にグリッドラインＧＬ上に形成される。
【００１６】
層間絶縁膜２０は二酸化ケイ素（ＳｉＯ２）膜等から形成される。この層間絶縁膜は必ずしも単層ではなく、フッ素を含有する二酸化ケイ素（ＳｉＯＦ）膜と二酸化ケイ素膜の多層膜の場合もあり得る。層間絶縁膜２０は図２（ｂ）に示されるように半導体素子領域ＧＬ及びグリッドラインＧＬ上に同時に形成される。
【００１７】
導電性物質３０はタングステン（Ｗ）、チタン（Ｔｉ）あるいは窒化チタン（Ｔｉ）等の高融点金属または高融点金属系の物質から構成されている。この導電性物質３０は、図２（ｃ）に示されるように層間絶縁膜２０中の所望の部位に開孔されたコンタクトホール内に充填されている。
【００１８】
この評価パターンは、導電性パターン１０の中央部上に高密度で配置されたコンタクトホール及びその内部に充填された導電性物質により、半導体素子領域内で同様に高密度で配置されたコンタクトホール付近で発生するエロージョンを再現するものである。すなわち、本実施の形態における評価パターン上で生じるエロージョンを測定することにより、半導体素子領域で発生するエロージョンを把握することができるのである。
【００１９】
エロージョンは接触式段差計等により測定される。例えば、図１（ｂ）に示されるようにエロージョンＥ１はＸからＸ’方向に接触段差計をスキャンさせることにより測定される。
【００２０】
本実施の形態では、導電性物質３０、すなわちコンタクトホールは、正方形上の導電性パターン１０の中央部上に２５％の密度で配置され、各コンタクトホール間の間隔は等間隔に設定されている。しかしながら、このコンタクトホールの配置は、半導体素子領域内に形成されるコンタクトホールの密度に応じて設計者が適宜選択すればよい。すなわち、半導体素子領域内の最も高い配置密度に合わせて、評価パターン上にコンタクトホールを配置すればよい。導電性パターン１０は半導体素子領域の配線と同時に形成されるので、形成のし易さの観点から、矩形状のパターンであることが望ましい。
【００２１】
本実施の形態によれば、評価パターンが矩形状の導電性パターンにより定義されているので、半導体ウエハ上に形成された様々なパターンの中から評価パターンを簡単に認識できる。さらに、矩形状の導電性パターンにより定義された領域の中央を測定すればよいので、測定個所を容易に特定できる。すなわち、導電性パターンの辺を利用して、導電性パターンの中央部を特定すれば、簡便かつ容易に測定ポイントの特定が可能になる。さらに、その形状を正方形にすれば、測定の際、任意の一辺から中央部までの距離が同じになるので、測定の自由度が増す。
【００２２】
次に、本発明の第二の実施の形態が図面を参照して説明される。以下の説明では、上述の第一の実施の形態と同様の要素には同一の符号を付し、その説明が省略されることもある。図３（ａ）は本実施の形態のエロージョン測定用評価パターンの上面図であり、図３（ｂ）はその断面図（Ｘ−Ｘ’）である。
【００２３】
この評価パターンは矩形状の導電性パターン１０、その導電性パターンを覆う層間絶縁膜２０及び導電性パターン１０の層間絶縁膜２０中に形成された複数のコンタクトホール内に充填された導電性物質３０から構成されている。ただし、本実施の形態では、コンタクトホールの配置が上述の第一の実施の形態とは異なる。
【００２４】
すなわち、図４に示されるように本実施の形態では、導電性パターン１０は中心領域Ｃ、その中心領域を取り囲む第一領域Ｒ１及びその第一領域を取り囲む第二領域Ｒ２を有する。本実施の形態では、中心領域Ｃの一辺は５０μｍ、第一領域Ｒ１の一辺は１００μｍ、第二領域の一辺は１５０μｍと定義されている。この寸法は設計者により適宜設定可能であるが、中心領域を本実施の形態のように５０μｍ程度と大きく設定すれば、比較的安価な光学式膜厚計を用いることが可能となる。一方、中心領域を狭く設定すれば、比較的高価な光学式膜厚計が必要になってくる。
【００２５】
本実施の形態では、第一領域Ｒ１内にコンタクトホール及び導電性物質３０が配置されている。すなわち、導電性パターン１０の中心領域Ｃ、すなわち、中心部の５０μｍ四方には、コンタクトホール及び導電性物質３０が配置されない。
【００２６】
一方、第二領域Ｒ２には、上述の第一の実施の形態と同様にコンタクトホール及び導電性物質３０が高密度で配置されている。すなわち、第二領域Ｒ２では、第一の実施形態と同様にエロージョンが発生する。これらコンタクトホール及び導電性物質３０は中心領域Ｃに関して対称に配置されている。また、第一の実施形態同様、各コンタクトホール間の間隔は等しく定義されている。
【００２７】
他方、中心領域Ｃには、コンタクトホール及び導電性物質３０が配置されていないので、第一領域Ｒ１に比してエロージョンが発生し難い。すなわち、中心領域Ｃを取り囲む第一領域Ｒ１の影響で小さなエロージョンは発生するものの、高密度な配置は存在しないので、顕著なエロージョンは発生し難い。
【００２８】
本実施形態でも、評価パターンはグリッドライン上に形成される。もちろん、半導体素子領域に評価パターンを形成可能な領域があれば、そこに評価パターンを形成できることは言うまでもない。
【００２９】
各構成要素は、上述の第一の実施形態と同様に半導体素子領域の半導体素子製造プロセスを利用して形成される。
【００３０】
この評価パターンは、第一の実施の形態と同様に半導体素子領域内で高密度で配置されたコンタクトホール付近で発生するエロージョンを再現するものである。すなわち、本実施の形態における評価パターン上で生じるエロージョンを測定することにより、半導体素子領域で発生するエロージョンを把握することができるのである。
【００３１】
本実施の形態におけるエロージョンの測定は、非接触式の光干渉膜厚計により第二領域Ｒ２の層間絶縁膜２０の膜厚Ｔ２０及び中心領域Ｃの層間絶縁膜の膜厚αを測る。これらの膜厚Ｔ２０と膜厚αとから膜厚差βが求められる。
【００３２】
この膜厚差βとエロージョンＥ２との相関関係を予め相関式により定義しておけば、エロージョンＥ２を求めることができる。もちろん、第一の実施の形態と同様にエロージョンＥ２を直接測定することも考えられるが、本実施の形態では接触段差計を用いず、間接的にエロージョンを測定する方法を紹介した。
【００３３】
第一領域Ｒ１におけるコンタクトホールの配置は、半導体素子領域内に形成されるコンタクトホールの密度に応じて設計者が適宜選択すればよい。すなわち、半導体素子領域内の最も高い配置密度に合わせて、コンタクトホールを配置すればよい。導電性パターンは半導体素子領域の配線と同時に形成されるので、形成のし易さの観点から、矩形状のパターンであることが望ましい。
【００３４】
本実施の形態によれば、評価パターンが矩形状の導電性パターンにより定義されているので、半導体ウエハ上に形成された様々なパターンの中から評価パターンを簡単に認識できる。さらに、矩形状の導電性パターンにより定義された領域の中央を測定すればよいので、測定個所を容易に特定できる。すなわち、導電性パターンの辺を利用して、導電性パターンの中央部を特定すれば、簡便かつ容易に測定ポイントの特定が可能になる。さらに、その形状を正方形にすれば、測定の際、任意の一辺から中央部までの距離が同じになるので、測定の自由度が増す。
【００３５】
また、エロージョンの発生し難い中心領域及びエロージョンの発生しない第二の領域を光学的に測定することにより、第一領域で発生するエロージョンを把握できるので、正確なエロージョンの測定が可能となる。
【００３６】
【発明の効果】
本発明によれば、素子形成領域の半導体素子に影響を与えることなく、さらに製品歩留まりに影響を与えることなく、測定が容易かつ正確に行えるエロージョン測定用評価パターンを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る上面図及び断面図である。
【図２】本発明の第１の実施形態に係る評価パターンの形成方法を示す断面図である。
【図３】本発明の第２の実施形態に係る上面図及び断面図である。
【図４】本発明の第２の実施例に係る導電性パターンを示す上面図である。
【符号の説明】
１０ 導電性パターン
２０ 層間絶縁膜
３０ 導電性物質
ＳＵＢ 半導体ウエハ
ＧＬ グリッドライン
ＣＲ 半導体素子形成領域
【発明の属する技術分野】
本発明は、化学的機械的研磨処理が施される半導体ウエハの表面状態を測定するための評価パターン、及びその評価パターンを用いた半導体ウエハの評価方法に関するものである。
【０００２】
【従来の技術】
半導体装置の集積化・微細化に伴い化学的機械的研磨方法（Chemical Mechanical Polishing:ＣＭＰ方法）が利用されている。
【０００３】
このＣＭＰ方法を例えば、ダマシンプロセスに適用する場合、コンタクトホールの密度が高い領域において、層間絶縁膜が薄膜化するエロージョンという現象が発生することが報告されている。この現象は、コンタクトホール等が多数配置されている領域では、層間絶縁膜の研磨速度が速くなることに起因すると考えられている。
【０００４】
【発明が解決しようとする課題】
このエロージョンが顕著になり、層間絶縁膜が許容範囲以上、薄膜化されると、絶縁性の破壊、リーク電流の発生等、種々の問題が発生する可能性がある。
【０００５】
このような許容範囲以上のエロージョンが発生した半導体ウエハを不良品と認定する為、接触段差計により素子形成領域を直接測定し、エロージョンの発生を確認する方法が知られている。
【０００６】
しかしながら、そのような方法は素子形成領域に少なからず影響を与え、さらに製品歩留まりに影響を与える可能性がある。
【０００７】
【課題を解決するための手段】
本願発明の目的は、測定が容易かつ正確に行えるエロージョン測定用評価パターンを提供することである。
【０００８】
本願発明の代表的な発明は、化学的機械的研磨処理により半導体ウエハ上に生じたエロージョンを測定するための評価パターンを矩形状の導電性パターンと、この導電性パターンの中央部上の絶縁膜中に形成された導電性物質とにより構成したことを特徴とする。
【０００９】
このような構成により、半導体ウエハ上に形成された様々なパターンの中から評価パターンを簡単に認識できる。さらに、矩形状の導電性パターンにより定義された領域の中央を測定すればよいので、測定個所を容易に特定できる。すなわち、導電性パターンの辺を利用して、導電性パターンの中央部を特定すれば、簡便かつ容易に測定ポイントの特定が可能になる。
【００１０】
また、本願の他の発明は、化学的機械的研磨処理により半導体ウエハ上に生じたエロージョンを測定するための評価パターンを中心領域とこの中心領域を包囲する第１の領域及びこの第１の領域を包囲する第２の領域を有する矩形状の導電性パターンと、それら中心領域、第１の領域及び第２の領域上に形成された絶縁膜と、その第２の領域上の絶縁膜中に形成された導電性物質とにより構成したことを特徴とする。
【００１１】
このような構成により、上述の効果に加え、エロージョンの発生し難い中心領域、エロージョンの発生する第１の領域及びエロージョンの発生しない第２の領域を測定することにより、正確なエロージョンの測定が可能となる。
【００１２】
【発明の実施の形態】
本発明の第一の実施の形態が図面を参照して以下に説明される。
【００１３】
図１（ａ）は本実施の形態のエロージョン測定用評価パターンの上面図であり、図１（ｂ）はその断面図（Ｘ−Ｘ’）である。
【００１４】
この評価パターンは矩形状の導電性パターン１０、その導電性パターンを覆う層間絶縁膜２０及び導電性パターン１０の中央部上の層間絶縁膜２０中に形成された複数のコンタクトホール内に充填された導電性物質３０から構成されている。本実施例では、評価パターンは半導体ウエハＳＵＢ上の半導体素子が形成される半導体素子形成領域外、例えば、ウエハ上で素子を区画するグリッドライン上に形成される。もちろん、半導体素子領域に評価パターンを形成可能な領域があれば、そこに評価パターンを形成できることは言うまでもない。
【００１５】
導電性パターン１０はアルミニウム（Ａｌ）等から構成された矩形状のパターンである。この導電性パターン１０は図２（ａ）に示されるように半導体素子領域ＣＲに配線層１１を形成すると同時にグリッドラインＧＬ上に形成される。
【００１６】
層間絶縁膜２０は二酸化ケイ素（ＳｉＯ２）膜等から形成される。この層間絶縁膜は必ずしも単層ではなく、フッ素を含有する二酸化ケイ素（ＳｉＯＦ）膜と二酸化ケイ素膜の多層膜の場合もあり得る。層間絶縁膜２０は図２（ｂ）に示されるように半導体素子領域ＧＬ及びグリッドラインＧＬ上に同時に形成される。
【００１７】
導電性物質３０はタングステン（Ｗ）、チタン（Ｔｉ）あるいは窒化チタン（Ｔｉ）等の高融点金属または高融点金属系の物質から構成されている。この導電性物質３０は、図２（ｃ）に示されるように層間絶縁膜２０中の所望の部位に開孔されたコンタクトホール内に充填されている。
【００１８】
この評価パターンは、導電性パターン１０の中央部上に高密度で配置されたコンタクトホール及びその内部に充填された導電性物質により、半導体素子領域内で同様に高密度で配置されたコンタクトホール付近で発生するエロージョンを再現するものである。すなわち、本実施の形態における評価パターン上で生じるエロージョンを測定することにより、半導体素子領域で発生するエロージョンを把握することができるのである。
【００１９】
エロージョンは接触式段差計等により測定される。例えば、図１（ｂ）に示されるようにエロージョンＥ１はＸからＸ’方向に接触段差計をスキャンさせることにより測定される。
【００２０】
本実施の形態では、導電性物質３０、すなわちコンタクトホールは、正方形上の導電性パターン１０の中央部上に２５％の密度で配置され、各コンタクトホール間の間隔は等間隔に設定されている。しかしながら、このコンタクトホールの配置は、半導体素子領域内に形成されるコンタクトホールの密度に応じて設計者が適宜選択すればよい。すなわち、半導体素子領域内の最も高い配置密度に合わせて、評価パターン上にコンタクトホールを配置すればよい。導電性パターン１０は半導体素子領域の配線と同時に形成されるので、形成のし易さの観点から、矩形状のパターンであることが望ましい。
【００２１】
本実施の形態によれば、評価パターンが矩形状の導電性パターンにより定義されているので、半導体ウエハ上に形成された様々なパターンの中から評価パターンを簡単に認識できる。さらに、矩形状の導電性パターンにより定義された領域の中央を測定すればよいので、測定個所を容易に特定できる。すなわち、導電性パターンの辺を利用して、導電性パターンの中央部を特定すれば、簡便かつ容易に測定ポイントの特定が可能になる。さらに、その形状を正方形にすれば、測定の際、任意の一辺から中央部までの距離が同じになるので、測定の自由度が増す。
【００２２】
次に、本発明の第二の実施の形態が図面を参照して説明される。以下の説明では、上述の第一の実施の形態と同様の要素には同一の符号を付し、その説明が省略されることもある。図３（ａ）は本実施の形態のエロージョン測定用評価パターンの上面図であり、図３（ｂ）はその断面図（Ｘ−Ｘ’）である。
【００２３】
この評価パターンは矩形状の導電性パターン１０、その導電性パターンを覆う層間絶縁膜２０及び導電性パターン１０の層間絶縁膜２０中に形成された複数のコンタクトホール内に充填された導電性物質３０から構成されている。ただし、本実施の形態では、コンタクトホールの配置が上述の第一の実施の形態とは異なる。
【００２４】
すなわち、図４に示されるように本実施の形態では、導電性パターン１０は中心領域Ｃ、その中心領域を取り囲む第一領域Ｒ１及びその第一領域を取り囲む第二領域Ｒ２を有する。本実施の形態では、中心領域Ｃの一辺は５０μｍ、第一領域Ｒ１の一辺は１００μｍ、第二領域の一辺は１５０μｍと定義されている。この寸法は設計者により適宜設定可能であるが、中心領域を本実施の形態のように５０μｍ程度と大きく設定すれば、比較的安価な光学式膜厚計を用いることが可能となる。一方、中心領域を狭く設定すれば、比較的高価な光学式膜厚計が必要になってくる。
【００２５】
本実施の形態では、第一領域Ｒ１内にコンタクトホール及び導電性物質３０が配置されている。すなわち、導電性パターン１０の中心領域Ｃ、すなわち、中心部の５０μｍ四方には、コンタクトホール及び導電性物質３０が配置されない。
【００２６】
一方、第二領域Ｒ２には、上述の第一の実施の形態と同様にコンタクトホール及び導電性物質３０が高密度で配置されている。すなわち、第二領域Ｒ２では、第一の実施形態と同様にエロージョンが発生する。これらコンタクトホール及び導電性物質３０は中心領域Ｃに関して対称に配置されている。また、第一の実施形態同様、各コンタクトホール間の間隔は等しく定義されている。
【００２７】
他方、中心領域Ｃには、コンタクトホール及び導電性物質３０が配置されていないので、第一領域Ｒ１に比してエロージョンが発生し難い。すなわち、中心領域Ｃを取り囲む第一領域Ｒ１の影響で小さなエロージョンは発生するものの、高密度な配置は存在しないので、顕著なエロージョンは発生し難い。
【００２８】
本実施形態でも、評価パターンはグリッドライン上に形成される。もちろん、半導体素子領域に評価パターンを形成可能な領域があれば、そこに評価パターンを形成できることは言うまでもない。
【００２９】
各構成要素は、上述の第一の実施形態と同様に半導体素子領域の半導体素子製造プロセスを利用して形成される。
【００３０】
この評価パターンは、第一の実施の形態と同様に半導体素子領域内で高密度で配置されたコンタクトホール付近で発生するエロージョンを再現するものである。すなわち、本実施の形態における評価パターン上で生じるエロージョンを測定することにより、半導体素子領域で発生するエロージョンを把握することができるのである。
【００３１】
本実施の形態におけるエロージョンの測定は、非接触式の光干渉膜厚計により第二領域Ｒ２の層間絶縁膜２０の膜厚Ｔ２０及び中心領域Ｃの層間絶縁膜の膜厚αを測る。これらの膜厚Ｔ２０と膜厚αとから膜厚差βが求められる。
【００３２】
この膜厚差βとエロージョンＥ２との相関関係を予め相関式により定義しておけば、エロージョンＥ２を求めることができる。もちろん、第一の実施の形態と同様にエロージョンＥ２を直接測定することも考えられるが、本実施の形態では接触段差計を用いず、間接的にエロージョンを測定する方法を紹介した。
【００３３】
第一領域Ｒ１におけるコンタクトホールの配置は、半導体素子領域内に形成されるコンタクトホールの密度に応じて設計者が適宜選択すればよい。すなわち、半導体素子領域内の最も高い配置密度に合わせて、コンタクトホールを配置すればよい。導電性パターンは半導体素子領域の配線と同時に形成されるので、形成のし易さの観点から、矩形状のパターンであることが望ましい。
【００３４】
本実施の形態によれば、評価パターンが矩形状の導電性パターンにより定義されているので、半導体ウエハ上に形成された様々なパターンの中から評価パターンを簡単に認識できる。さらに、矩形状の導電性パターンにより定義された領域の中央を測定すればよいので、測定個所を容易に特定できる。すなわち、導電性パターンの辺を利用して、導電性パターンの中央部を特定すれば、簡便かつ容易に測定ポイントの特定が可能になる。さらに、その形状を正方形にすれば、測定の際、任意の一辺から中央部までの距離が同じになるので、測定の自由度が増す。
【００３５】
また、エロージョンの発生し難い中心領域及びエロージョンの発生しない第二の領域を光学的に測定することにより、第一領域で発生するエロージョンを把握できるので、正確なエロージョンの測定が可能となる。
【００３６】
【発明の効果】
本発明によれば、素子形成領域の半導体素子に影響を与えることなく、さらに製品歩留まりに影響を与えることなく、測定が容易かつ正確に行えるエロージョン測定用評価パターンを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る上面図及び断面図である。
【図２】本発明の第１の実施形態に係る評価パターンの形成方法を示す断面図である。
【図３】本発明の第２の実施形態に係る上面図及び断面図である。
【図４】本発明の第２の実施例に係る導電性パターンを示す上面図である。
【符号の説明】
１０ 導電性パターン
２０ 層間絶縁膜
３０ 導電性物質
ＳＵＢ 半導体ウエハ
ＧＬ グリッドライン
ＣＲ 半導体素子形成領域
Claims (9)
- 半導体ウエハに化学的機械的研磨処理を施した後、その化学的機械的研磨処理により生じたエロージョンを測定するための半導体ウエハ用評価パターンにおいて、前記評価パターンは、矩形状の導電性パターンと、前記導電性パターン上に形成された絶縁膜と、前記導電性パターンの中央部上の前記絶縁膜中に形成された複数の孔と、前記複数の孔内に充填された導電性物質とを有することを特徴とする半導体ウエハ用評価パターン。
- 前記複数の孔は、互いに等間隔で配置されていることを特徴とする請求項１記載の半導体ウエハ用評価パターン。
- 前記導電性パターンは略正方形であることを特徴とする請求項２記載の半導体ウエハ用評価パターン。
- 前記絶縁膜はフッ素を含む第一の二酸化シリコン膜と、前記第一の二酸化シリコン膜上に形成されたフッ素を含まない第二の二酸化シリコン膜とから構成されることを特徴とする請求項１記載の半導体ウエハ用評価パターン。
- 前記評価パターンは、前記半導体ウエハ上に形成される複数の半導体素子を区画するグリッドライン上に形成されることを特徴とする請求項１記載の半導体ウエハ用評価パターン。
- 半導体ウエハに化学的機械的研磨処理を施した後、その化学的機械的研磨処理により生じたエロージョンを測定するための半導体ウエハ用評価パターンにおいて、前記評価パターンは、
中心領域、前記中心領域を包囲する第１の領域及び前記第１の領域を包囲する第２の領域を有する矩形状の導電性パターンと、前記中心領域、前記第１の領域及び前記第２の領域上に形成された絶縁膜と、前記第２の領域上の前記絶縁膜中に形成された複数の孔と、前記複数の孔内に充填された導電性物質とを有することを特徴とする半導体ウエハ用評価パターン。 - 前記複数の孔は前記中心領域に対し線対称に配置されることを特徴とする請求項６記載の半導体ウエハ用評価パターン。
- 前記評価パターンは、前記半導体ウエハ上に形成される複数の半導体素子を区画するグリッドライン上に形成されることを特徴とする請求項６記載の半導体ウエハ用評価パターン。
- 請求項６記載の評価パターンを用いる半導体ウエハの評価方法において、前記化学的機械的研磨処理を施した後、前記中心領域上の前記絶縁膜の膜厚及び前記第２の領域上の前記絶縁膜の膜厚に基づいて、前記第１の領域上のエロージョンを測定することを特徴とする半導体ウエハの評価方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000288451A JP3665551B2 (ja) | 2000-09-22 | 2000-09-22 | 半導体ウエハ用評価パターン及びそれを用いた半導体ウエハの評価方法 |
| US09/770,501 US6480017B2 (en) | 2000-09-22 | 2001-01-29 | Evaluating pattern for measuring an erosion of a semiconductor wafer polished by a chemical mechanical polishing |
| US10/254,645 US6774660B2 (en) | 2000-09-22 | 2002-09-26 | Evaluating pattern for measuring an erosion of a semiconductor wafer polished by a chemical mechanical polishing |
| US10/834,063 US6922070B2 (en) | 2000-09-22 | 2004-04-29 | Evaluating pattern for measuring an erosion of a semiconductor wafer polished by a chemical mechanical polishing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000288451A JP3665551B2 (ja) | 2000-09-22 | 2000-09-22 | 半導体ウエハ用評価パターン及びそれを用いた半導体ウエハの評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002100662A JP2002100662A (ja) | 2002-04-05 |
| JP3665551B2 true JP3665551B2 (ja) | 2005-06-29 |
Family
ID=18772037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000288451A Expired - Lifetime JP3665551B2 (ja) | 2000-09-22 | 2000-09-22 | 半導体ウエハ用評価パターン及びそれを用いた半導体ウエハの評価方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6480017B2 (ja) |
| JP (1) | JP3665551B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3665551B2 (ja) * | 2000-09-22 | 2005-06-29 | 沖電気工業株式会社 | 半導体ウエハ用評価パターン及びそれを用いた半導体ウエハの評価方法 |
| KR100546330B1 (ko) * | 2003-06-03 | 2006-01-26 | 삼성전자주식회사 | 측정의 신뢰도를 향상시킬 수 있는 측정용 패턴을구비하는 반도체장치 및 측정용 패턴을 이용한반도체장치의 측정방법 |
| CN101142668A (zh) | 2005-03-16 | 2008-03-12 | 富士通株式会社 | 半导体装置及其制造方法 |
| US7275785B2 (en) * | 2005-06-08 | 2007-10-02 | Ford Global Technologies, Llc | Rear subframe attachment mount for hydroformed frame |
| JP4828870B2 (ja) * | 2005-06-09 | 2011-11-30 | 株式会社東芝 | 評価パタンの作成方法およびプログラム |
| CN115290432B (zh) * | 2022-08-07 | 2024-06-11 | 西南石油大学 | 一种射孔套管孔眼冲蚀速率预测与冲蚀损伤评价方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5890951A (en) * | 1996-04-15 | 1999-04-06 | Lsi Logic Corporation | Utility wafer for chemical-mechanical planarization |
| US5723874A (en) * | 1996-06-24 | 1998-03-03 | International Business Machines Corporation | Dishing and erosion monitor structure for damascene metal processing |
| JP3036456B2 (ja) * | 1997-02-07 | 2000-04-24 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US6885444B2 (en) * | 1998-06-10 | 2005-04-26 | Boxer Cross Inc | Evaluating a multi-layered structure for voids |
| JP2000021882A (ja) | 1998-07-01 | 2000-01-21 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| JP2000058611A (ja) | 1998-08-04 | 2000-02-25 | Matsushita Electron Corp | 半導体装置の評価方法 |
| US6228771B1 (en) * | 2000-03-23 | 2001-05-08 | Infineon Technologies North America Corp. | Chemical mechanical polishing process for low dishing of metal lines in semiconductor wafer fabrication |
| JP3665551B2 (ja) * | 2000-09-22 | 2005-06-29 | 沖電気工業株式会社 | 半導体ウエハ用評価パターン及びそれを用いた半導体ウエハの評価方法 |
-
2000
- 2000-09-22 JP JP2000288451A patent/JP3665551B2/ja not_active Expired - Lifetime
-
2001
- 2001-01-29 US US09/770,501 patent/US6480017B2/en not_active Expired - Lifetime
-
2002
- 2002-09-26 US US10/254,645 patent/US6774660B2/en not_active Expired - Lifetime
-
2004
- 2004-04-29 US US10/834,063 patent/US6922070B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6774660B2 (en) | 2004-08-10 |
| US20030020510A1 (en) | 2003-01-30 |
| US20020036505A1 (en) | 2002-03-28 |
| US6480017B2 (en) | 2002-11-12 |
| US6922070B2 (en) | 2005-07-26 |
| US20040201093A1 (en) | 2004-10-14 |
| JP2002100662A (ja) | 2002-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050308 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050401 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080408 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100408 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100408 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110408 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
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