JP3689645B2 - データ幅補正装置 - Google Patents
データ幅補正装置 Download PDFInfo
- Publication number
- JP3689645B2 JP3689645B2 JP2001150373A JP2001150373A JP3689645B2 JP 3689645 B2 JP3689645 B2 JP 3689645B2 JP 2001150373 A JP2001150373 A JP 2001150373A JP 2001150373 A JP2001150373 A JP 2001150373A JP 3689645 B2 JP3689645 B2 JP 3689645B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- period
- determination
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/47—Image sensors with pixel address output; Event-driven image sensors; Selection of pixels to be read out based on image data
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Multimedia (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、外部からの入力データを受信したとき、その受信データのデータ幅が適切となるよう補正するデータ幅補正装置に関する。
【０００２】
【従来の技術】
図１０は従来のデータ幅補正装置の構成の一例を示す図である（特開２０００−１８３７３１号公報に開示）。この装置において、データ幅の補正は、デューティ補償回路５１によって行われる。このデューティ補償回路５１は、受けた差動のデータをそれぞれ参照電位と比較し、“０”“１”の論理を順次出力するスライス増幅器ＳＡＭＰと、この増幅器ＳＡＭＰから出力された相補信号の時間平均をそれぞれ求める平均値検出回路ＡＶＤ１，ＡＶＤ２と、これら平均値検出回路ＡＶＤ１，ＡＶＤ２からの平均値信号を比較して、スライス増幅器ＳＡＭＰの参照電位を変化させる差動アンプＤＡＭＰとを備えている。
【０００３】
波形の立ち上がりおよび立ち下がり時間を無視できないような高速信号において、デューティずれは図１１（ａ）〜（ｃ）に示すようなクロスポイントずれとして表われる。このような信号に対しては、クロスポイントの電圧を中心にスライス増幅することによって、デューティを１００％に戻すことが可能である。
【０００４】
すなわち、デューティ補償回路５１において、平均値検出回路ＡＶＤ１，ＡＶＤ２でスライス増幅器ＳＡＭＰの正転出力および反転出力の平均値を求め、これら平均値が一致するようにスライスの中心電圧をフィードバック制御することにより、両者からデューティ１００％の信号を出力できる。すなわち、差動アンプＤＡＭＰで正転出力および反転出力の平均値の差を求め、この差をスライスアンプＳＡＭＰのスライス電圧として設定すれば、デューティ補償回路５１から出力されるデータ信号のデューティを１００％に近づけることができる。
【０００５】
【解決しようとする課題】
しかしながら、上述したデューティ補償回路５１は、参照電位をクロスポイントに合わせることによってデューティ補正を行うものであるので、例えば図１２に示すような、入力時点でクロスポイントがすでにずれてしまっているようなデータに対しては、デューティ補正、すなわちデータ幅が適正になるような補正はきわめて困難であった。実際には、送信側ドライバの特性や伝送経路でのジッタや、受信側ＬＳＩの内部回路のミスマッチ等に起因して、データ幅の広狭が生じる場合がある。
【０００６】
前記の問題に鑑み、本発明は、データ幅補正装置として、入力時にクロスポイントがすでにずれているデータに対しても、そのデータ幅を適正に調整可能にすることを課題とする。
【０００７】
【課題を解決するための手段】
前記の課題を解決するために、本発明が具体的に講じた解決手段は、データ幅補正装置として、外部から差動信号を受け、この差動信号を単一の受信データに変換して出力する入力回路と、前記受信データについてそのＨｉ期間またはＬｏ期間が適切か否かを判断する判断回路と、前記判断回路による判断結果に基づいて、前記受信データのデューティをそのＨｉ期間またはＬｏ期間が適切になるように調整する調整回路とを備えているものである。そして、前記判断回路は、外部から入力される参照信号と前記受信データとについて、Ｈｉ期間またはＬｏ期間の平均時間を比較することによって、前記判断を行うものである。
【０００８】
この発明によると、入力回路から出力された受信データについて、判断回路によって、そのＨｉ期間またはＬｏ期間が適切か否かが判断される。そして、そのＨＩ期間またはＬｏ期間が適切になるように、調整回路によって、受信データのデューティすなわちデータ幅が調整される。これにより、調整された受信データのデータ幅は所望のデータ幅に近づくので、受信データをラッチする場合のマージンが広がる。すなわち、入力時にクロスポイントがすでにずれているデータに対しても、そのデータ幅を適切に調整することが可能になる。また、入力データに単発でノイズが乗った場合であっても、時間平均をとることによって、そのノイズの影響は軽減される。したがって、判断回路における判断が、より適切に行われる。
【０００９】
なお、データはクロックのように“０”“１”の繰り返しパターンとは限らないので、本明細書でいうところの「デューティ」は、所望のデータ幅に対する“０”と“１”の幅のズレのことを指す。
【００１０】
そして、前記参照信号は前記差動信号と周波数が実質的に同一のクロック信号であり、前記判断回路は、前記差動信号がクロック信号パターンである所定期間内において前記判断を行うものとするのが好ましい。
【００１１】
これにより、受信データのラッチのために用いるクロック信号を、参照信号として用いることができる。このため、例えば通信用ＬＳＩでは通常、このようなクロック信号は必然的に内部で生成されるので、参照信号を別途生成する必要がなくなり、回路構成上、都合が良い。
【００１２】
また、前記参照信号は、前記受信データを、前記差動信号と周波数が実質的に同一のクロック信号によってラッチして得たラッチ信号であるのが好ましい。
【００１３】
これにより、入力される差動信号と周波数が実質的に同一のクロック信号によって受信データをラッチした場合、そのラッチ信号は、そのクロック信号によりデータ幅が規定され、所望のデータ幅を持つ。したがって、このラッチ信号を参照信号として用いれば、受信データのデータ幅を適切に補正することができる。しかもこの場合は、クロック信号パターンを入力させる所定期間を設ける必要がないので、リアルタイムでデータ幅の補正が可能になる。
【００１４】
また、前記本発明に係るデータ幅補正装置は、前記差動信号と、前記クロック信号との周波数の差を検知する周波数検知回路を備えたものとし、前記判断回路は、前記周波数検知回路によって検知された周波数差が所定量を超えるとき、前記判断を停止するものとするのが好ましい。
【００１５】
これにより、参照信号の周波数が差動信号の周波数に十分近くなったときにデータ幅の調整が行われるので、データ幅調整のエラーが回避される。
【００１６】
また、前記本発明に係るデータ幅補正装置は、所定期間内において、前記受信データが遷移する回数を検出する遷移検出回路を備えたものとし、前記判断回路は、前記遷移検出回路によって検出された遷移回数が所定数を下回るとき、前記判断を停止するものとするのが好ましい。
【００１７】
これにより、受信データの遷移回数が所定数以上のとき、すなわちＨｉ期間またはＬｏ期間の平均時間を比較することに意味があるときにのみ、データ幅の調整が行われるので、データ幅調整のエラーが回避される。
【００１８】
また、前記本発明に係るデータ幅補正装置における判断回路は、前記参照信号と前記受信データとのＨｉ期間およびＬｏ期間の平均時間の大小関係をそれぞれ求める第１および第２の比較部を有し、前記第１および第２の比較部によって求められた大小関係が互いに一致するとき、前記判断を停止し、前記調整回路の設定を保持するものとするのが好ましい。
【００１９】
これにより、Ｈｉ期間とＬｏ期間の平均時間の大小関係が互いに一致するときは、すなわち参照信号と受信データの周波数が異なっていると考えられるので、受信データのデータ幅の補正を行わないようにすることによって、データ幅調整のエラーが回避される。
【００２０】
また、前記本発明に係るデータ幅補正装置における判断回路は、その判断結果をデジタル値で出力するように構成されているのが好ましい。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２２】
（第１の実施形態）
図１は本発明の第１の実施形態に係るデータ幅補正装置の構成を示す図である。図１に示すデータ幅補正装置１は、外部から差動信号である入力データＲＤ／ＮＲＤを受けるレシーバ１１と、このレシーバ１１からのデータと内部クロックとの周波数と位相を合わせるクロックリカバリユニット（ＣＲＵ）１２と、ＣＲＵ１２によって周波数と位相が調整されたクロックを受け、データラッチ用の単一のラッチクロックＬ−ＣＬＫを出力するクロックバッファ１３と、このクロックバッファ１３と基本構成が同一であり、ＣＲＵ１２が出力したデータから単一の受信データＲ−ＤＡＴＡを出力するデータ調整バッファ１４と、受信データＲ−ＤＡＴＡおよび参照信号としてのラッチクロックＬ−ＣＬＫを受けて、それぞれのＨｉ期間の平均時間を比較するチャージポンプ１５とを備えている。レシーバ１１、ＣＲＵ１２およびデータ調整バッファ１４によって、入力回路が構成されている。
【００２３】
また、Ｄフリップフロップ（ＤＦＦ）１６、遷移検出回路１７および周波数検知回路１８を備えている。ＤＦＦ１６は受信データＲ−ＤＡＴＡをＤ入力とするとともに、ラッチクロックＬ−ＣＬＫをクロック入力として、ラッチデータＬ−ＤＡＴＡを出力する。遷移検出回路１７および周波数検知回路１８については後述する。
【００２４】
ＣＲＵ１２は、その内部にクロックを生成するためのＶＣＯ（図示せず）を有している。そして、ＶＣＯによって生成したクロックとレシーバ１１からのデータとを比較し、クロックの立ち上がりエッジがデータのエッジに合うように、ＶＣＯを制御してクロックのタイミングを調整する。さらに、生成したクロックをクロックバッファ１３に出力するとともに、レシーバ１１からのデータをクロックの半周期だけ遅らせてデータ調整バッファ１４に出力する。
【００２５】
ＣＲＵ１２から出力されたクロックとデータは、クロックバッファ１３とデータ調整バッファ１４とにおいて差動から単相にそれぞれ変換され、これにより、受信データＲ−ＤＡＴＡとラッチクロックＬ−ＣＬＫとが生成される。ラッチクロックＬ−ＣＬＫは入力データＲＤ／ＮＲＤと周波数が実質的に同一のクロック信号である。受信データＲ−ＤＡＴＡのエッジとラッチクロックＬ−ＣＬＫの立ち上がりエッジとは位相が１８０°異なるので、ＤＦＦ１６によってデータラッチが行われ、ラッチデータＬ−ＤＡＴＡが生成される。
【００２６】
チャージポンプ１５は、受信データＲ−ＤＡＴＡおよびラッチクロックＬ−ＣＬＫを入力とし、そのＨｉ期間を比較する。そして、比較結果を基にして、ノードＯＵＴ／ＸＯＵＴから受信データＲ−ＤＡＴＡのデューティ比を調整するための調整信号を出力する。この調整信号は、データ調整バッファ１４の調整ノードＤＣＣ／ＸＤＣＣに与えられる。すなわち、判断回路としてのチャージポンプ１５によって、受信データＲ−ＤＡＴＡのＨｉ期間が適切か否かが判断され、調整回路としてのデータ調整バッファ１４によって、受信データＲ−ＤＡＴＡのデューティが、そのＨｉ期間が適切になるように調整される。
【００２７】
図２（ａ）はデータ調整バッファ１４の回路構成例、図２（ｂ）はチャーポンプ１５の回路構成例である。図２（ａ）に示すように、データ調整バッファ１４は、ＣＲＵ１２から出力されたデータを入力するためのノードＩ／ＸＩと、受信データＲ−ＤＡＴＡを出力するためのノードＯとの他に、出力する受信データＲ−ＤＡＴＡのデューティを調整するための調整ノードＤＣＣ／ＸＤＣＣを有する。調整ノードＤＣＣ／ＸＤＣＣはそれぞれ、トランジスタＴｒ１，Ｔｒ２のゲートに接続されている。
【００２８】
一方、図２（ｂ）に示すように、チャージポンプ１５は、互いに電流量が等しいソース電流源ＣＰ１，ＣＰ２と、互いに電流量が等しいシンク電流源ＣＮ１，ＣＮ２と、出力ノードＯＵＴ／ＸＯＵＴにそれぞれ接続されたキャパシタＣ１，Ｃ２とを備えている。そして、ノードＲＥＦＩＮ，ＤＩＮにそれぞれ供給されるラッチクロックＬ−ＣＬＫおよび受信データＲ−ＤＡＴＡがＨｉの期間に、キャパシタＣ１，Ｃ２から電荷がそれぞれ引き抜かれ、これによって、受信データＲ−ＤＡＴＡとラッチクロックＬ−ＣＬＫのＨｉ期間の平均時間が、出力ノードＯＵＴ／ＸＯＵＴの電圧レベルとして出力される。
【００２９】
図３は本データ幅補正装置の動作の時間経過を概念的に示す図である。本実施形態における受信データＲ−ＤＡＴＡのデータ幅の補正の動作について、図３に従って説明する。
【００３０】
まず図３に示すように、電源投入後に、ＣＲＵ１２のプリロックが開始される。このプリロックは、リファレンスクロックＲＥＦＣＬＫに基づいて、ＣＲＵ１２内のＶＣＯの発振周波数を入力データＲＤ／ＮＲＤの周波数に設定する期間である。すなわち、入力データが例えば１Ｇｂｐｓであるとき、ＣＰＵのクロック出力が１ＧＨｚ±０．５％（例）になった状態をリファレンスクロックに基づいて検知する。ロックディテクタを設けて、このロックディテクタで１ＧＨｚ±０．５％（例）になったときを検出し、次の期間に移行するトリガーとする。
【００３１】
その後、ＣＲＵ１２のトレーニング期間に移行する。プリロックによって設定されたクロック周波数は、入力データに対して数百ｐｐｍ〜１％の周波数差を有する。このため、このトレーニング期間では、入力データのエッジとクロックの立ち上がりエッジとを比較して、ＶＣＯの発振周波数が入力データＲＤ／ＮＲＤの周波数とぴったり合致するように、調整を行う。すなわち、このトレーニング期間において、入力データとクロックとの周波数と位相が実質的に同一になる。この調整は通常１ｍｓ以内には完了するので、内部のタイマ等によりトレーニング期間を１ｍｓと決めて次の期間に移行するトリガ信号を発信するようにする。また、このトレーニング期間には、所定のトレーニングパタンが正しく受信されているか否かが絶えずチェックされている。
【００３２】
そして、データ幅調整期間に移行する。このデータ幅調整期間では、入力データＲＤ／ＮＲＤとして、“０”“１”のクロック信号パターンが相手側から送信されるよう予め取り決めがなされている。したがって、このデータ幅調整期間においては、受信データＲ−ＤＡＴＡとラッチクロックＬ−ＣＬＫとはともに“０”“１”のクロック信号パターンになる。そして、チャージポンプ１５は、受信データＲ−ＤＡＴＡおよびラッチクロックＬ−ＣＬＫのそれぞれのＨｉ期間の平均時間として、キャパシタＣ１，Ｃ２の端子電圧を出力ノードＯＵＴ／ＸＯＵＴに出力する。チャージポンプ１５の出力ノードＯＵＴ／ＸＯＵＴの電圧レベルは、データ調整バッファ１４の調整端子ＤＣＣ／ＸＤＣＣにそれぞれ入力される。
【００３３】
そして、受信データＲ−ＤＡＴＡのＨｉ期間の方が長い場合、すなわちノードＯＵＴの電圧レベルがノードＸＯＵＴの電圧レベルよりも高い場合は、データ調整バッファ１４において、トランジスタＴｒ２がトランジスタＴｒ１よりも強くＯＮする。このため、受信データＲ−ＤＡＴＡの立ち下がりエッジが早まることになり、したがって、受信データＲ−ＤＡＴＡのＨｉ期間が短くなる。一方、受信データＲ−ＤＡＴＡのＨｉ期間がラッチクロックＬ−ＣＬＫよりも短い場合、すなわちノードＯＵＴの電圧レベルがノードＸＯＵＴの電圧レベルよりも低い場合は、データ調整バッファ１４において、トランジスタＴｒ１がトランジスタＴｒ２よりも強くＯＮする。このため、受信データＲ−ＤＡＴＡの立ち上がりエッジが早まることになり、したがって、受信データＲ−ＤＡＴＡのＨｉ期間が長くなる。
【００３４】
すなわち、ラッチクロックＬ−ＣＬＫと受信データＲ−ＤＡＴＡのＨｉ期間が等しくなるようにフィードバックがかかることになり、ラッチクロックＬ−ＣＬＫのデューティ比が良好である場合は、受信データＲ−ＤＡＴＡのデータ幅はＨｉ，Ｌｏともに等しくなり、理想形となる。
【００３５】
その後、実データ・パケットの受信を行うようにする。この実データ・パケットの受信への移行は、ＬＳＩ内部のタイマで所定時間（ｍｓ）の経過を待って行う。
【００３６】
以上のように本実施形態によると、受信データのＨｉ期間が適切か否かが判断され、この判断結果によって、受信データのデューティが調整される。このため、入力データのクロスポイントの間隔がずれていても、受信データのデータ幅を適正に調整することができる。また、受信データとラッチクロックのＨｉ期間の平均時間を比較することによって、受信データのＨｉ期間が適切か否かの判断を行うので、たとえ入力データに単発でノイズが乗ったとしても、そのノイズは時間平均をとることによって矮小化されるので、より適切な判断が可能になる。さらに、本データ幅補正回路が搭載される通信用ＬＳＩでは、通常、ラッチクロックは必ず生成されるものなので、受信データのＨｉ期間が適切か否かの判断のために、わざわざ生成する必要はない。
【００３７】
なお、本実施形態では、受信データのＨｉ期間が適切か否かを判断するものとしたが、受信データとラッチクロックのＬｏ期間の平均時間を比較することによって、受信データのＬｏ期間が適切か否かを判断するようにしてもかまわない。また、Ｈｉ期間とＬｏ期間の両方について、適切か否かを判断するようにしてもかまわない。
【００３８】
また、本データ幅補正装置１は、受信データＲ−ＤＡＴＡが遷移する回数を検出する遷移検出回路１７を備えている。ここでは遷移検出回路１７は、受信データＲ−ＤＡＴＡが１２８サイクル中３２回以上遷移した否かを検出するものとする。そして、出力ＬＯＳとして、３２回以上の遷移があったときは“０”を、遷移回数が３２回未満であったときは“１”を出力する。
【００３９】
さらに、本データ幅補正装置１は、入力データＲＤ／ＮＲＤとラッチクロックＬ−ＣＬＫとの周波数の差を検知する周波数検知回路１８を備えている。ここでは周波数検知回路１８は、リファレンスクロックＲＥＦＣＬＫに基づいて、ラッチクロックＬ−ＣＬＫの周波数と所望周波数との差が１％以内であるか否かを検知する。そして、出力ＬＯＣＫとして、周波数差が１％以内のときは“１”を、１％を超えるときは“０”を出力する。
【００４０】
論理ゲート１９は、遷移検出回路１７の出力ＬＯＳの反転信号と周波数検知回路１８の出力ＬＯＣＫとを入力とする。そしてその出力信号によって、チャージポンプ１５のシンク電流源ＣＮ１，ＣＮ２の動作が制御される。すなわち、遷移回数が１２８サイクル中３２回以上であり、かつ、周波数差が１％以内であるとき、シンク電流源ＣＮ１，ＣＮ２がＯＮになり、受信データＲ−ＤＡＴＡとラッチクロックＬ−ＣＬＫとのＨｉ期間の比較が行われる。それ以外のときは、シンク電流源ＣＮ１，ＣＮ２がＯＦＦになり、チャージポンプ１５における比較動作は停止される。
【００４１】
（第２の実施形態）
図４は本発明の第２の実施形態に係るデータ幅補正装置の構成を示す図である。図４の構成は図１とほぼ同様であり、共通する構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００４２】
図１の構成と異なるのは、図４のデータ幅補正装置２では、チャージポンプ１５が、ラッチクロックＬ−ＣＬＫの代わりにラッチデータＬ−ＤＡＴＡを参照信号として入力する点である。すなわち本実施形態では、チャージポンプ１５によって、受信データＲ−ＤＡＴＡとラッチ信号としてのラッチデータＬ−ＤＡＴＡのＨｉ期間の平均時間が比較され、これによって、受信データＲ−ＤＡＴＡのＨｉ期間が適切か否かが判断される。
【００４３】
図５は本実施形態に係る各信号の時間変化を示すタイミングチャートである。図５に示すように、ＣＲＵ１２が、ラッチクロックＬ−ＣＬＫについて、立ち上がりエッジを入力データＲＤ／ＮＲＤの平均的中央ポイントに合わせるとともに、周波数を受信データＲ−ＤＡＴＡに一致させた場合、ラッチデータＬ−ＤＡＴＡの信号波形はＨｉ／Ｌｏの幅が同一の理想形に近いものとなる。
【００４４】
そしてこのような場合には、受信データＲ−ＤＡＴＡのＨｉ期間が適切か否かの判断は、受信データＲ−ＤＡＴＡとラッチデータＬ−ＤＡＴＡのＨｉ期間の平均時間を比較することによって、常時、可能になる。言い換えると、第１の実施形態のように、入力データＲＤ／ＮＲＤとしてクロック信号パターンを送信させるデータ幅調整期間を特別に設けなくとも、データ幅の補正がリアルタイムで可能になる。
【００４５】
（第３の実施形態）
図６は本発明の第３の実施形態に係るデータ幅補正装置の構成を示す図である。図６において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。図１と対比すると、図６に示すデータ幅調整装置３は、チャージポンプ１５の代わりに、受信データＲ−ＤＡＴＡとラッチクロックＬ−ＣＬＫのＨｉ期間を比較し、受信データＲ−ＤＡＴＡのデューティを調整するための信号をデジタル値ＮＡ１−４，ＮＢ１−４として出力する判断回路としてのコントローラ３０を備えている。また、データ調整バッファ１４の代わりに、２種類の４ビットデータによって受信データＲ−ＤＡＴＡのデューティを調整可能に構成されたデータ調整バッファ２４を備えている。すなわち、受信データＲ−ＤＡＴＡのデータ幅は、データ調整バッファ２４において、コントローラ３０からデジタル値によって制御される。
【００４６】
図７は図６におけるコントローラ３０の構成を示す図、図８は図６におけるデータ調整バッファ２４の構成を示す図である。
【００４７】
図７に示すコントローラ３０において、チャージポンプ３１は図１に示すチャージポンプ１５と同様に、ノードＤＩＮに入力される受信データＲ−ＤＡＴＡとノードＲＥＦＩＮに入力されるラッチクロックＬ−ＣＬＫのＨｉ期間の平均時間を比較し、その比較結果を出力ノードＯＵＴ／ＸＯＵＴの電圧レベルとして出力する。オペアンプ３２はチャージポンプ３１の出力ノードＯＵＴ／ＸＯＵＴの電圧を受けて、出力ノードＯＵＴの電圧レベルの方が高いときは“１”を、出力ノードＸＯＵＴの電圧レベルの方が高いときは“０”を出力する。Ｄフリップフロップ３３は、オペアンプ３２の出力を、クロックジェネレータ３６によって生成された比較的周波数が低いクロックに従ってラッチする。
【００４８】
第１および第２のバイナリカウンタ３４，３５は、クロックジェネレータ３６によって生成されたクロックをカウントする。第１のバイナリカウンタ３４は、Ｄフリップフロップ３３のＱ出力が“１”のときはカウントアップを、“０”のときはカウントダウンを行う。一方、第２のバイナリカウンタ３５は、Ｄフリップフロップ３３のＮＱ出力が“１”のとき（Ｑ出力が“０”のとき）はカウントアップを、“０”のとき（Ｑ出力が“１”のとき）はカウントダウンを行う。
【００４９】
そして、第１のバイナリカウンタ３４の出力Ｑ１〜Ｑ４はデジタル値ＮＡ１〜ＮＡ４として、第２のバイナリカウンタ３５の出力Ｑ１〜Ｑ４はデジタル値ＮＢ１〜ＮＢ４として、それぞれデータ調整バッファ２４に送られる。
【００５０】
図８に示すように、データ調整バッファ２４では、デジタル値ＮＡ１〜ＮＡ４はそれぞれトランジスタＴａ１〜Ｔａ４のゲートに入力され、デジタル値ＮＢ１〜ＮＢ４はそれぞれトランジスタＴｂ１〜Ｔｂ４のゲートに入力される。トランジスタＴａ１〜Ｔａ４はそれぞれ電流源Ｉａ１〜Ｉａ４と直列に接続されており、各電流源Ｉａ１〜Ｉａ４の電流量は１：２：４：８の比率になっている。同様に、トランジスタＴｂ１〜Ｔｂ４はそれぞれ電流源Ｉｂ１〜Ｉｂ４と直列に接続されており、各電流源Ｉｂ１〜Ｉｂ４の電流量は１：２：４：８の比率になっている。このような構成によって、出力ノードＯから出力される受信データＲ−ＤＡＴＡのデューティを、デジタル値ＮＡ１〜ＮＡ４，ＮＢ１〜ＮＢ４によって制御することができる。
【００５１】
また、第１および第２のバイナリカウンタ３４，３５は、４入力ＡＮＤゲート３８，３９によって、いずれか一方のみが動作するようになっており、動作中のバイナリカウンタのみがクロックのカウントアップとカウントダウンを行う。これは、データ調整バッファ２４における調整用トランジスタＴａ１〜Ｔａ４，Ｔｂ１〜Ｔｂ４が、ＮＡ側とＮＢ側とで同時にＯＮすることを防ぐためである。
【００５２】
なお、クロックジェネレータ３６の動作周波数は、チャージポンプ３１が有するキャパシタの容量や、フィードバックループのバンド幅を考慮して、適切に設定する必要がある。
【００５３】
図９は図６におけるコントローラの他の構成例を示す図である。図９に示すコントローラ３０Ａは、第１のチャージポンプ３１の他に、受信データＲ−ＤＡＴＡとラッチクロックＬ−ＣＬＫのＬｏ期間の平均時間を比較する第２のチャージポンプ４１を備えている。すなわち、第２のチャージポンプ４１はノードＤＩＮに受信データＲ−ＤＡＴＡの反転信号を受けるとともに、ノードＲＥＦＩＮにラッチクロックＬ−ＣＬＫの反転信号を受ける。オペアンプ４２はチャージポンプ４１の出力ノードＯＵＴ／ＸＯＵＴの電圧を受けて、出力ノードＯＵＴの電圧レベルの方が高いときは“１”を、出力ノードＸＯＵＴの電圧レベルの方が高いときは“０”を出力する。
【００５４】
第１のチャージポンプ３１およびオペアンプ３２によって第１の比較部４が構成されており、第２のチャージポンプ４１およびオペアンプ４２によって第２の比較部５が構成されている。すなわち、第１および第２の比較部４，５によって、受信データＲ−ＤＡＴＡと参照信号としてのラッチクロックＬ−ＣＬＫとの、Ｈｉ期間およびＬｏ期間の平均時間の大小関係がそれぞれ求められる。
【００５５】
そして、オペアンプ３２，４２の出力はＥＸＮＯＲゲート４４に入力され、その出力はＤフリップフロップ４３のＤ入力に与えられる。Ｄフリップフロップ４３のＱ出力はＯＲゲート４５を介して、第１および第２のバイナリカウンタ３４，３５にＨＯＬＤ信号として与えられる。すなわち、第１および第２の比較部５１，５２によって求められた大小関係が互いに一致するとき、言い換えると、Ｈｉ期間およびＬｏ期間の両方について、受信データＲ−ＤＡＴＡの方がラッチクロックＬ−ＣＬＫよりも長い場合または短い場合は、第１および第２のバイナリカウンタ３４，３５はホールドし、判断が停止される。
【００５６】
すなわち、Ｈｉ期間およびＬｏ期間の両方について、受信データＲ−ＤＡＴＡの方がラッチクロックＬ−ＣＬＫよりも長いまたは短いということは、入力データとクロックの周波数が異なっているものと考えられる。このような場合は、データ幅（デューティ）の補正は必要でないので、バイナリカウンタ３４，３５の動作をホールドして、データ幅の調整を行わないようにするのが好ましい。
【００５７】
このような現象は、例えば、ケーブルや光ファイバ等の伝送線路に低周波のジッタが乗ったときに、データ幅が全体的に徐々に広狭するような場合に起こり得る。この場合はＣＲＵ１２が、クロックの周波数をその広狭する入力データに合致するよう調整するが、この周波数調整時にデータ幅の補正を行うと、データのエッジを変化させることになり、好ましくない。このような趣旨から、バイナリカウンタ３４，３５をホールドして、判断を停止するのである。
【００５８】
なお、本実施形態では、判断のための参照信号としてラッチクロックＬ−ＣＬＫを用いるものとしたが、第２の実施形態と同様に、ラッチデータＬ−ＤＡＴＡを参照信号として用いてもかまわない。
【００５９】
【発明の効果】
以上のように本発明によると、たとえ入力データのクロスポイントがずれている場合であっても、受信データのデータ幅を補正して理想形に近づけることが可能となる。このため、受信データをラッチする場合に、データ幅は理論的に最大値まで広がることになる。したがって、ラッチクロックのジッタトレランスを向上させることができ、入力データに低周波のジッタ等が乗った場合でも、追随性を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るデータ幅補正装置の構成図である。
【図２】 （ａ）は図１におけるデータ調整バッファの回路構成例、（ｂ）は図１におけるチャージポンプの回路構成例である。
【図３】 図１のデータ幅補正回路の動作の時間経過を概念的に示す図である。
【図４】 本発明の第２の実施形態に係るデータ幅補正装置の構成を示す図である。
【図５】 本発明の第２の実施形態に係る各信号の時間変化を示すタイミングチャートである。
【図６】 本発明の第３の実施形態に係るデータ幅補正装置の構成を示す図である。
【図７】 図６におけるコントローラの構成を示す図である。
【図８】 図６におけるデータ調整バッファの回路構成を示す図である。
【図９】 図６におけるコントローラの他の構成例を示す図である。
【図１０】 従来例の構成を示すブロック図である。
【図１１】 デューティずれを示す図である。
【図１２】 クロスポイントがずれた入力データの例を示すタイミングチャートである。
【符号の説明】
１，２，３ データ幅補正装置
４ 第１の比較部
５ 第２の比較部
１１ レシーバ
１２ クロックリカバリユニット（ＣＲＵ）
１３ クロックバッファ
１４ データ調整バッファ（調整回路）
１５ チャージポンプ（判断回路）
１７ 遷移検出回路
１８ 周波数検知回路
２４ データ調整バッファ（調整回路）
３０，３０Ａ コントローラ（判断回路）
３１，４１ チャージポンプ
３２，４２ オペアンプ
ＲＤ／ＸＲＤ 入力データ（差動信号）
Ｒ−ＤＡＴＡ 受信データ
Ｌ−ＣＬＫ ラッチクロック（クロック信号、参照信号）
Ｌ−ＤＡＴＡ ラッチデータ（ラッチ信号、参照信号）
【発明の属する技術分野】
本発明は、外部からの入力データを受信したとき、その受信データのデータ幅が適切となるよう補正するデータ幅補正装置に関する。
【０００２】
【従来の技術】
図１０は従来のデータ幅補正装置の構成の一例を示す図である（特開２０００−１８３７３１号公報に開示）。この装置において、データ幅の補正は、デューティ補償回路５１によって行われる。このデューティ補償回路５１は、受けた差動のデータをそれぞれ参照電位と比較し、“０”“１”の論理を順次出力するスライス増幅器ＳＡＭＰと、この増幅器ＳＡＭＰから出力された相補信号の時間平均をそれぞれ求める平均値検出回路ＡＶＤ１，ＡＶＤ２と、これら平均値検出回路ＡＶＤ１，ＡＶＤ２からの平均値信号を比較して、スライス増幅器ＳＡＭＰの参照電位を変化させる差動アンプＤＡＭＰとを備えている。
【０００３】
波形の立ち上がりおよび立ち下がり時間を無視できないような高速信号において、デューティずれは図１１（ａ）〜（ｃ）に示すようなクロスポイントずれとして表われる。このような信号に対しては、クロスポイントの電圧を中心にスライス増幅することによって、デューティを１００％に戻すことが可能である。
【０００４】
すなわち、デューティ補償回路５１において、平均値検出回路ＡＶＤ１，ＡＶＤ２でスライス増幅器ＳＡＭＰの正転出力および反転出力の平均値を求め、これら平均値が一致するようにスライスの中心電圧をフィードバック制御することにより、両者からデューティ１００％の信号を出力できる。すなわち、差動アンプＤＡＭＰで正転出力および反転出力の平均値の差を求め、この差をスライスアンプＳＡＭＰのスライス電圧として設定すれば、デューティ補償回路５１から出力されるデータ信号のデューティを１００％に近づけることができる。
【０００５】
【解決しようとする課題】
しかしながら、上述したデューティ補償回路５１は、参照電位をクロスポイントに合わせることによってデューティ補正を行うものであるので、例えば図１２に示すような、入力時点でクロスポイントがすでにずれてしまっているようなデータに対しては、デューティ補正、すなわちデータ幅が適正になるような補正はきわめて困難であった。実際には、送信側ドライバの特性や伝送経路でのジッタや、受信側ＬＳＩの内部回路のミスマッチ等に起因して、データ幅の広狭が生じる場合がある。
【０００６】
前記の問題に鑑み、本発明は、データ幅補正装置として、入力時にクロスポイントがすでにずれているデータに対しても、そのデータ幅を適正に調整可能にすることを課題とする。
【０００７】
【課題を解決するための手段】
前記の課題を解決するために、本発明が具体的に講じた解決手段は、データ幅補正装置として、外部から差動信号を受け、この差動信号を単一の受信データに変換して出力する入力回路と、前記受信データについてそのＨｉ期間またはＬｏ期間が適切か否かを判断する判断回路と、前記判断回路による判断結果に基づいて、前記受信データのデューティをそのＨｉ期間またはＬｏ期間が適切になるように調整する調整回路とを備えているものである。そして、前記判断回路は、外部から入力される参照信号と前記受信データとについて、Ｈｉ期間またはＬｏ期間の平均時間を比較することによって、前記判断を行うものである。
【０００８】
この発明によると、入力回路から出力された受信データについて、判断回路によって、そのＨｉ期間またはＬｏ期間が適切か否かが判断される。そして、そのＨＩ期間またはＬｏ期間が適切になるように、調整回路によって、受信データのデューティすなわちデータ幅が調整される。これにより、調整された受信データのデータ幅は所望のデータ幅に近づくので、受信データをラッチする場合のマージンが広がる。すなわち、入力時にクロスポイントがすでにずれているデータに対しても、そのデータ幅を適切に調整することが可能になる。また、入力データに単発でノイズが乗った場合であっても、時間平均をとることによって、そのノイズの影響は軽減される。したがって、判断回路における判断が、より適切に行われる。
【０００９】
なお、データはクロックのように“０”“１”の繰り返しパターンとは限らないので、本明細書でいうところの「デューティ」は、所望のデータ幅に対する“０”と“１”の幅のズレのことを指す。
【００１０】
そして、前記参照信号は前記差動信号と周波数が実質的に同一のクロック信号であり、前記判断回路は、前記差動信号がクロック信号パターンである所定期間内において前記判断を行うものとするのが好ましい。
【００１１】
これにより、受信データのラッチのために用いるクロック信号を、参照信号として用いることができる。このため、例えば通信用ＬＳＩでは通常、このようなクロック信号は必然的に内部で生成されるので、参照信号を別途生成する必要がなくなり、回路構成上、都合が良い。
【００１２】
また、前記参照信号は、前記受信データを、前記差動信号と周波数が実質的に同一のクロック信号によってラッチして得たラッチ信号であるのが好ましい。
【００１３】
これにより、入力される差動信号と周波数が実質的に同一のクロック信号によって受信データをラッチした場合、そのラッチ信号は、そのクロック信号によりデータ幅が規定され、所望のデータ幅を持つ。したがって、このラッチ信号を参照信号として用いれば、受信データのデータ幅を適切に補正することができる。しかもこの場合は、クロック信号パターンを入力させる所定期間を設ける必要がないので、リアルタイムでデータ幅の補正が可能になる。
【００１４】
また、前記本発明に係るデータ幅補正装置は、前記差動信号と、前記クロック信号との周波数の差を検知する周波数検知回路を備えたものとし、前記判断回路は、前記周波数検知回路によって検知された周波数差が所定量を超えるとき、前記判断を停止するものとするのが好ましい。
【００１５】
これにより、参照信号の周波数が差動信号の周波数に十分近くなったときにデータ幅の調整が行われるので、データ幅調整のエラーが回避される。
【００１６】
また、前記本発明に係るデータ幅補正装置は、所定期間内において、前記受信データが遷移する回数を検出する遷移検出回路を備えたものとし、前記判断回路は、前記遷移検出回路によって検出された遷移回数が所定数を下回るとき、前記判断を停止するものとするのが好ましい。
【００１７】
これにより、受信データの遷移回数が所定数以上のとき、すなわちＨｉ期間またはＬｏ期間の平均時間を比較することに意味があるときにのみ、データ幅の調整が行われるので、データ幅調整のエラーが回避される。
【００１８】
また、前記本発明に係るデータ幅補正装置における判断回路は、前記参照信号と前記受信データとのＨｉ期間およびＬｏ期間の平均時間の大小関係をそれぞれ求める第１および第２の比較部を有し、前記第１および第２の比較部によって求められた大小関係が互いに一致するとき、前記判断を停止し、前記調整回路の設定を保持するものとするのが好ましい。
【００１９】
これにより、Ｈｉ期間とＬｏ期間の平均時間の大小関係が互いに一致するときは、すなわち参照信号と受信データの周波数が異なっていると考えられるので、受信データのデータ幅の補正を行わないようにすることによって、データ幅調整のエラーが回避される。
【００２０】
また、前記本発明に係るデータ幅補正装置における判断回路は、その判断結果をデジタル値で出力するように構成されているのが好ましい。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２２】
（第１の実施形態）
図１は本発明の第１の実施形態に係るデータ幅補正装置の構成を示す図である。図１に示すデータ幅補正装置１は、外部から差動信号である入力データＲＤ／ＮＲＤを受けるレシーバ１１と、このレシーバ１１からのデータと内部クロックとの周波数と位相を合わせるクロックリカバリユニット（ＣＲＵ）１２と、ＣＲＵ１２によって周波数と位相が調整されたクロックを受け、データラッチ用の単一のラッチクロックＬ−ＣＬＫを出力するクロックバッファ１３と、このクロックバッファ１３と基本構成が同一であり、ＣＲＵ１２が出力したデータから単一の受信データＲ−ＤＡＴＡを出力するデータ調整バッファ１４と、受信データＲ−ＤＡＴＡおよび参照信号としてのラッチクロックＬ−ＣＬＫを受けて、それぞれのＨｉ期間の平均時間を比較するチャージポンプ１５とを備えている。レシーバ１１、ＣＲＵ１２およびデータ調整バッファ１４によって、入力回路が構成されている。
【００２３】
また、Ｄフリップフロップ（ＤＦＦ）１６、遷移検出回路１７および周波数検知回路１８を備えている。ＤＦＦ１６は受信データＲ−ＤＡＴＡをＤ入力とするとともに、ラッチクロックＬ−ＣＬＫをクロック入力として、ラッチデータＬ−ＤＡＴＡを出力する。遷移検出回路１７および周波数検知回路１８については後述する。
【００２４】
ＣＲＵ１２は、その内部にクロックを生成するためのＶＣＯ（図示せず）を有している。そして、ＶＣＯによって生成したクロックとレシーバ１１からのデータとを比較し、クロックの立ち上がりエッジがデータのエッジに合うように、ＶＣＯを制御してクロックのタイミングを調整する。さらに、生成したクロックをクロックバッファ１３に出力するとともに、レシーバ１１からのデータをクロックの半周期だけ遅らせてデータ調整バッファ１４に出力する。
【００２５】
ＣＲＵ１２から出力されたクロックとデータは、クロックバッファ１３とデータ調整バッファ１４とにおいて差動から単相にそれぞれ変換され、これにより、受信データＲ−ＤＡＴＡとラッチクロックＬ−ＣＬＫとが生成される。ラッチクロックＬ−ＣＬＫは入力データＲＤ／ＮＲＤと周波数が実質的に同一のクロック信号である。受信データＲ−ＤＡＴＡのエッジとラッチクロックＬ−ＣＬＫの立ち上がりエッジとは位相が１８０°異なるので、ＤＦＦ１６によってデータラッチが行われ、ラッチデータＬ−ＤＡＴＡが生成される。
【００２６】
チャージポンプ１５は、受信データＲ−ＤＡＴＡおよびラッチクロックＬ−ＣＬＫを入力とし、そのＨｉ期間を比較する。そして、比較結果を基にして、ノードＯＵＴ／ＸＯＵＴから受信データＲ−ＤＡＴＡのデューティ比を調整するための調整信号を出力する。この調整信号は、データ調整バッファ１４の調整ノードＤＣＣ／ＸＤＣＣに与えられる。すなわち、判断回路としてのチャージポンプ１５によって、受信データＲ−ＤＡＴＡのＨｉ期間が適切か否かが判断され、調整回路としてのデータ調整バッファ１４によって、受信データＲ−ＤＡＴＡのデューティが、そのＨｉ期間が適切になるように調整される。
【００２７】
図２（ａ）はデータ調整バッファ１４の回路構成例、図２（ｂ）はチャーポンプ１５の回路構成例である。図２（ａ）に示すように、データ調整バッファ１４は、ＣＲＵ１２から出力されたデータを入力するためのノードＩ／ＸＩと、受信データＲ−ＤＡＴＡを出力するためのノードＯとの他に、出力する受信データＲ−ＤＡＴＡのデューティを調整するための調整ノードＤＣＣ／ＸＤＣＣを有する。調整ノードＤＣＣ／ＸＤＣＣはそれぞれ、トランジスタＴｒ１，Ｔｒ２のゲートに接続されている。
【００２８】
一方、図２（ｂ）に示すように、チャージポンプ１５は、互いに電流量が等しいソース電流源ＣＰ１，ＣＰ２と、互いに電流量が等しいシンク電流源ＣＮ１，ＣＮ２と、出力ノードＯＵＴ／ＸＯＵＴにそれぞれ接続されたキャパシタＣ１，Ｃ２とを備えている。そして、ノードＲＥＦＩＮ，ＤＩＮにそれぞれ供給されるラッチクロックＬ−ＣＬＫおよび受信データＲ−ＤＡＴＡがＨｉの期間に、キャパシタＣ１，Ｃ２から電荷がそれぞれ引き抜かれ、これによって、受信データＲ−ＤＡＴＡとラッチクロックＬ−ＣＬＫのＨｉ期間の平均時間が、出力ノードＯＵＴ／ＸＯＵＴの電圧レベルとして出力される。
【００２９】
図３は本データ幅補正装置の動作の時間経過を概念的に示す図である。本実施形態における受信データＲ−ＤＡＴＡのデータ幅の補正の動作について、図３に従って説明する。
【００３０】
まず図３に示すように、電源投入後に、ＣＲＵ１２のプリロックが開始される。このプリロックは、リファレンスクロックＲＥＦＣＬＫに基づいて、ＣＲＵ１２内のＶＣＯの発振周波数を入力データＲＤ／ＮＲＤの周波数に設定する期間である。すなわち、入力データが例えば１Ｇｂｐｓであるとき、ＣＰＵのクロック出力が１ＧＨｚ±０．５％（例）になった状態をリファレンスクロックに基づいて検知する。ロックディテクタを設けて、このロックディテクタで１ＧＨｚ±０．５％（例）になったときを検出し、次の期間に移行するトリガーとする。
【００３１】
その後、ＣＲＵ１２のトレーニング期間に移行する。プリロックによって設定されたクロック周波数は、入力データに対して数百ｐｐｍ〜１％の周波数差を有する。このため、このトレーニング期間では、入力データのエッジとクロックの立ち上がりエッジとを比較して、ＶＣＯの発振周波数が入力データＲＤ／ＮＲＤの周波数とぴったり合致するように、調整を行う。すなわち、このトレーニング期間において、入力データとクロックとの周波数と位相が実質的に同一になる。この調整は通常１ｍｓ以内には完了するので、内部のタイマ等によりトレーニング期間を１ｍｓと決めて次の期間に移行するトリガ信号を発信するようにする。また、このトレーニング期間には、所定のトレーニングパタンが正しく受信されているか否かが絶えずチェックされている。
【００３２】
そして、データ幅調整期間に移行する。このデータ幅調整期間では、入力データＲＤ／ＮＲＤとして、“０”“１”のクロック信号パターンが相手側から送信されるよう予め取り決めがなされている。したがって、このデータ幅調整期間においては、受信データＲ−ＤＡＴＡとラッチクロックＬ−ＣＬＫとはともに“０”“１”のクロック信号パターンになる。そして、チャージポンプ１５は、受信データＲ−ＤＡＴＡおよびラッチクロックＬ−ＣＬＫのそれぞれのＨｉ期間の平均時間として、キャパシタＣ１，Ｃ２の端子電圧を出力ノードＯＵＴ／ＸＯＵＴに出力する。チャージポンプ１５の出力ノードＯＵＴ／ＸＯＵＴの電圧レベルは、データ調整バッファ１４の調整端子ＤＣＣ／ＸＤＣＣにそれぞれ入力される。
【００３３】
そして、受信データＲ−ＤＡＴＡのＨｉ期間の方が長い場合、すなわちノードＯＵＴの電圧レベルがノードＸＯＵＴの電圧レベルよりも高い場合は、データ調整バッファ１４において、トランジスタＴｒ２がトランジスタＴｒ１よりも強くＯＮする。このため、受信データＲ−ＤＡＴＡの立ち下がりエッジが早まることになり、したがって、受信データＲ−ＤＡＴＡのＨｉ期間が短くなる。一方、受信データＲ−ＤＡＴＡのＨｉ期間がラッチクロックＬ−ＣＬＫよりも短い場合、すなわちノードＯＵＴの電圧レベルがノードＸＯＵＴの電圧レベルよりも低い場合は、データ調整バッファ１４において、トランジスタＴｒ１がトランジスタＴｒ２よりも強くＯＮする。このため、受信データＲ−ＤＡＴＡの立ち上がりエッジが早まることになり、したがって、受信データＲ−ＤＡＴＡのＨｉ期間が長くなる。
【００３４】
すなわち、ラッチクロックＬ−ＣＬＫと受信データＲ−ＤＡＴＡのＨｉ期間が等しくなるようにフィードバックがかかることになり、ラッチクロックＬ−ＣＬＫのデューティ比が良好である場合は、受信データＲ−ＤＡＴＡのデータ幅はＨｉ，Ｌｏともに等しくなり、理想形となる。
【００３５】
その後、実データ・パケットの受信を行うようにする。この実データ・パケットの受信への移行は、ＬＳＩ内部のタイマで所定時間（ｍｓ）の経過を待って行う。
【００３６】
以上のように本実施形態によると、受信データのＨｉ期間が適切か否かが判断され、この判断結果によって、受信データのデューティが調整される。このため、入力データのクロスポイントの間隔がずれていても、受信データのデータ幅を適正に調整することができる。また、受信データとラッチクロックのＨｉ期間の平均時間を比較することによって、受信データのＨｉ期間が適切か否かの判断を行うので、たとえ入力データに単発でノイズが乗ったとしても、そのノイズは時間平均をとることによって矮小化されるので、より適切な判断が可能になる。さらに、本データ幅補正回路が搭載される通信用ＬＳＩでは、通常、ラッチクロックは必ず生成されるものなので、受信データのＨｉ期間が適切か否かの判断のために、わざわざ生成する必要はない。
【００３７】
なお、本実施形態では、受信データのＨｉ期間が適切か否かを判断するものとしたが、受信データとラッチクロックのＬｏ期間の平均時間を比較することによって、受信データのＬｏ期間が適切か否かを判断するようにしてもかまわない。また、Ｈｉ期間とＬｏ期間の両方について、適切か否かを判断するようにしてもかまわない。
【００３８】
また、本データ幅補正装置１は、受信データＲ−ＤＡＴＡが遷移する回数を検出する遷移検出回路１７を備えている。ここでは遷移検出回路１７は、受信データＲ−ＤＡＴＡが１２８サイクル中３２回以上遷移した否かを検出するものとする。そして、出力ＬＯＳとして、３２回以上の遷移があったときは“０”を、遷移回数が３２回未満であったときは“１”を出力する。
【００３９】
さらに、本データ幅補正装置１は、入力データＲＤ／ＮＲＤとラッチクロックＬ−ＣＬＫとの周波数の差を検知する周波数検知回路１８を備えている。ここでは周波数検知回路１８は、リファレンスクロックＲＥＦＣＬＫに基づいて、ラッチクロックＬ−ＣＬＫの周波数と所望周波数との差が１％以内であるか否かを検知する。そして、出力ＬＯＣＫとして、周波数差が１％以内のときは“１”を、１％を超えるときは“０”を出力する。
【００４０】
論理ゲート１９は、遷移検出回路１７の出力ＬＯＳの反転信号と周波数検知回路１８の出力ＬＯＣＫとを入力とする。そしてその出力信号によって、チャージポンプ１５のシンク電流源ＣＮ１，ＣＮ２の動作が制御される。すなわち、遷移回数が１２８サイクル中３２回以上であり、かつ、周波数差が１％以内であるとき、シンク電流源ＣＮ１，ＣＮ２がＯＮになり、受信データＲ−ＤＡＴＡとラッチクロックＬ−ＣＬＫとのＨｉ期間の比較が行われる。それ以外のときは、シンク電流源ＣＮ１，ＣＮ２がＯＦＦになり、チャージポンプ１５における比較動作は停止される。
【００４１】
（第２の実施形態）
図４は本発明の第２の実施形態に係るデータ幅補正装置の構成を示す図である。図４の構成は図１とほぼ同様であり、共通する構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００４２】
図１の構成と異なるのは、図４のデータ幅補正装置２では、チャージポンプ１５が、ラッチクロックＬ−ＣＬＫの代わりにラッチデータＬ−ＤＡＴＡを参照信号として入力する点である。すなわち本実施形態では、チャージポンプ１５によって、受信データＲ−ＤＡＴＡとラッチ信号としてのラッチデータＬ−ＤＡＴＡのＨｉ期間の平均時間が比較され、これによって、受信データＲ−ＤＡＴＡのＨｉ期間が適切か否かが判断される。
【００４３】
図５は本実施形態に係る各信号の時間変化を示すタイミングチャートである。図５に示すように、ＣＲＵ１２が、ラッチクロックＬ−ＣＬＫについて、立ち上がりエッジを入力データＲＤ／ＮＲＤの平均的中央ポイントに合わせるとともに、周波数を受信データＲ−ＤＡＴＡに一致させた場合、ラッチデータＬ−ＤＡＴＡの信号波形はＨｉ／Ｌｏの幅が同一の理想形に近いものとなる。
【００４４】
そしてこのような場合には、受信データＲ−ＤＡＴＡのＨｉ期間が適切か否かの判断は、受信データＲ−ＤＡＴＡとラッチデータＬ−ＤＡＴＡのＨｉ期間の平均時間を比較することによって、常時、可能になる。言い換えると、第１の実施形態のように、入力データＲＤ／ＮＲＤとしてクロック信号パターンを送信させるデータ幅調整期間を特別に設けなくとも、データ幅の補正がリアルタイムで可能になる。
【００４５】
（第３の実施形態）
図６は本発明の第３の実施形態に係るデータ幅補正装置の構成を示す図である。図６において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。図１と対比すると、図６に示すデータ幅調整装置３は、チャージポンプ１５の代わりに、受信データＲ−ＤＡＴＡとラッチクロックＬ−ＣＬＫのＨｉ期間を比較し、受信データＲ−ＤＡＴＡのデューティを調整するための信号をデジタル値ＮＡ１−４，ＮＢ１−４として出力する判断回路としてのコントローラ３０を備えている。また、データ調整バッファ１４の代わりに、２種類の４ビットデータによって受信データＲ−ＤＡＴＡのデューティを調整可能に構成されたデータ調整バッファ２４を備えている。すなわち、受信データＲ−ＤＡＴＡのデータ幅は、データ調整バッファ２４において、コントローラ３０からデジタル値によって制御される。
【００４６】
図７は図６におけるコントローラ３０の構成を示す図、図８は図６におけるデータ調整バッファ２４の構成を示す図である。
【００４７】
図７に示すコントローラ３０において、チャージポンプ３１は図１に示すチャージポンプ１５と同様に、ノードＤＩＮに入力される受信データＲ−ＤＡＴＡとノードＲＥＦＩＮに入力されるラッチクロックＬ−ＣＬＫのＨｉ期間の平均時間を比較し、その比較結果を出力ノードＯＵＴ／ＸＯＵＴの電圧レベルとして出力する。オペアンプ３２はチャージポンプ３１の出力ノードＯＵＴ／ＸＯＵＴの電圧を受けて、出力ノードＯＵＴの電圧レベルの方が高いときは“１”を、出力ノードＸＯＵＴの電圧レベルの方が高いときは“０”を出力する。Ｄフリップフロップ３３は、オペアンプ３２の出力を、クロックジェネレータ３６によって生成された比較的周波数が低いクロックに従ってラッチする。
【００４８】
第１および第２のバイナリカウンタ３４，３５は、クロックジェネレータ３６によって生成されたクロックをカウントする。第１のバイナリカウンタ３４は、Ｄフリップフロップ３３のＱ出力が“１”のときはカウントアップを、“０”のときはカウントダウンを行う。一方、第２のバイナリカウンタ３５は、Ｄフリップフロップ３３のＮＱ出力が“１”のとき（Ｑ出力が“０”のとき）はカウントアップを、“０”のとき（Ｑ出力が“１”のとき）はカウントダウンを行う。
【００４９】
そして、第１のバイナリカウンタ３４の出力Ｑ１〜Ｑ４はデジタル値ＮＡ１〜ＮＡ４として、第２のバイナリカウンタ３５の出力Ｑ１〜Ｑ４はデジタル値ＮＢ１〜ＮＢ４として、それぞれデータ調整バッファ２４に送られる。
【００５０】
図８に示すように、データ調整バッファ２４では、デジタル値ＮＡ１〜ＮＡ４はそれぞれトランジスタＴａ１〜Ｔａ４のゲートに入力され、デジタル値ＮＢ１〜ＮＢ４はそれぞれトランジスタＴｂ１〜Ｔｂ４のゲートに入力される。トランジスタＴａ１〜Ｔａ４はそれぞれ電流源Ｉａ１〜Ｉａ４と直列に接続されており、各電流源Ｉａ１〜Ｉａ４の電流量は１：２：４：８の比率になっている。同様に、トランジスタＴｂ１〜Ｔｂ４はそれぞれ電流源Ｉｂ１〜Ｉｂ４と直列に接続されており、各電流源Ｉｂ１〜Ｉｂ４の電流量は１：２：４：８の比率になっている。このような構成によって、出力ノードＯから出力される受信データＲ−ＤＡＴＡのデューティを、デジタル値ＮＡ１〜ＮＡ４，ＮＢ１〜ＮＢ４によって制御することができる。
【００５１】
また、第１および第２のバイナリカウンタ３４，３５は、４入力ＡＮＤゲート３８，３９によって、いずれか一方のみが動作するようになっており、動作中のバイナリカウンタのみがクロックのカウントアップとカウントダウンを行う。これは、データ調整バッファ２４における調整用トランジスタＴａ１〜Ｔａ４，Ｔｂ１〜Ｔｂ４が、ＮＡ側とＮＢ側とで同時にＯＮすることを防ぐためである。
【００５２】
なお、クロックジェネレータ３６の動作周波数は、チャージポンプ３１が有するキャパシタの容量や、フィードバックループのバンド幅を考慮して、適切に設定する必要がある。
【００５３】
図９は図６におけるコントローラの他の構成例を示す図である。図９に示すコントローラ３０Ａは、第１のチャージポンプ３１の他に、受信データＲ−ＤＡＴＡとラッチクロックＬ−ＣＬＫのＬｏ期間の平均時間を比較する第２のチャージポンプ４１を備えている。すなわち、第２のチャージポンプ４１はノードＤＩＮに受信データＲ−ＤＡＴＡの反転信号を受けるとともに、ノードＲＥＦＩＮにラッチクロックＬ−ＣＬＫの反転信号を受ける。オペアンプ４２はチャージポンプ４１の出力ノードＯＵＴ／ＸＯＵＴの電圧を受けて、出力ノードＯＵＴの電圧レベルの方が高いときは“１”を、出力ノードＸＯＵＴの電圧レベルの方が高いときは“０”を出力する。
【００５４】
第１のチャージポンプ３１およびオペアンプ３２によって第１の比較部４が構成されており、第２のチャージポンプ４１およびオペアンプ４２によって第２の比較部５が構成されている。すなわち、第１および第２の比較部４，５によって、受信データＲ−ＤＡＴＡと参照信号としてのラッチクロックＬ−ＣＬＫとの、Ｈｉ期間およびＬｏ期間の平均時間の大小関係がそれぞれ求められる。
【００５５】
そして、オペアンプ３２，４２の出力はＥＸＮＯＲゲート４４に入力され、その出力はＤフリップフロップ４３のＤ入力に与えられる。Ｄフリップフロップ４３のＱ出力はＯＲゲート４５を介して、第１および第２のバイナリカウンタ３４，３５にＨＯＬＤ信号として与えられる。すなわち、第１および第２の比較部５１，５２によって求められた大小関係が互いに一致するとき、言い換えると、Ｈｉ期間およびＬｏ期間の両方について、受信データＲ−ＤＡＴＡの方がラッチクロックＬ−ＣＬＫよりも長い場合または短い場合は、第１および第２のバイナリカウンタ３４，３５はホールドし、判断が停止される。
【００５６】
すなわち、Ｈｉ期間およびＬｏ期間の両方について、受信データＲ−ＤＡＴＡの方がラッチクロックＬ−ＣＬＫよりも長いまたは短いということは、入力データとクロックの周波数が異なっているものと考えられる。このような場合は、データ幅（デューティ）の補正は必要でないので、バイナリカウンタ３４，３５の動作をホールドして、データ幅の調整を行わないようにするのが好ましい。
【００５７】
このような現象は、例えば、ケーブルや光ファイバ等の伝送線路に低周波のジッタが乗ったときに、データ幅が全体的に徐々に広狭するような場合に起こり得る。この場合はＣＲＵ１２が、クロックの周波数をその広狭する入力データに合致するよう調整するが、この周波数調整時にデータ幅の補正を行うと、データのエッジを変化させることになり、好ましくない。このような趣旨から、バイナリカウンタ３４，３５をホールドして、判断を停止するのである。
【００５８】
なお、本実施形態では、判断のための参照信号としてラッチクロックＬ−ＣＬＫを用いるものとしたが、第２の実施形態と同様に、ラッチデータＬ−ＤＡＴＡを参照信号として用いてもかまわない。
【００５９】
【発明の効果】
以上のように本発明によると、たとえ入力データのクロスポイントがずれている場合であっても、受信データのデータ幅を補正して理想形に近づけることが可能となる。このため、受信データをラッチする場合に、データ幅は理論的に最大値まで広がることになる。したがって、ラッチクロックのジッタトレランスを向上させることができ、入力データに低周波のジッタ等が乗った場合でも、追随性を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るデータ幅補正装置の構成図である。
【図２】 （ａ）は図１におけるデータ調整バッファの回路構成例、（ｂ）は図１におけるチャージポンプの回路構成例である。
【図３】 図１のデータ幅補正回路の動作の時間経過を概念的に示す図である。
【図４】 本発明の第２の実施形態に係るデータ幅補正装置の構成を示す図である。
【図５】 本発明の第２の実施形態に係る各信号の時間変化を示すタイミングチャートである。
【図６】 本発明の第３の実施形態に係るデータ幅補正装置の構成を示す図である。
【図７】 図６におけるコントローラの構成を示す図である。
【図８】 図６におけるデータ調整バッファの回路構成を示す図である。
【図９】 図６におけるコントローラの他の構成例を示す図である。
【図１０】 従来例の構成を示すブロック図である。
【図１１】 デューティずれを示す図である。
【図１２】 クロスポイントがずれた入力データの例を示すタイミングチャートである。
【符号の説明】
１，２，３ データ幅補正装置
４ 第１の比較部
５ 第２の比較部
１１ レシーバ
１２ クロックリカバリユニット（ＣＲＵ）
１３ クロックバッファ
１４ データ調整バッファ（調整回路）
１５ チャージポンプ（判断回路）
１７ 遷移検出回路
１８ 周波数検知回路
２４ データ調整バッファ（調整回路）
３０，３０Ａ コントローラ（判断回路）
３１，４１ チャージポンプ
３２，４２ オペアンプ
ＲＤ／ＸＲＤ 入力データ（差動信号）
Ｒ−ＤＡＴＡ 受信データ
Ｌ−ＣＬＫ ラッチクロック（クロック信号、参照信号）
Ｌ−ＤＡＴＡ ラッチデータ（ラッチ信号、参照信号）
Claims (7)
- 外部から差動信号を受け、この差動信号を単一の受信データに変換して出力する入力回路と、
前記受信データについて、そのＨｉ期間またはＬｏ期間が適切か否かを判断する判断回路と、
前記判断回路による判断結果に基づいて、前記受信データのデューティを、そのＨｉ期間またはＬｏ期間が適切になるように調整する調整回路とを備え、
前記判断回路は、外部から入力される参照信号と前記受信データとについて、Ｈｉ期間またはＬｏ期間の平均時間を比較することによって、前記判断を行うものである
ことを特徴とするデータ幅補正装置。 - 請求項１において、
前記参照信号は、前記差動信号と周波数が実質的に同一のクロック信号であり、
前記判断回路は、前記差動信号がクロック信号パターンである所定期間内において、前記判断を行うものである
ことを特徴とするデータ幅補正装置。 - 請求項１において、
前記参照信号は、前記受信データを、前記差動信号と周波数が実質的に同一のクロック信号によってラッチして得たラッチ信号である
ことを特徴とするデータ幅補正装置。 - 請求項２または３において、
前記差動信号と、前記クロック信号との周波数の差を検知する周波数検知回路を備え、
前記判断回路は、前記周波数検知回路によって検知された周波数差が所定量を超えるとき、前記判断を停止するものである
ことを特徴とするデータ幅補正装置。 - 請求項１において、
所定期間内において、前記受信データが遷移する回数を検出する遷移検出回路を備え、
前記判断回路は、前記遷移検出回路によって検出された遷移回数が所定数を下回るとき、前記判断を停止するものである
ことを特徴とするデータ幅補正装置。 - 請求項１において、
前記判断回路は、
前記参照信号と前記受信データとの、Ｈｉ期間およびＬｏ期間の平均時間の大小関係をそれぞれ求める第１および第２の比較部を有し、前記第１および第２の比較部によって求められた大小関係が互いに一致するとき、前記判断を停止し、前記調整回路の設定を保持するものである
ことを特徴とするデータ幅補正装置。 - 請求項１〜６のいずれか１項において、
前記判断回路は、その判断結果をデジタル値で出力するように構成されている
ことを特徴とするデータ幅補正装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001150373A JP3689645B2 (ja) | 2001-05-21 | 2001-05-21 | データ幅補正装置 |
| US10/139,327 US6690217B2 (en) | 2001-05-21 | 2002-05-07 | Data width corrector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001150373A JP3689645B2 (ja) | 2001-05-21 | 2001-05-21 | データ幅補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002344294A JP2002344294A (ja) | 2002-11-29 |
| JP3689645B2 true JP3689645B2 (ja) | 2005-08-31 |
Family
ID=18995398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001150373A Expired - Fee Related JP3689645B2 (ja) | 2001-05-21 | 2001-05-21 | データ幅補正装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6690217B2 (ja) |
| JP (1) | JP3689645B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019574B2 (en) * | 2004-01-29 | 2006-03-28 | Schroedinger Karl | Circuit and method for correction of the duty cycle value of a digital data signal |
| JP4428246B2 (ja) | 2005-02-03 | 2010-03-10 | エルピーダメモリ株式会社 | デューティ検出回路及びデューティ検出方法 |
| KR100712537B1 (ko) | 2005-10-26 | 2007-04-30 | 삼성전자주식회사 | 클럭 발생 회로 |
| CN106941347B (zh) * | 2017-03-17 | 2019-08-06 | 中国电子科技集团公司第二十四研究所 | 占空比调节装置及方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960002463B1 (ko) | 1993-12-11 | 1996-02-17 | 한국전기통신공사 | 고속데이타 전송에서의 디지틀 데이타 리타이밍 장치 |
| US6038255A (en) * | 1997-06-24 | 2000-03-14 | Ludwig Kipp | Receiver for pulse width modulated transmissions |
| US5945862A (en) * | 1997-07-31 | 1999-08-31 | Rambus Incorporated | Circuitry for the delay adjustment of a clock signal |
| US5912549A (en) * | 1997-08-01 | 1999-06-15 | Lucent Technologies Inc. | Current mode controller for continuous conduction mode power factor correction circuit and method of operation thereof |
| WO1999012259A2 (en) * | 1997-09-05 | 1999-03-11 | Rambus Incorporated | Duty cycle correction circuit using two differential amplifiers |
| JP4259683B2 (ja) | 1998-10-07 | 2009-04-30 | 富士通株式会社 | 位相比較回路 |
| US6426886B1 (en) * | 2001-08-03 | 2002-07-30 | Switch Power, Inc. | Overcurrent protection for a linear post-regulator used in a voltage converter system |
-
2001
- 2001-05-21 JP JP2001150373A patent/JP3689645B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-07 US US10/139,327 patent/US6690217B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6690217B2 (en) | 2004-02-10 |
| JP2002344294A (ja) | 2002-11-29 |
| US20020172299A1 (en) | 2002-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7302026B2 (en) | Clock recovery circuit and electronic device using a clock recovery circuit | |
| US10630272B1 (en) | Measurement and correction of multiphase clock duty cycle and skew | |
| US7542533B2 (en) | Apparatus and method for calibrating the frequency of a clock and data recovery circuit | |
| JP3808338B2 (ja) | 位相同期回路 | |
| US7986175B2 (en) | Spread spectrum control PLL circuit and its start-up method | |
| KR100702423B1 (ko) | 송신기부와 수신기부를 포함하는 통합 직렬 링크 시스템 | |
| US8391343B1 (en) | PMA RX in coarse loop for high speed sampling | |
| KR20070005675A (ko) | 충전 펌프 회로, 복구 회로와 이를 포함하는 주파수 에러검출 장치 및 주파수 에러 검출 방법과 충전 펌프 회로제어 방법 | |
| CN102347765B (zh) | 一种时钟与数据恢复系统、相位调整方法及鉴相器 | |
| US10784847B1 (en) | Duty cycle correction circuit | |
| US10277389B2 (en) | Phase detectors for clock and data recovery | |
| US6915081B2 (en) | PLL circuit and optical communication reception apparatus | |
| CN1937410A (zh) | 一种自适应工艺和温度补偿的高频环振型锁相环电路 | |
| Lee et al. | A 2.5-10-Gb/s CMOS transceiver with alternating edge-sampling phase detection for loop characteristic stabilization | |
| US6157691A (en) | Fully integrated phase-locked loop with resistor-less loop filer | |
| TWI469527B (zh) | 相位頻率調校方法及其鎖相迴路電路 | |
| US20050237092A1 (en) | Charge pump circuit reducing noise and charge error and PLL circuit using the same | |
| JP3689645B2 (ja) | データ幅補正装置 | |
| US7257184B2 (en) | Phase comparator, clock data recovery circuit and transceiver circuit | |
| WO2005086353A1 (ja) | ロック検出回路、ロック検出方法 | |
| US20020053950A1 (en) | PLL circuit and optical communication reception apparatus | |
| TWI434514B (zh) | 時間放大電路及應用該時間放大電路之鎖相迴路 | |
| CN115913217A (zh) | 一种二点五小数分频器 | |
| Liu et al. | 180.5 Mbps-8Gbps DLL-based clock and data recovery circuit with low jitter performance | |
| JP3781704B2 (ja) | クロックデータリカバリ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050215 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050415 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050531 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050613 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080617 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100617 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100617 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120617 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120617 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130617 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |