JP4428246B2

JP4428246B2 - デューティ検出回路及びデューティ検出方法

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Description

本発明はデューティ検出回路に関し、特に、外部クロックに同期した内部クロックを生成するＤＬＬ（Delay Locked Loop）回路の一部として用いられ、内部クロックのデューティ誤差を検出するデューティ検出回路に関するものである。

ＤＤＲ−ＳＤＲＡＭ（Double Data Rate - Synchronous Dynamic Random Access Memory）では、メモリ内部の動作遅延を最小限に抑えるため、外部クロックに同期した内部クロックを生成する、ＤＬＬ（Delay Locked Loop）回路が用いられている。ＤＬＬ回路を正しく動作させるには、外部クロック信号が正しいデューティ比（１周期に占めるハイレベル又はローレベルの割合をいう。ここにいう正しいデューティ比は５０％である）で入力されることが必要であるが、外部クロック信号には±５％のデューティ誤差が規格上許容されており、ジッター等も考慮するとそれ以上のデューティ誤差があるため、デューティ検出回路によって内部クロックのデューティ誤差を検出した後、デューティ補正回路を用いてこれを補正することが必要となる。

図８は、従来のデューティ検出回路の構成を示す略ブロック図である。

図８に示すように、このデューティ検出回路２００は、ＤＬＬ回路よって生成される内部クロック信号であるRCLK信号及びFCLK信号を受け、この内部クロック信号（以下、単にクロック信号という）のデューティ比に応じた電圧レベル（DB信号及びVREF信号）を生成する積分回路２１０と、積分回路２１０の出力を増幅するアンプ２２０と、アンプ２２０の出力をラッチするラッチ回路２３０を備えている。ここで、RCLK信号は外部クロック信号と同相の内部クロック信号であり、FCLK信号は外部クロック信号とは逆相の内部クロック信号である。したがって、RCLK信号とFCLK信号は相補の関係にあり、「デューティ比」とは、RCLK信号がハイレベルとなる割合（FCLK信号がローレベルとなる割合）によって定義される。

積分回路２１０は、信号線S1に接続されたキャパシタC1及びC2と、信号線S2に接続されたキャパシタC3及びC4と、キャパシタC1及びC3を充電（プリチャージ）するためのプリチャージトランジスタTr1乃至Tr3と、キャパシタC1及びC3の放電（ディスチャージ）を許可するための活性化トランジスタTr4及びTr5と、RCLK信号及びFCLK信号を受けてスイッチングする積分トランジスタTr6及びTr7と、積分トランジスタTr6及びTr7のソースとグランドGNDとの間に挿入されたバイアストランジスタTr8とを備えている。プリチャージトランジスタTr1乃至Tr3のゲートには、キャパシタC1及びC3の充電を開始させるプリチャージ信号であるPREB（"B"はバー、すなわちローアクティブの意味。ACTB信号についても同様）信号が供給され、活性化トランジスタTr4及びTr5のゲートには、実際の積分動作を開始させる活性化信号であるACTB信号が供給される。

次に、図９を参照しながら、従来のデューティ検出回路２００の動作について説明する。まず、図９に示すように、PREB信号がローレベルに変化することによってプリチャージトランジスタTr1乃至Tr3がオン状態になると、電源VCLからキャパシタC1〜C4へ電荷が供給される。これにより、キャパシタC1、C3は充電され、キャパシタC2、C4は放電される。そして、ACTB信号がローレベルに変化することによって活性化トランジスタTr4及びTr5がオン状態になると、キャパシタC1、C3に充電された電荷は、それぞれRCLK信号及びFCLK信号に同期して交互に放電される。つまり、RCLK信号がハイレベルになると、キャパシタC1の電荷は活性化トランジスタTr4、積分トランジスタTr6、及びバイアストランジスタTr8を通じて放電され、FCLK信号がハイレベルになると、キャパシタC3の電荷は活性化トランジスタTr5、積分トランジスタTr7、及びバイアストランジスタTr8を通じて放電される。これにより、キャパシタC1，C3はそれぞれRCLK信号及びFCLK信号がハイレベルである期間において放電されることから、DB信号及びVREF信号の電位は、図示のようにACTB信号がローレベルである期間において交互に低下することになる。

積分回路２１０の最終的な出力は、キャパシタC1及びC2に接続された信号線S1の電位であるVREF信号と、キャパシタC3及びC4に接続された信号線S2の電位であるDB信号との電位差によって表現される。これらの電位差がアンプ２２０によって増幅されることにより１ビットのデジタル信号であるDCC信号（デューティ補正信号）が得られ、DCC信号はラッチ回路２３０にてラッチされる。ここで、DCC信号の論理値がローレベル（VREF＞DB）であればデューティ比が５０％を超えていることを意味し、逆にDCC信号の論理値がハイレベル（VREF＜DB）であればデューティ比が５０％未満であることを意味する。このようにして生成されるDCC信号は、図示しないＤＬＬ回路の主回路部にフィードバックされ、ＤＬＬ回路の主回路部はこれに基づき、クロック信号のデューティ比を変化させる。つまり、DCC信号がローレベルであればクロック信号のデューティ比が低くなるよう制御し、逆に、DCC信号がハイレベルであればクロック信号のデューティ比が高くなるよう制御する。このような制御を連続的に行うことにより、ＤＬＬ回路はクロック信号のデューティ比を５０％に近づける。

その他にも、デューティ検出回路又はＤＬＬ回路に関連する先行技術としては種々のものが存在している（特許文献１乃至９参照）。
特開２００１−１５６２６１号公報特開平１１−１２７１４２号公報特開２００４−１５８１０号公報特開２００３−３１８７０５号公報特開２００３−１１０４１１号公報特開２００２−３４４２９４号公報特開２００１−３０８６９８号公報特開２０００−１６３９６１号公報特開２００４−１４５９９９号公報

ところで、上述した従来のデューティ検出回路２００では、クロック信号の周波数が予め設定した基準周波数よりも高すぎる場合や低すぎる場合には、正常に動作しないおそれがあるという問題があった。

例えば、図９に示したように、RCLK信号及びFCLK信号の周波数が所定の基準周波数に近いものであれば、DB信号及びVREF信号の電位はともにアンプ２２０が高感度に動作する適正動作範囲内に収まることから、デューティ誤差を正確に検出することができる。

しかしながら、図１０に示すように、クロック信号の周波数が高すぎる場合には、キャパシタC1，C3の放電量が少なすぎるため、DB信号及びVREF信号の電位が十分に下がらず、DB信号及びVREF信号のレベルがアンプ２２０の適正動作範囲の限界かそれよりも高くなるおそれがある。このような状態では両信号の電位差が小さく、アンプ２２０のオフセットの影響を受けやすく、２つの信号の差を十分に増幅できないため、誤判定を生ずる可能性が高い。

逆に、図１１に示すように、クロック信号の周波数が低すぎる場合には、キャパシタC1，C3の放電量が多すぎるため、DB信号及びVREF信号の電位が大幅に低下し、DB信号及びVREF信号の電位がともにアンプ２２０の適正動作範囲の限界かそれよりも低くなる（場合によっては、キャパシタの放電が止まってしまい、DB信号及びVREF信号ともグランドレベル（GND）まで低下してしまう）おそれがある。このような状態では、やはりアンプ２２０のオフセットの影響を受けやすく、２つの信号の差を十分に増幅できないため、誤判定を生ずる可能性が高い。

このように、従来のデューティ検出回路２００では、クロック信号の周波数が高すぎても低すぎてもDB信号とVREF信号との十分な電位差が得られず、アンプ１２０のオフセットの影響により誤判定を生ずるおそれが非常に高かった。すなわち、従来のデューティ検出回路２００は周波数依存性が極めて高く、極めて狭い周波数帯域でしか使用できないという問題があった。

したがって、本発明の目的は、より広い周波数帯域で正常に動作することが可能なデューティ検出回路を提供することにある。

本発明によるデューティ検出回路は、クロック信号のデューティを検出し、これに基づいてデューティ補正信号を生成するデューティ検出回路であって、第１及び第２のキャパシタを含み、前記クロック信号に同期して前記第１及び第２のキャパシタを交互に充電又は放電させる積分回路と、前記第１及び第２のキャパシタの電位差を検出し、これに基づいて前記デューティ補正信号を出力する手段と、前記クロック信号の周波数を検出する周波数モニター回路部とを備え、前記周波数モニター回路部は、前記クロック信号の周波数に応じて、前記第１及び第２のキャパシタの充電量又は放電量を調整することを特徴とする。

第１及び第２のキャパシタの充電量又は放電量を調整する方法としては、これらキャパシタの充電速度又は放電速度を変化させる方法を用いても構わないし、これらキャパシタの充電時間又は放電時間を変化させる方法を用いても構わない。

本発明によれば、積分回路に含まれる第１及び第２のキャパシタの充電量又は放電量をクロック信号の実際の周波数に基づいて調整していることから、周波数依存性が緩和され、より広い周波数帯域で正常に使用することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の実施形態に係るデューティ検出回路の構成を概略的に示すブロック図である。

図１に示すように、本実施形態に係るデューティ検出回路１００は、ＤＬＬ回路よって生成される内部クロック信号であるRCLK信号及びFCLK信号を受け、この内部クロック信号（以下、単にクロック信号という）のデューティ比に応じた電圧レベル（DB信号及びVREF信号）を生成する積分回路１１０と、積分回路１１０の出力を増幅するアンプ１２０と、アンプ１２０の出力をラッチするラッチ回路１３０と、RCLK信号を基準にして各部の動作タイミングを制御するコントロール回路１４０と、BIAS信号及びAMPREF信号を生成するバイアス回路１５０と、クロック信号の周波数をモニターする周波数モニター回路部１６０を備えている。

図２は、積分回路１１０の構成を詳細に示す回路図である。

図２に示すように、積分回路１１０は、信号線S1に接続されたキャパシタC1及びC2と、信号線S2に接続されたキャパシタC3及びC4と、キャパシタC1及びC3をプリチャージするためのプリチャージトランジスタTr1乃至Tr3と、キャパシタC1及びC3のディスチャージを許可するための活性化トランジスタTr4及びTr5と、RCLK信号及びFCLK信号を受けてスイッチングする積分トランジスタTr6及びTr7と、積分トランジスタTr6及びTr7のソースとグランドGNDとの間に挿入されたバイアストランジスタTr8乃至Tr10とを備えている。

キャパシタC1及びC2は、一端がいずれも信号線S1に接続されており、他端がそれぞれ電源VCL及びグランドGNDに接続されているため、信号線S1の電位はキャパシタC1及びC2の充放電状態によってVCLからゼロまでの間のいずれかの電位となる。信号線S1の電位はVREF信号としてアンプ１２０に供給される。同様に、キャパシタC3及びC4は、一端がいずれも信号線S2に接続されており、他端がそれぞれ電源VCL及びグランドGNDに接続されているため、信号線S2の電位はキャパシタC3及びC4の充放電状態によってVCLからゼロまでの間のいずれかの電位となる。信号線S2の電位はDB信号としてアンプ１２０に供給される。

第１の信号線S1及び第２の信号線S2は、それぞれプリチャージトランジスタTr1及びTr2を介して電源VCLに接続されているため、これらプリチャージトランジスタTr1及びTr2がオンすると、第１の信号線S1及び第２の信号線S2はいずれも電源VCLと同電位までプリチャージされる。なお、プリチャージトランジスタTr3は、２つの信号線S1及びS2を短絡することによってチャージバランスを取るために設けられている。これらプリチャージトランジスタTr1乃至Tr3は、Ｐチャンネル型のＭＯＳトランジスタによって構成されており、それらのゲート電極にはいずれもPREB信号が供給される。

活性化トランジスタTr4及びTr5は、積分トランジスタTr6及びTr7を介したディスチャージを許可するスイッチである。活性化トランジスタTr4及びTr5がオンとなる「積分動作期間」は、クロック信号の周期Ｔの整数倍（＝ｎＴ：ｎは自然数）に規定される。活性化トランジスタTr4及びTr5はＮチャンネル型のＭＯＳトランジスタによって構成されており、それらのゲート電極にはいずれもACTB信号の反転信号が供給され、トランジスタTr4及びTr5はACTB信号がLowのときに活性化される。

積分トランジスタTr6及びTr7は、活性化トランジスタTr4及びTr5がオンしている期間（積分動作期間）においてキャパシタC1及びC3を交互に放電させるスイッチであり、それぞれ活性化トランジスタTr4及びTr5に対して直列に接続されている。これら積分トランジスタTr6及びTr7は、いずれもＮチャンネル型のＭＯＳトランジスタによって構成されており、そのゲート電極にはそれぞれRCLK信号及びFCLK信号が供給される。

バイアストランジスタTr8〜Tr10は、積分動作期間にバイアス電流Ｉを流すためのトランジスタである。このうち、バイアストランジスタTr8のゲートはプルアップされているため常にオン状態であり、バイアストランジスタTr10のゲートは接地されているため常にオフ状態である。よって実際には２つのトランジスタTr8及びTr9のみがバイアストランジスタとして機能し、バイアス電流Ｉの調整はバイアストランジスタTr9のみによって行われる。バイアストランジスタTr10が設けられている理由は、後述する第２のレプリカ積分回路１６２と回路構成を共通化するためである。これらバイアストランジスタTr8乃至Tr10は、いずれもＮチャンネル型のＭＯＳトランジスタによって構成されている。

このような回路構成において、キャパシタC1、活性化トランジスタTr4、積分トランジスタTr6、及びバイアストランジスタTr8及びTr9からなる直列回路が、RCLK信号に対する積分回路を構成しており、キャパシタC3、活性化トランジスタTr5、積分トランジスタTr7、及びバイアストランジスタTr8及びTr9からなる直列回路が、FCLK信号に対する積分回路を構成している。

[0] 積分回路１１０の積分動作期間は、ACTB信号のアクティブ期間（Low）によって規定されている。ここで、積分動作期間が短すぎるとキャパシタC1，C3を十分に放電させることができず、DB信号とVREF信号との電位差を確保することができなくなる。しかも、この場合、DB信号及びVREF信号の少なくとも一方がアンプ１２０の動作範囲よりも高くなるおそれがあり、また、バイアストランジスタTr8のソース−ドレイン間電圧がBIAS信号のレベルよりもかなり高くなってしまう可能性がある。逆に、積分動作期間が長すぎると、DB信号及びVREF信号の電位が低下しすぎてしまい、DB信号及びVREF信号の少なくとも一方がアンプ１２０の動作範囲よりも低くなるおそれがある。また、この場合、バイアストランジスタTr8のソース−ドレイン間電圧も、BIAS信号のレベルよりもかなり低くなってしまう可能性がある。したがって、ACTB信号のアクティブ期間、すなわち積分動作期間は、これらを考慮して適切な値に設定する必要がある。上述のとおり、積分動作期間はクロック信号の周期Ｔの整数倍（＝ｎＴ）に規定される。

積分回路１１０の最終的な出力は、キャパシタC1及びC2に接続された信号線S1の電位であるVREF信号と、キャパシタC3及びC4に接続された信号線S2の電位であるDB信号の電位差によって表現される。すなわち、この積分回路１１０は、RCLK信号がハイレベルとなる期間と、FCLK信号がハイレベルとなる期間との差を電圧変換する差動回路と考えることができる。これらの電位差がアンプ１２０によって増幅され、さらにラッチ回路１３０によってラッチされることにより、１ビットのデジタル信号であるDCC信号（デューティ補正信号）が得られる。DCC信号は図示しないＤＬＬ回路の主回路部にフィードバックされ、ＤＬＬ回路の主回路部はこれに基づき、クロック信号のデューティ比を５０％に近づける。このような動作は、通常の動作時において繰り返し実行される。

以上のような構成を有する積分回路１１０の動作について、動作波形図である図３及び図４を参照しながら説明する。

図３は、クロック信号のデューティ比が５０％よりも大きい場合（RCLK信号のハイレベル期間がFCLK信号のハイレベル期間よりも長い場合）における積分回路１１０の動作波形図である。

図３に示すように、まずタイミングt₁においてPREB信号がアクティブ（Low）になると、プリチャージトランジスタTr1乃至Tr3がすべてオン状態になるため、電源VCLからの電荷の供給が開始される。このときACTB信号はインアクティブ（High）の状態であり、活性化トランジスタTr4、Tr5はいずれもオフ状態となっているため、グランドGNDへの電流経路は遮断されている。よって電源VCLからの電荷はすべてキャパシタC1〜C4に流れ、これによりキャパシタC1、C3がプリチャージされる。その後、タイミングt₂においてPREB信号がインアクティブ（High）の状態になるとプリチャージトランジスタTr1乃至Tr3がすべてオフ状態となり、電源VCLからの電荷供給が停止される。

次に、タイミングt₃においてACTB信号がアクティブ（Low）の状態になると、活性化トランジスタTr4、Tr5がともにオン状態となるので、キャパシタC1、C3に充電されている電荷の放電が開始される。このとき、RCLK信号がアクティブ（High)である期間に積分トランジスタTr6がオンし、FCLK信号がアクティブ（High)である期間に積分トランジスタTr7がオンすることから、RCLK信号がアクティブである期間にキャパシタC1に蓄えられた電荷が放電され、FCLK信号がアクティブである期間にキャパシタC3に蓄えられた電荷が放電される。ここで、RCLK信号とFCLK信号は相補の信号であることから、キャパシタC1、C3に充電されている電荷は交互に放電されることになる。図２においては、一例として、最初にキャパシタC1の放電によりVREF信号の電位が低下し、次いで、キャパシタC3の放電によりDB信号の電位が低下する例が示されている。そして、一定期間（本例では２Ｔ期間）が経過したタイミングt₄においてACTB信号がインアクティブ（High）に変化し、これにより放電動作が完了する。つまり、積分動作期間が終了する。

本例では、RCLK信号のハイレベル期間がFCLK信号のハイレベル期間よりも長いことから、キャパシタC1の放電時間のほうがキャパシタC3の放電時間よりも長く、その結果、図３に示すように、VREF信号の電位のほうがDB信号の電位よりも大きく低下している。

その後、タイミングt₅においてコントロール回路１４０より供給されるラッチ信号LATCHがアクティブ（High）となり、これに応答してアンプ１２０の出力がラッチ回路１３０に取り込まれる。ラッチ回路１３０に取り込まれた値はDCC信号として、図示しないＤＬＬ回路の主回路部に供給される。本例では、VREF＜DBであることから、DCC信号はハイレベルとなり、ＤＬＬ回路の主回路部はこれに基づき、クロック信号のデューティ比が低くなるよう制御する。

図４は、クロック信号のデューティ比が５０％よりも小さい場合（RCLK信号のハイレベル期間がFCLK信号のハイレベル期間よりも短い場合）における積分回路１１０の動作波形図である。クロック信号のデューティ比が５０％よりも小さい場合も、基本的な動作は上述のとおりであるが、図４に示すように、本例では、FCLK信号のハイレベル期間がRCLK信号のハイレベル期間よりも長いことから、キャパシタC3の放電時間の方がキャパシタC1の放電時間よりも長く、その結果、図４に示すように、DB信号のレベル方がVREF信号のレベルよりも大きく低下している。

このため、タイミングt₅においてラッチ信号LATCHがアクティブ（High）になると、VREF＞DBであることからラッチ回路１３０はローレベルをラッチし、これをDCC信号として出力する。図示しないＤＬＬ回路の主回路部は、これに基づき、クロック信号のデューティ比が高くなるよう制御する。

図３及び図４に示す動作は、通常の動作時において繰り返し実行され、これにより、ＤＬＬ回路はクロック信号のデューティ比をほぼ５０％に安定させることが可能となる。

以上が積分回路１１０の構成及び動作である。次に、周波数モニター回路部１６０の構成及び動作について説明する。周波数モニター回路部１６０は、電源投入時やリセット時などの初期設定時に使用される回路部分であり、クロック信号の実際の周波数を検出し、これに基づいて、デューティ誤差の正確な検出が可能となるよう、積分回路１１０の特性調整を行う。

図１に示したように、周波数モニター回路部１６０は、積分回路１１０と同一の構成を有する第１のレプリカ積分回路１６１と、このレプリカ積分回路１６１の出力を増幅するアンプ１６２と、アンプ１６２の出力をラッチするラッチ回路１６３と、バイアストランジスタTr10のゲートにもBIAS信号を与えることによりバイアス電流量を２倍（＝２Ｉ）にしている点以外は積分回路１１０と同一の構成を有する第２のレプリカ積分回路１６４と、このレプリカ積分回路１６４の出力を増幅するアンプ１６５と、アンプ１６２の出力をラッチするラッチ回路１６６と、ラッチ回路１６３，１６６の出力に基づいてクロック信号の周波数を判定する判定回路１６７とを備えている。

第１のレプリカ積分回路１６１の出力信号であるDBR1信号、並びに、第２のレプリカ積分回路１６４の出力信号であるDBR2信号は、いずれも積分回路１１０におけるDB信号に対応する信号である。これらDBR1信号及びDBR2信号はそれぞれアンプ１６２，１６５に供給される。アンプ１６２，１６５の特性はアンプ１２０と同じであり、またラッチ回路１６３，１６６の特性もラッチ回路１３０と同じであるが、アンプ１６２，１６５については他方の入力信号がVREF信号ではなくAMPREF信号である。すなわち、第1及び第２のレプリカ積分回路１６１，１６４の信号線S1はともに開放端となっている。AMPREF信号は、バイアス回路１５０より供給され、周波数判定の基準信号として用いられる。AMPREF信号は各アンプの感度の最も良いレベルに設定されている。

第１のレプリカ積分回路１６１より出力されるDBR1信号とAMPREF信号との電位差はアンプ１６２によって増幅された後、ラッチ回路１６３によってラッチされ、DCC信号のレプリカであるDCCR1信号が得られる。DCCR1信号は１ビットのデジタル信号であり、例えばAMPREF＜DBR1のときにハイレベル（"１"）、AMPREF＞DBR1のときにローレベル（"０"）となる。同様に、第２のレプリカ積分回路１６４より出力されるDBR2信号とAMPREF信号との電位差はアンプ１６５によって増幅された後、ラッチ回路１６６によってラッチされ、DCC信号のレプリカであるDCCR2信号が得られる。DCCR2信号は、例えばAMPREF＜DBR2のときにハイレベル、AMPREF＞DBR2のときにローレベルとなる。

判定回路１６７は、DBR1信号及びDBR2信号に基づいてクロック信号の周波数の最終的な判定を行う。上述のとおり、DCCR1信号は、DBR1信号とAMPREF信号との大小関係の判定結果を示すデジタル値であり、DCCR2信号は、DBR2信号とAMPREF信号との大小関係の判定結果を示すデジタル値である。したがって、DCCR1信号及びDCCR2信号が"００"であればDBR1信号及びDBR2信号がともにAMPREF信号よりも小さいと判断することができ、"１１"であればDBR1信号及びDBR2信号がともにAMPREF信号よりも大きいと判断することができる。また、"１０"であればDBR1信号がAMPREF信号よりも大きくかつDBR2信号がAMPREF信号よりも小さいと判断することができる。

次に、DBR1信号とAMPREF信号との大小関係、並びに、DBR2信号とAMPREF信号との大小関係に基づく周波数モニター回路部１６０による判定方法について、図５〜図７を参照しながらより具体的に説明する。

まず、図５に示すように、DBR1信号及びDBR2信号の最終的な電位（積分動作期間経過後の電位をいう。以下同様）がともにAMPREF信号の電位（例えば０．７Ｖ）よりも高い場合には、判定回路１６７はクロック信号の周波数が高すぎると判断する。つまり、この場合、判定回路１６７はクロック信号の周波数が基準周波数より高い「第１の周波数」以上であると判断する。ここで、「基準周波数」とは、回路設計上定められたクロック信号の周波数をいい、アンプ１２０が適正に動作するクロック信号の周波数範囲の略中央値である。第１の周波数及び後述する第２の周波数との関係で言えば、基準周波数は概ね「第１の周波数」と「第２の周波数」との中間値となる。また「第１の周波数」は、アンプ１２０が適正に動作するクロック信号の周波数範囲の上限を規定するものである。このような判定を行った場合、判定回路１６７は制御信号であるCNTL1信号を活性化させる。CNTL1信号が活性化されると、これを受けたバイアス回路１５０は、積分回路１１０に流れるバイアス電流量が例えば初期設定状態のときの電流量Ｉの２倍（＝２Ｉ）となるよう、BIAS信号の電位を変化（上昇）させる。これにより、キャパシタC1，C3の放電速度が増大することから、積分動作期間経過後におけるDB信号及びVREF信号電位がアンプ１２０の高感度動作範囲レベルまで低下するとともに、DB信号とVREF信号との電位差が拡大される。

一方、図６に示すように、DBR1信号及びDBR2信号の最終的な電位がともにAMPREF信号の電位よりも低い場合には、判定回路１６７はクロック信号の周波数が低すぎると判断する。つまり、この場合、判定回路１６７はクロック信号の周波数が基準周波数より低い「第２の周波数」以下であると判断する。ここで、「第２の周波数」は、アンプ１２０が適正に動作するクロック信号の周波数範囲の下限を規定するものである。このような判定を行った場合、判定回路１６７は制御信号であるCNTL2信号を活性化させる。CNTL2信号が活性化されると、これを受けたコントロール回路１４０は、ACTB信号がローレベルとなる期間、つまり積分動作期間を短縮する。例えば、初期設定状態における積分動作期間がクロック信号の２周期分（＝２Ｔ）である場合、CNTL2信号が活性化されると、積分動作期間がクロック信号の１周期分（＝１Ｔ）に短縮される。これにより、キャパシタC1，C3の放電時間が減少することから、積分動作期間経過後におけるDB信号及びVREF信号のレベルがアンプ１２０の高感度動作範囲レベルにとどめることができる。

また、図７に示すように、DB1信号の最終的な電位がAMPREF信号のレベルよりも高く、且つ、DB2信号の最終的な電位がAMPREF信号のレベルよりも低い場合には、判定回路１６７はクロック信号の周波数が適切であると判断し、設定の変更は行わない。つまり、クロック信号の周波数が第１の周波数から第２の周波数までの範囲内に収まっていればCNTL1信号及びCNTL2信号をいずれも活性化させない。これにより、バイアス電流量及び積分動作期間は変化せず、積分回路１１０は初期設定状態で動作する。

このような動作は、電源投入時やリセット時などの初期設定時に実行され、これにより、積分回路１１０は、実際のクロック信号の周波数に応じた適切な特性を得ることが可能となる。つまり、実際のクロック信号の周波数が、想定された周波数と異なっている場合であっても、デューティ誤差の正確な検出を行うことが可能となる。なお、図５乃至図７に示した周波数判定方法は、判定回路１６７が単独で行うものではなく、アンプ１６２，１６５と、ラッチ回路１６３，１６６との協働によって行われるものである。すなわち、アンプ１６２及びラッチ回路１６３によってDBR1信号に基づく周波数判定が行われ、アンプ１６２及びラッチ回路１６３によってDBR2信号に基づく周波数判定が行われ、そしてこれら個別の判定結果に基づく最終的な周波数判定が判定回路１６７によって行われることになる。

以上説明したように、本実施形態に係るデューティ検出回路１００は、クロック信号の実際の周波数を検出する周波数モニター回路部１６０を備え、その検出結果に応じて積分回路１１０に含まれるキャパシタC1，C3の放電量を調整していることから、周波数依存性が緩和され、より広い周波数帯域で正常に使用することが可能となる。

しかも、本実施形態では、キャパシタC1，C3の放電量を増やす必要がある場合（クロック信号の周波数が高すぎる場合）には、バイアス電流量を調整することによってキャパシタC1，C3の放電量を調整していることから、積分動作期間が過度に長くなることがない。一方、キャパシタC1，C3の放電量を減らす必要がある場合（クロック信号の周波数が低すぎる場合）には、積分動作期間を調整することによってキャパシタC1，C3の放電量を調整していることから、バイアス電流の低下によって検出誤差が低下することもない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、クロック信号の周波数が高すぎる場合にはバイアス電流を増大させ、クロック信号の周波数が低すぎる場合には積分動作期間を短縮しているが、積分回路に含まれるキャパシタの充電量又は放電量をクロック信号の周波数に応じて調整する限り、本発明がこれに限定されるものではない。したがって、クロック信号の周波数が高すぎる場合にはバイアス電流を増大させ、クロック信号の周波数が低すぎる場合にはバイアス電流を減少させることによってキャパシタの充電量又は放電量を調整しても構わない。また、クロック信号の周波数が高すぎる場合には積分動作期間を延長し、クロック信号の周波数が低すぎる場合には積分動作期間を短縮することによってキャパシタの充電量又は放電量を調整しても構わない。

また、上記実施形態においては、クロック信号の周波数が高すぎる場合及びクロック信号の周波数が低すぎる場合の両方の場合に放電量の調整を行っているが、クロック信号の周波数が高すぎる場合及びクロック信号の周波数が低すぎる場合のいずれか一方の場合にのみ、キャパシタの充電量又は放電量の調整を行っても構わない。

また、上記実施形態においては、周波数の判定を、第１の周波数から第２の周波数までの範囲、第１の周波数以上、第２の周波数以下の３段階としているが、周波数の判定を２段階或いは４段階以上としても構わない。

また、上記実施形態においては、２つのレプリカ積分回路を使用することによって周波数の検出を行っているが、本発明がこれに限定されるものではなく、１つのレプリカ積分回路を使用することによって周波数の検出を行っても構わないし、レプリカ積分回路を使用することなく周波数の検出を行っても構わない。１つのレプリカ積分回路を使用することによって周波数の検出を行う方法としては、例えば、上記実施形態において用いた第１のレプリカ積分回路１６１を排除し、その機能を積分回路１１０に代替させる方法が考えられる。また、レプリカ積分回路を使用することなく周波数の検出を行う方法としては、例えば、上記実施形態において用いた第１のレプリカ積分回路１６１及び第２のレプリカ積分回路１６２を排除し、積分回路１１０に流れるバイアス電流を種々に変化させるか、或いは、積分動作期間を種々に変化させ、これにより得られるDB信号及び／又はVREF信号のレベルに基づいて周波数の検出を行う方法が考えられる。

また、上記実施形態においては、信号線S1に２つのキャパシタC1，C2が接続され、信号線S2にも２つのキャパシタC3，C4が接続されているが、キャパシタC1，C3又はキャパシタC2，C4を削除しても構わない。キャパシタC1，C3を削除した場合には、積分動作期間におけるキャパシタC2，C4の充電量によってデューティ誤差が検出され、キャパシタC2，C4を削除した場合には、積分動作期間におけるキャパシタC1，C3の放電量によってデューティ誤差が検出されることになる。

本発明の実施の形態に係るデューティ検出回路１００の構成を概略的に示すブロック図である。積分回路１１０の構成を詳細に示す回路図である。クロック信号のデューティ比が５０％よりも大きい場合における積分回路１１０の動作波形図である。クロック信号のデューティ比が５０％よりも小さい場合における積分回路１１０の動作波形図である。クロック信号の周波数が高すぎる場合におけるDBR1信号及びDBR2信号の波形図である。クロック信号の周波数が低すぎる場合におけるDBR1信号及びDBR2信号の波形図である。クロック信号の周波数が適切である場合におけるDBR1信号及びDBR2信号の波形図である。従来のデューティ検出回路２００の構成を概略的に示すブロック図である。クロック信号の周波数が適切である場合におけるデューティ検出回路２００の動作波形図である。図クロック信号の周波数が高すぎる場合におけるデューティ検出回路２００の動作波形図である。クロック信号の周波数が低すぎる場合におけるデューティ検出回路２００の動作波形図である。

符号の説明

１００デューティ検出回路
１１０積分回路
１２０アンプ
１３０ラッチ回路
１４０コントロール回路
１５０バイアス回路
１６０周波数モニター回路部
１６１第１のレプリカ積分回路
１６２アンプ
１６３ラッチ回路
１６４第２のレプリカ積分回路
１６５アンプ
１６６ラッチ回路
１６７判定回路
C1〜C4 キャパシタ
Tr1〜Tr3 プリチャージトランジスタ
Tr4，Tr5 活性化トランジスタ
Tr6，Tr7 積分トランジスタ
Tr8〜Tr10 バイアストランジスタ

Claims

クロック信号のデューティを検出し、これに基づいてデューティ補正信号を生成するデューティ検出回路であって、
第１及び第２のキャパシタを含み、前記クロック信号に同期して前記第１及び第２のキャパシタを交互に充電又は放電させる積分回路と、
前記第１及び第２のキャパシタの電位差を検出し、これに基づいて前記デューティ補正信号を出力する手段と、
前記クロック信号の周波数を検出し、該検出の結果に応じて制御信号を出力する周波数モニター回路部と、
前記制御信号に応じて、前記第１及び第２のキャパシタの充電量又は放電量を調整する手段と、を備えることを特徴とするデューティ検出回路。
前記周波数モニター回路部は、前記クロック信号の周波数が基準周波数よりも高い第１の周波数以上であることを検出すると、第１の制御信号を出力し、
前記調整する手段は、前記第１の制御信号に応答して、前記第１及び第２のキャパシタの充電量又は放電量を増大させることを特徴とする請求項１に記載のデューティ検出回路。
前記周波数モニター回路部は、前記クロック信号の周波数が基準周波数より低い第２の周波数以下であることを検出すると、第２の制御信号を出力し、
前記調整する手段は、前記第２の制御信号に応答して、前記第１及び第２のキャパシタの充電量又は放電量を減少させることを特徴とする請求項１又は２に記載のデューティ検出回路。
前記調整する手段は、少なくとも前記第１及び第２のキャパシタの充電速度又は放電速度を変化させることによって、前記第１及び第２のキャパシタの充電量又は放電量を調整するバイアス回路を含むことを特徴とする請求項１乃至３のいずれか１項に記載のデューティ検出回路。
前記積分回路は、前記クロック信号がハイレベルである期間に前記第１のキャパシタを充電又は放電させる第１の積分トランジスタと、前記クロック信号がローレベルである期間に前記第２のキャパシタを充電又は放電させる第２の積分トランジスタと、前記第１及び第２の積分トランジスタに流れるバイアス電流量を規定するバイアストランジスタとを含んでおり、
前記バイアス回路は、前記バイアストランジスタにより規定された前記バイアス電流量を変化させることによって、前記第１及び第２のキャパシタの充電速度又は放電速度を変化させることを特徴とする請求項４に記載のデューティ検出回路。
前記調整する手段は、少なくとも前記第１及び第２のキャパシタの充電時間又は放電時間を変化させることによって、前記第１及び第２のキャパシタの充電量又は放電量を調整するコントロール回路を含むことを特徴とする請求項１乃至３のいずれか１項に記載のデューティ検出回路。
前記積分回路は、前記クロック信号がハイレベルである期間に前記第１のキャパシタを充電又は放電させる第１の積分トランジスタと、前記クロック信号がローレベルである期間に前記第２のキャパシタを充電又は放電させる第２の積分トランジスタと、前記第１又は第２の積分トランジスタに電流が流れる積分動作期間を前記クロック信号の周期の整数倍に規定する活性化トランジスタとを含んでおり、
前記コントロール回路は、前記活性化トランジスタにより規定された前記積分動作期間を変化させることによって、前記第１及び第２のキャパシタの充電時間又は放電時間を変化させることを特徴とする請求項６に記載のデューティ検出回路。
前記周波数モニター回路部は、
第３のキャパシタを含み、前記クロック信号に同期して前記第３のキャパシタを充電又は放電させるレプリカ積分回路を有しており、
少なくとも前記第３のキャパシタの電位と基準電位との大小関係に基づいて、前記クロック信号の周波数を検出することを特徴とする請求項１乃至７のいずれか１項に記載のデューティ検出回路。
前記第３のキャパシタの充電速度又は放電速度は、前記第１及び第２のキャパシタの充電速度又は放電速度と異なることを特徴とする請求項８に記載のデューティ検出回路。
前記周波数モニター回路部は、
第３のキャパシタを含み、前記クロック信号に同期して前記第３のキャパシタを充電又は放電させる第１のレプリカ積分回路と、
第４のキャパシタを含み、前記クロック信号に同期して、前記第３のキャパシタの充電速度又は放電速度とは異なる速度で、前記第４のキャパシタを充電又は放電させる第２のレプリカ積分回路とを有しており、
少なくとも前記第３及び第４のキャパシタの電位と基準電位との大小関係に基づいて、前記クロック信号の周波数を検出することを特徴とする請求項１乃至７のいずれか１項に記載のデューティ検出回路。
前記第３のキャパシタの充電速度又は放電速度は、前記第１及び第２のキャパシタの充電速度又は放電速度と実質的に同じであることを特徴とする請求項１０に記載のデューティ検出回路。
クロック信号のデューティを検出し、これに基づいてデューティ補正信号を生成するデューティ検出回路であって、
第１及び第２のキャパシタを含み、前記クロック信号に同期して前記第１及び第２のキャパシタを交互に充電又は放電させる積分回路と、
前記第１及び第２のキャパシタの電位差に基づいて前記デューティ補正信号を出力する手段と、
前記積分回路が所定の条件で積分動作を行った後の前記第１及び第２のキャパシタの電位に基づいて前記クロック信号の周波数を検出し、該検出の結果に応じて制御信号を出力する周波数モニター回路部と、
前記制御信号に応じて、前記第１及び第２のキャパシタの充電量又は放電量を調整する手段と、を備えることを特徴とするデューティ検出回路。
前記所定の条件は、前記第１及び第２のキャパシタの充電量又は放電量が互いに異なる第１及び第２の条件を含むことを特徴とする請求項１２に記載のデューティ検出回路。
前記所定の条件は、前記第１及び第２のキャパシタの充電速度又は放電速度が互いに異なる第１及び第２の条件を含むことを特徴とする請求項１２に記載のデューティ検出回路。
クロック信号のデューティを検出し、これに基づいてデューティ補正信号を生成するデューティ検出回路であって、
第１及び第２のキャパシタを含み、前記クロック信号に同期して前記第１及び第２のキャパシタを交互に充電又は放電させる積分回路と、
前記第１及び第２のキャパシタの電位差に基づいて前記デューティ補正信号を出力する手段と、
第３のキャパシタを含み、前記クロック信号に同期して前記第３のキャパシタを充電又は放電させるレプリカ積分回路と、
前記レプリカ積分回路が所定の条件で積分動作を行った後の前記第３のキャパシタの電位を検出し、該検出の結果に基づく制御信号を出力する周波数モニター回路部と、
前記制御信号に応じて、前記第１及び第２のキャパシタの充電量又は放電量を調整する手段と、を備えることを特徴とするデューティ検出回路。
前記第３のキャパシタを充電又は放電させる条件が、前記第１及び第２のキャパシタを充電又は放電させる条件と異なることを特徴とする請求項１５に記載のデューティ検出回路。
前記第３のキャパシタの充電速度又は放電速度が、前記第１及び第２のキャパシタの充電速度又は放電速度と異なることを特徴とする請求項１５に記載のデューティ検出回路。
クロック信号のデューティを検出し、これに基づいてデューティ補正信号を生成するデューティ検出回路であって、
第１及び第２のキャパシタを含み、前記クロック信号に同期して前記第１及び第２のキャパシタを交互に充電又は放電させる積分回路と、
前記第１及び第２のキャパシタの電位差に基づいて前記デューティ補正信号を出力する手段と、
第３のキャパシタを含み、前記クロック信号に同期して前記第３のキャパシタを充電又は放電させる複数のレプリカ積分回路と、
前記複数のレプリカ積分回路が所定の条件で積分動作を行った後の前記複数のレプリカ積分回路が個々に有する前記第３のキャパシタの電位を各々検出し、該検出の結果に基づく制御信号を出力する周波数モニター回路部と、
前記制御信号に応じて前記第１及び第２のキャパシタの充電量又は放電量を調整する手段と、を備えることを特徴とするデューティ検出回路。
前記複数のレプリカ積分回路が個々に有する前記第３のキャパシタを充電又は放電させる条件がそれぞれ異なることを特徴とする請求項１８に記載のデューティ検出回路。
前記複数のレプリカ積分回路が個々に有する前記第３のキャパシタの充電速度又は放電速度がそれぞれ異なることを特徴とする請求項１８に記載のデューティ検出回路。
前記第１及び第２のキャパシタの充電量又は放電量の調整が、前記第３のキャパシタの電位と所定の基準電位とを比較することで行われることを特徴とする請求項１８乃至２０のいずれか一項に記載のデューティ検出回路。
クロック信号のデューティを検出し、これに基づいてデューティ補正信号を生成するデューティ検出方法であって、
前記クロック信号に同期して第１及び第２のキャパシタを交互に充電又は放電させる積分ステップと、
前記第１及び第２のキャパシタの電位差に基づいて前記デューティ補正信号を出力するステップと、
前記積分ステップを行った後の前記第１及び第２のキャパシタの電位を検出し、これに基づいて制御信号を出力するステップと、
前記制御信号に応じて前記第１及び第２のキャパシタの充電量又は放電量を調整するステップとを含むことを特徴とするデューティ検出方法。
クロック信号のデューティを検出し、これに基づいてデューティ補正信号を生成するデューティ検出方法であって、
前記クロック信号に同期して第１及び第２のキャパシタを交互に充電又は放電させる第１の積分ステップと、
前記第１及び第２のキャパシタの電位差に基づいて前記デューティ補正信号を出力するステップと、
前記クロック信号に同期して前記第１及び第２のキャパシタとは異なる条件で第３のキャパシタを充電又は放電させる第２の積分ステップと、
前記第２の積分ステップを行った後の前記第３のキャパシタの電位を検出し、これに基づいて制御信号を出力するステップと、
前記制御信号に応じて前記第１及び第２のキャパシタの充電量又は放電量を調整するステップとを含むことを特徴とするデューティ検出方法。
クロック信号のデューティを検出し、これに基づいてデューティ補正信号を生成するデューティ検出方法であって、
前記クロック信号に同期して第１及び第２のキャパシタを交互に充電又は放電させる第１の積分ステップと、
前記第１及び第２のキャパシタの電位差に基づいて前記デューティ補正信号を出力するステップと、
前記クロック信号に同期して複数の第３のキャパシタを互いに異なる条件で充電又は放電させる第２の積分ステップと、
前記第２の積分ステップを行った後の前記複数の第３のキャパシタの電位を検出し、これに基づいて制御信号を出力するステップと、
前記制御信号に応じて前記第１及び第２のキャパシタの充電量又は放電量を調整するステップとを含むことを特徴とするデューティ検出方法。
前記出力する手段は、前記第１及び第２のキャパシタの電位差を増幅し、該増幅の結果を前記デューティ補正信号として出力する第１のアンプを備えることを特徴とする請求項１乃至２１のいずれか１項に記載のデューティ検出回路。
前記調整する手段は、前記周波数モニター回路部に前記基準電位を供給し、
前記周波数モニター回路部は、前記基準電位と前記第３のキャパシタの電位との電位差を増幅する第２のアンプを備えることを特徴とする請求項８又は９に記載のデューティ検出回路。
前記周波数モニター回路部は、前記第２のアンプの出力に応じて前記制御信号を出力する判定回路をさらに備えることを特徴とする請求項２６に記載のデューティ検出回路。
前記調整する手段は、前記周波数モニター回路部に前記基準電位を供給し、
前記周波数モニター回路部は、前記基準電位と前記第３のキャパシタの電位との電位差を増幅する第２のアンプと、前記基準電位と前記第４のキャパシタの電位との電位差を増幅する第３のアンプと備えることを特徴とする請求項１０又は１１に記載のデューティ検出回路。
前記周波数モニター回路部は、前記第２のアンプの出力と前記第３のアンプの出力とに応じて前記制御信号を出力する判定回路をさらに備えることを特徴とする請求項２８に記載のデューティ検出回路。
前記調整する手段は、前記第１及び第２のキャパシタの充電速度又は放電速度を調整するバイアス回路と、前記積分回路及び前記周波数モニター回路の動作タイミングを制御するコントロール回路とを備えることを特徴とする請求項１に記載のデューティ検出回路。
前記コントロール回路は、前記クロック信号に同期して動作することを特徴とする請求項３０に記載のデューティ検出回路。