JP3691966B2

JP3691966B2 - 半導体装置の製造方法

Info

Publication number: JP3691966B2
Application number: JP20077598A
Authority: JP
Inventors: 学児島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-07-15
Filing date: 1998-07-15
Publication date: 2005-09-07
Anticipated expiration: 2018-07-15
Also published as: JP2000031482A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを有する半導体装置の製造方法に関し、特にＤＲＡＭ（Dynamic Random Access Memory）の製造に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図７（ａ）はＤＲＡＭのメモリセルの一例を示す断面図、図７（ｂ）は同じくそのメモリセルの回路図である。
ｐ型シリコン半導体基板５１の上にはゲート酸化膜５３を介してゲート５４が形成されている。このゲート５４の側部及び上部は絶縁膜５６に覆われている。ゲート５４の両側の半導体基板５１の表層には、ｎ型不純物が導入された一対の不純物領域（ソース・ドレイン）５２が形成されている。これらのゲート５４及び一対の不純物領域５２により、図７（ｂ）に示すＭＯＳトランジスタＴが構成されている。なお、ゲート５４は、図７（ａ）の紙面垂直方向に延びており、図７（ｂ）に示すワード線Ｗとなっている。
【０００３】
一対の不純物領域５２のうちの一方は下層電極５７に接続されている。この下層電極５７は一方の不純物領域５２の上からゲート５４を覆う絶縁膜５６の上に延び出して形成されている。下層電極５７の上には誘電体膜５８及び上層電極５９が形成されている。これらの電極５７，５９及び誘電体膜５８により、図７（ｂ）に示す容量Ｃが構成される。
【０００４】
基板５１の上側全面には、容量Ｃ等を覆う層間絶縁膜６０が形成されている。そして、層間絶縁膜６０上には配線６１が形成されており、この配線６１は層間絶縁膜６０に形成されたコンタクトホールを介して他方の不純物領域５２に接続されている。この配線６１は、図７（ｂ）のビット線Ｂに対応する。
このように、ＤＲＡＭのメモリセルは１個のＭＯＳトランジスタＴと１個の容量Ｃとにより構成されている。そのため、高密度化が容易であり、小型でビットコストが安いメモリが実現できる。容量Ｃに蓄積された電荷の有無がデータの“０”と“１”とに対応して記憶される。
【０００５】
【発明が解決しようとする課題】
ところで、ＤＲＡＭでは容量Ｃに蓄積された電荷によってデータを記憶するが、容量Ｃに蓄積された電荷はｐｎ接合部（不純物領域５２と基板５１とのｐｎ接合部）からのリーク（接合リーク）によって徐々に失われる。このため、ＤＲＡＭでは、一定の時間毎にデータを読み出して再度データを書込みするリフレッシュ動作を行っている。しかし、接合リークが多くなると、リフレッシュするまでの間にデータが失われ、誤動作となる。
【０００６】
近年、半導体装置のより一層の高集積化が促進されており、ＤＲＡＭを構成するＭＯＳトランジスタも更なる微細化が要求されている。しかし、ＭＯＳトランジスタの微細化に伴ってｐｎ接合が浅くなり、基板の不純物濃度も高くなるので、接合リークが増加する傾向がある。
なお、接合リークを低減するために、基板５１に注入する不純物の濃度を低くすることも考えられるが、そうするとチャネル部の不純物濃度が低くなるので、所望のトランジスタ特性の半導体装置を製造することができない。特に微細化された半導体装置の場合は、しきい値を高くするために、チャネル部の不純物濃度を高くすることが必要である。
【０００７】
本発明の目的は、ＭＯＳトランジスタを有する半導体装置において、ＭＯＳトランジスタを微細化しても接合リークの増加を抑制でき、所望のトランジスタ特性を得ることができる半導体装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】
上記した課題は、半導体基板に第１導電型不純物を導入する工程と、前記半導体基板の上にゲート絶縁膜及びゲートを形成する工程と、前記ゲートの両側に露出する前記半導体基板の表面に元素をイオン注入して基板表層にダメージを与える工程と、前記ゲートの両側に露出する前記半導体基板の表面を熱酸化させて基板表面に酸化膜を形成し、該酸化膜中に半導体基板に導入された前記第１導電型不純物を取り込む工程と、前記ゲートの両側の半導体基板表層に第２導電型不純物を導入してソース・ドレインを形成する工程とを順番に実施することを特徴とする半導体装置の製造方法により解決する。
【００１０】
以下、作用について説明する。
本発明においては、ＭＯＳトランジスタのチャネル部に含まれる不純物（例えば、ホウ素）のチャネル深さ方向における不純物濃度分布のピーク値よりも、ソース・ドレイン部における前記不純物の不純物濃度分布のピーク値が低く設定されている。このため、ｐｎ接合部における低濃度側の不純物濃度が低くなり、接合リークが低減される。
【００１１】
また、本発明方法においては、まず、半導体基板に、第１導電型不純物を導入する。この第１導電型不純物の導入によりチャネル部の不純物濃度が決まる。その後、ゲート絶縁膜及びゲートを形成した後、ゲートの両側に露出する基板表面を熱酸化させて、ゲートの両側に酸化膜を形成する。このとき加えられる熱により不純物が基板内を拡散し、酸化膜の形成にともなって不純物が酸化膜に取り込まれる。これにより、酸化膜の下方の不純物濃度が減少し、チャネル部における不純物濃度分布のピーク値よりも、ソース・ドレイン形成領域における不純物濃度が低くなる。その後、ゲートの両側に第２導電型不純物を導入してソース・ドレインを形成する。
【００１２】
このようにして製造したＭＯＳトランジスタは、ソース・ドレインと基板とのｐｎ接合部における低濃度側の不純物（第１導電型不純物）の濃度が低いので、接合リークが低減される。また、チャネル部の第１導電型不純物濃度が比較的高いので、所望のトランジスタ特性（しきい値）が得られる。
なお、前記第１導電型不純物として、Ｂ（ホウ素）を使用することができる。この場合、イオン注入エネルギーを１０ｋｅＶ以下とすることにより、深さ方向のＢ濃度分布のピークを基板表面近傍とすることができて、基板に効率的にイオン注入することができる。また、前記酸化膜の形成の前に、Ｓｉ、Ｎ、Ａｒ及びＧｅ等のように半導体基板にイオン注入しても不活性な元素をイオン注入して、基板の表層にダメージを与えておくことが好ましい。これにより、酸化膜の形成時に不純物が拡散しやすくなり、酸化膜の下方の不純物の濃度をより一層低減することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図１は本発明の実施の形態の半導体装置（ＭＯＳトランジスタ）を示す断面図である。
【００１４】
ｐ型半導体基板１１の表層には一対のソース・ドレイン１２が相互に離隔して形成されている。これら一対のソース・ドレイン１２の間、すなわちチャネル部の上には、ゲート酸化膜１３を介してゲート１４が形成されている。このゲート１４の両側には酸化シリコン又は窒化シリコンからなるサイドウォール１５が形成されている。
【００１５】
本実施の形態においては、半導体基板１１にはｐ型不純物としてＢ（ホウ素）が導入されており、ソース・ドレイン１２にはｎ型不純物としてＡｓ（ヒ素）が導入されている。
図２（ａ），（ｂ）は図１に矢印Ｘ及び矢印Ｙで示す方向における不純物濃度分布を示す図である。但し、図２（ａ），（ｂ）において、横軸はいずれも半導体基板１１の表面を原点として矢印Ｘ方向及び矢印Ｙ方向の深さを示す。この図２（ａ），（ｂ）に示すように、本実施の形態のＭＯＳトランジスタでは、チャネル部における深さ方向（矢印Ｘの部分）のＢ濃度分布のピーク値をＮとすると、ソース・ドレイン部における深さ方向（矢印Ｙの部分）のＢ濃度分布のピーク値はＮよりも低く設定されている。従って、ｐｎ接合部、すなわちｎ型ソース・ドレイン１２の境界近傍におけるｐ型不純物（Ｂ）の濃度が低くなり、接合リークが低減される。一方、チャネル部のＢ濃度が比較的高いので、所望のトランジスタ特性を得ることができる。
【００１６】
以下、本実施の形態のＭＯＳトランジスタの製造方法について説明する。
図３，図４は本実施の形態のＭＯＳトランジスタの製造方法を工程順に示す断面図である。
まず、図３（ａ）に示すように、ＭＯＳトランジスタのチャネル部の不純物濃度を所望の濃度とするために、シリコン半導体基板１１の上側全面にＢをイオン注入する。イオン注入時の条件としては、例えば注入エネルギーが１０ｋｅＶ、注入量が１．０×１０¹³ｃｍ^-2とする。この場合、注入エネルギーが低いので、図２（ａ）に示すように、Ｂの不純物濃度分布のピークは基板表面の近くに位置する。
【００１７】
次に、図３（ｂ）に示すように、基板１１の表面を熱酸化させて、厚さが４ｎｍのゲート酸化膜１３を形成する。そして、ＣＶＤ法等によりゲート酸化膜１３の上にポリシリコン膜１４ａを形成する。
次に、図３（ｃ）に示すように、フォトリソグラフィ技術を使用してポリシリコン膜１４ａをパターニングし、ゲート１４を形成する。そして、このゲート１４をマスクとして基板１１の表面にｎ型不純物としてＡｓをイオン注入し、ゲート１４の両側の基板表層に低濃度不純物領域１２ａを自己整合的に形成する。このときのイオン注入時の条件としては、例えば注入エネルギーが１０ｋｅＶ、注入量が５．０×１０¹³ｃｍ^-2とする。
【００１８】
その後、基板１１の上側全面にシリコン窒化膜を６０ｎｍの厚さに形成し、異方性エッチングを施してゲート１４の両側にのみシリコン窒化膜を残存させることにより、サイドウォール１５を形成する。その後、ゲート１４及びサイドウォール１５に覆われていない部分のゲート酸化膜１３をエッチングにより除去して、基板１１の表面を露出させる。なお、サイドウォール１５はシリコン酸化物により形成してもよい。しかし、上記のようにシリコン窒化物で形成することにより、デバイスの特性変動が生じにくくなる。
【００１９】
次に、図４に示すように、ゲート１４の両側に露出した基板表面、すなわち低濃度不純物領域１２ａの表面を熱酸化させて、厚さが約１５ｎｍの酸化膜１６を形成する。このとき、酸化膜１６の下方では不純物が拡散して酸化膜１６に取り込まれ、その結果、酸化膜１６の下方の不純物濃度が低下する。
次いで、熱処理を施して不純物領域１２ｂを活性化する。この活性化熱処理により不純物領域１２ａ，１２ｂがソース・ドレインとなり、ＭＯＳトランジスタが形成される。
【００２０】
その後、従来と同様に、基板１１の上側全面にＳｉＯ₂を堆積させて層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを選択的に形成する。そして、基板１１の上側全面に金属膜を形成し、該金属膜をパターニングして配線を形成する。この場合、必要に応じて酸化膜１６を除去してもよい。このようにして、ＭＯＳトランジスタを有する半導体装置が完成する。
【００２１】
本実施の形態においては、図４に示す工程において、ゲート１４の両側の基板表面を熱酸化させて酸化膜１６を形成する。このとき、Ｂの不純物濃度分布のピークが基板表面の近くにあるために、不純物が酸化膜１６に取り込まれて、Ｂの不純物濃度分布のピーク値が減少する。これにより、チャネル部におけるＢの不純物濃度分布のピーク値よりも、ソース・ドレイン部におけるＢの不純物濃度分布のピーク値が減少する（図２（ａ），（ｂ）参照）。従って、ｎ型ソース・ドレインの境界近傍におけるｐ型不純物の濃度が低くなり、接合リークが低減される。一方、チャネル部のｐ型不純物濃度は比較的高いので、しきい値等の特性を所望の特性とすることができる。
【００２２】
従って、本実施の形態のＭＯＳトランジスタを使用してＤＲＡＭのメモリセルを構成することにより、接合リークに起因するデータの消失が回避され、ＤＲＡＭの信頼性が向上する。
なお、チャネル不純物（Ｂ）のピークが基板表面に近すぎるとゲート酸化膜１３の形成時に不純物がゲート酸化膜１３に取り込まれて不純物濃度が減少する可能性があるが、近年の素子の微細化にともなってゲート酸化膜１３は極めて薄く形成される傾向にあるので、ゲート酸化膜１３に取り込まれる不純物の量は極めて少なく、実質的に無視することができる。
【００２３】
図５は横軸に注入エネルギーをとり、縦軸にチャネルの表面濃度（不純物濃度）をとって、ドーズ量を一定としたときのＢの注入エネルギーとチャネルの表面濃度の関係を示す図である。この図５からわかるように、注入エネルギーを低くすればチャネル表面濃度は高くなるが、注入エネルギーを１０ｋｅＶ以下としてもチャネル表面濃度の変化が小さくなる。このことから、Ｂの注入エネルギーは１０ｋｅＶ以下とすることが効率的であるといえる。
【００２４】
（第２の実施の形態）
図６は本発明の第２の実施の形態の半導体装置（ＭＯＳトランジスタ）の製造方法を示す図である。
まず、図６（ａ）に示すように、第１の実施の形態と同様にして、半導体基板１１の上側全面にＢをイオン注入した後、基板１１の上にゲート酸化膜１３、ゲート１４、サイドウォール１５及び低濃度不純物領域１２ａを形成する。そして、基板１１の表面にＳｉ、Ａｒ、Ｎ又はＧｅのようにシリコン基板１１の注入しても不活性な元素をイオン注入して、露出している部分の基板１１の表面にダメージを与える。ここでは、Ｓｉをイオン注入したとする。
【００２５】
次に、図６（ｂ）に示すように、ゲート１４の両側の基板表面を熱酸化して、酸化膜１６を形成する。このとき、半導体基板１１の表面近傍の不純物（Ｂ）が熱により拡散して、酸化膜１６の形成にともなって酸化膜１６中にＢが取り込まれ、酸化膜１６の下方のＢの濃度が減少する。本実施の形態においては、酸化膜１６を形成する前に低濃度不純物領域１２ａの表層にＳｉをイオン注入してダメージを与えているので、基板１１中を不純物がより拡散しやすくなり、第１の実施の形態に比べて酸化膜１６の下方のＢの不純物濃度が更に減少する。
【００２６】
その後、基板１１の表層にＡｓをイオン注入して高濃度不純物領域１２ｂを形成し、活性化のための熱処理を施す。そして、層間絶縁膜及び配線等を形成する。このようにして、ＭＯＳトランジスタが完成する。
本実施の形態においては、酸化膜１０を形成する前に基板１１の表面にＳｉ、Ａｒ、Ｎ又はＧｅ等の元素をイオン注入してゲート１４の両側に露出した基板１１の表層にダメージを与えるので、ソース・ドレイン部における深さ方向のＢの不純物濃度のピーク値を第１の実施の形態に比べてより一層低減することができる。これにより、第１の実施の形態に比べて、接合リークが更に低減されるという利点がある。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、チャネル部に含まれる不純物について、チャネル部の深さ方向における不純物濃度分布のピーク値に比べてソース・ドレイン部の深さ方向における前記不純物の不純物濃度分布のピーク値が低く設定されているので、ｐｎ接合部における低濃度側不純物の濃度が低く、接合リークが低減される。また、チャネル部における前記不純物の濃度が比較的高いので、所望のトランジスタ特性を得ることができる。これにより、ＤＲＡＭ等の半導体装置の高密度化及び高信頼性が達成される。
【００２８】
また、本発明方法においては、半導体基板に第１導電型不純物を導入し、ゲート絶縁膜及びゲートを形成した後、ゲートの両側に露出した半導体基板表面を熱酸化させて酸化膜を形成する。これにより、酸化膜の下方の不純物濃度が低下し、チャネル部の深さ方向における第１導電型不純物の不純物濃度分布とソース・ドレイン部の深さ方向における第１導電型不純物の不純物濃度分布とが異なったものとなり、所望のトランジスタ特性を得ることができるとともに、接合リークが低減される。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態の半導体装置（ＭＯＳトランジスタ）を示す断面図である。
【図２】図２（ａ），（ｂ）は図１に矢印Ｘ及び矢印Ｙで示す方向における不純物濃度分布を示す図である。
【図３】図３は本実施の形態のＭＯＳトランジスタの製造方法を工程順に示す断面図（その１）である。
【図４】図４は本実施の形態のＭＯＳトランジスタの製造方法を工程順に示す断面図（その２）である。
【図５】図５はドーズ量を一定としたときのＢの注入エネルギーとチャネルの表面濃度の関係を示す図である。
【図６】図６は本発明の第２の実施の形態の半導体装置（ＭＯＳトランジスタ）の製造方法を示す図である。
【図７】図７（ａ）はＤＲＡＭのメモリセルの一例を示す断面図、図７（ｂ）は同じくそのメモリセルの回路図である。
【符号の説明】
１１，５１半導体基板、
１２，５２ソース・ドレイン、
１２ａ低濃度不純物領域、
１２ｂ高濃度不純物領域、
１３，５３ゲート酸化膜、
１４，５４ゲート、
１５サイドウォール、
１６酸化膜、
５７下層電極、
５８誘電体膜、
５９上層電極。

Claims

半導体基板に第１導電型不純物を導入する工程と、
前記半導体基板の上にゲート絶縁膜及びゲートを形成する工程と、
前記ゲートの両側に露出する前記半導体基板の表面に元素をイオン注入して基板表層にダメージを与える工程と、
前記ゲートの両側に露出する前記半導体基板の表面を熱酸化させて基板表面に酸化膜を形成し、該酸化膜中に半導体基板に導入された前記第１導電型不純物を取り込む工程と、
前記ゲートの両側の半導体基板表層に第２導電型不純物を導入してソース・ドレインを形成する工程と
を順番に実施することを特徴とする半導体装置の製造方法。
前記第１導電型不純物がホウ素であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記ホウ素は、１０ｋｅＶ以下の注入エネルギーで前記半導体基板にイオン注入することを特徴とする請求項２に記載の半導体装置の製造方法。
前記基板表層にダメージを与えるためにイオン注入する元素は、Ｓｉ、Ｎ、Ａｒ及びＧｅからなる群から選択されたいずれか１種の元素であることを特徴とする請求項１に記載の半導体装置の製造方法。