JPH1174475A

JPH1174475A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH1174475A
Application number: JP9232506A
Authority: JP
Inventors: Shizunori Oyu; 静憲大湯; Keizo Kawakita; 惠三川北; Yoshitaka Tadaki; ▲芳▼▲隆▼ 只木; Yutaka Ito; 伊藤　　豊; Kozo Watabe; 浩三渡部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-08-28
Filing date: 1997-08-28
Publication date: 1999-03-16

Abstract

(57)【要約】【課題】微細化されたＤＲＡＭのリフレッシュ特性の
劣化を抑制する。【解決手段】メモリセル選択用ＭＩＳＦＥＴを覆う酸
化シリコン膜１３をドライエッチングして、メモリセル
選択用ＭＩＳＦＥＴのｎ型半導体領域（ソース、ドレイ
ン）１０ａの一方と情報蓄積用容量素子とを接続するコ
ンタクトホール１５を形成する際、コンタクトホール１
５と活性領域との合わせずれによって素子分離溝２の端
部に生じる窪み１７の側壁にサイドウォールスペーサ１
８を形成する。また、ｎ型半導体領域１０ａよりも深い
領域のｐ型ウエル５内に電界緩和用のｎ型半導体層１２
を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ(Dynamic
Random Access Memory)を有する半導体集積回路装置に
適用して有効な技術に関するものである。

【０００２】

【従来の技術】従来、半導体製造プロセスでは、選択酸
化（Local Oxidization of Silicon；ＬＯＣＯＳ）法を
用いたフィールド絶縁膜が広く使用されてきた。しか
し、半導体素子の微細化に伴い、これに代わる新たな素
子分離技術の開発が進められている。

【０００３】半導体基板に形成した溝の内部に酸化シリ
コン膜などの絶縁膜を埋め込んで形成される素子分離溝
は、ＬＯＣＯＳ法によって形成されるフィールド酸化膜
に比べて、（ａ）素子分離間隔を縮小することができ
る、（ｂ）素子分離膜厚の制御が容易であり、フィール
ド反転電圧の設定が容易である、（ｃ）溝内の側壁と底
部とで不純物を打ち分けることにより、反転防止層を素
子用の拡散層やチャネル領域から分離できるので、サブ
スレッショルド特性の確保、接合リーク、バックゲート
効果の低減に対しても有利である、といった利点を備え
ている。

【０００４】半導体基板に素子分離溝を形成するプロセ
スの概略は、次の通りである。

【０００５】まず半導体基板を熱処理してその主面に薄
い酸化シリコン膜（パッド酸化膜）を形成する。このパ
ッド酸化膜は、後に溝の内部に埋め込んだ酸化シリコン
膜をシンタリング（焼き締め）するときなどに基板に加
わるストレスを緩和する目的で形成される。

【０００６】次に、パッド酸化膜の上にＣＶＤ(Chemica
l Vapor Deposition) 法で窒化シリコン膜を堆積し、フ
ォトレジスト膜をマスクにしたエッチングで素子分離領
域の窒化シリコン膜を除去する。窒化シリコン膜は酸化
されにくい性質を持つので、その下部の基板表面の酸化
を防止するマスクとして利用される。また、窒化シリコ
ン膜は、基板をエッチングして溝を形成する際のマスク
としても利用される。

【０００７】次に、窒化シリコン膜をマスクにしたエッ
チングで半導体基板に溝を形成した後、基板を酸化して
溝の内壁に薄い酸化シリコン膜を形成する。この酸化シ
リコン膜は、溝の内壁に生じたエッチングダメージの除
去と、後の工程で溝の内部に埋め込む酸化シリコン膜の
ストレス緩和を目的として形成される。

【０００８】次に、半導体基板上にＣＶＤ法で酸化シリ
コン膜を堆積して溝の内部に酸化シリコン膜を埋め込ん
だ後、半導体基板を熱処理することにより、溝の内部に
埋め込んだ酸化シリコン膜を焼締め（シンタリング）す
る。

【０００９】次に、化学的機械研磨(Chemical Mechanic
al Polishing) 法などを用いて窒化シリコン膜の上部の
酸化シリコン膜を除去して溝の内部のみに残すことによ
り、酸化シリコン膜が埋め込まれた素子分離溝を形成す
る。その後、酸化のマスクに用いた窒化シリコン膜をエ
ッチングで除去し、次いで半導体基板に不純物をイオン
打ち込みして素子分離溝の底部に寄生ＭＯＳＦＥＴ動作
を抑制するための高濃度半導体層を形成した後、活性領
域にＭＩＳＦＥＴなどの半導体素子を形成する。

【００１０】なお、上記した素子分離溝の形成技術につ
いては、例えば特開平２−２６０６６０号公報、特開平
４−３０３９４２号公報、特開平８−９７２７７号公報
などに記載がある。

【００１１】

【発明が解決しようとする課題】近年のＤＲＡＭは、大
容量化を推進するために、メモリセルが形成される活性
領域のサイズやメモリセル選択用ＭＩＳＦＥＴのゲート
電極（ワード線）の間隔をフォトリソグラフィの解像限
界近くまで縮小することによって、メモリセルの微細化
を図っている。

【００１２】そのため、メモリセル選択用ＭＩＳＦＥＴ
の上部に堆積した絶縁膜をエッチングして半導体領域
（ソース、ドレイン）の一方と情報蓄積用容量素子とを
電気的に接続するコンタクトホールを形成する工程で、
エッチングのマスクとなるフォトレジスト膜の合わせず
れが生じた場合、コンタクトホールの一部が活性領域か
ら外れて素子分離溝とオーバーラップするようになる。

【００１３】このとき、絶縁膜厚やエッチング速度のば
らつきを補ってコンタクトホールの導通を確保するため
に十分なオーバーエッチングを行うと、素子分離溝に埋
め込まれた酸化シリコン膜もエッチングされるため、そ
の後の工程でコンタクトホールに埋め込まれるリンドー
プ多結晶シリコン膜からのリン拡散によって形成される
高不純物濃度の半導体領域（ソース、ドレイン）が、素
子分離溝の底部に形成された寄生ＭＯＳ動作を抑制する
ための高濃度不純物層と素子分離溝の端部近傍で接近す
るようになる。その結果、情報蓄積用容量素子の蓄積電
極が正電位の時に半導体領域から延びる空乏層の広がり
が抑制され、これによって半導体領域の接合電界が大き
くなるためにＤＲＡＭのリフレッシュ特性が劣化すると
いう問題が生じる。

【００１４】本発明の目的は、ＤＲＡＭを微細化した時
に問題となるリフレッシュ特性の劣化を有効に抑制する
ことのできる技術を提供することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】（１）本発明の半導体集積回路装置は、第
１絶縁膜が埋め込まれた素子分離溝によって周囲を規定
された半導体基板の活性領域にメモリセル選択用ＭＩＳ
ＦＥＴが形成されると共に、前記メモリセル選択用ＭＩ
ＳＦＥＴを覆う第２絶縁膜の上部に情報蓄積用容量素子
が形成され、前記第２絶縁膜に形成されたコンタクトホ
ールを通じて前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの一方と前記情報蓄積用容量素子とが電気
的に接続されたＤＲＡＭを有し、少なくとも前記第２絶
縁膜をエッチングして前記コンタクトホールを形成する
際に前記活性領域と前記コンタクトホールとの合わせず
れに起因して生じた前記素子分離溝の窪みの側壁に、第
３絶縁膜からなるサイドウォールスペーサが形成されて
いる。

【００１８】（２）本発明の半導体集積回路装置は、少
なくとも前記メモリセル選択用ＭＩＳＦＥＴのソース、
ドレインの一方の底部に、前記ソース、ドレインと同一
導電型の電界緩和用半導体領域が形成されている。

【００１９】（３）本発明の半導体集積回路装置は、前
記コンタクトホールおよび前記窪みの内部に、リンドー
プ多結晶シリコン膜、金属膜または窒化金属膜からなる
プラグが埋め込まれている。

【００２０】（４）本発明の半導体集積回路装置は、少
なくとも前記素子分離溝の底部に、寄生ＭＯＳＦＥＴ動
作を抑制するための半導体層が形成されている。

【００２１】（５）本発明の半導体集積回路装置は、ワ
ード線の延在な方向に沿った前記コンタクトホールの径
が、前記方向に沿った前記活性領域の長さよりも大き
い。

【００２２】（６）本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。

【００２３】（ａ）半導体基板の主面に第１絶縁膜を埋
め込んだ素子分離溝を形成する工程、（ｂ）前記素子分
離溝によって周囲を規定された半導体基板の活性領域に
メモリセル選択用ＭＩＳＦＥＴを形成する工程、（ｃ）
前記メモリセル選択用ＭＩＳＦＥＴの上部に第２絶縁膜
を形成した後、前記第２絶縁膜をエッチングすることに
より、前記メモリセル選択用ＭＩＳＦＥＴのソース、ド
レインの少なくとも一方の上部にコンタクトホールを形
成する工程、（ｄ）前記コンタクトホールの内部を含む
第２絶縁膜の上部に第３絶縁膜を形成した後、前記第３
絶縁膜をエッチングすることにより、少なくとも前記コ
ンタクトホールを形成する際に前記活性領域と前記コン
タクトホールとの合わせずれに起因して生じた前記素子
分離溝の窪みの側壁に、前記第３絶縁膜からなるサイド
ウォールスペーサを形成する工程、（ｅ）前記第２絶縁
膜の上部に、前記コンタクトホールを通じて前記メモリ
セル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電
気的に接続される情報蓄積用容量素子を形成する工程。

【００２４】（７）本発明の半導体集積回路装置の製造
方法は、前記メモリセル選択用ＭＩＳＦＥＴを形成した
後、前記半導体基板に前記ソース、ドレインと同一導電
型の不純物をイオン打ち込みすることにより、少なくと
も前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイ
ンの一方の底部に電界緩和用半導体領域を形成する。

【００２５】（８）本発明の半導体集積回路装置の製造
方法は、前記窪みの側壁に前記サイドウォールスペーサ
を形成した後、前記コンタクトホールおよび前記窪みの
内部に、リンドープ多結晶シリコン膜、金属膜または窒
化金属膜からなるプラグを埋め込む。

【００２６】（９）本発明の半導体集積回路装置の製造
方法は、前記半導体基板の主面に前記素子分離溝を形成
した後、前記半導体基板に不純物をイオン打ち込みする
ことにより、少なくとも前記素子分離溝の底部に、寄生
ＭＯＳＦＥＴ動作を抑制するための半導体層を形成す
る。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００２８】（実施の形態１）図１は、本発明の一実施
の形態であるＤＲＡＭの等価回路図である。図示のよう
に、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マト
リクス状に配置された複数のワード線ＷＬ（ＷＬn-1 、
ＷＬn 、ＷＬn+1 …）と複数のビット線ＢＬおよびそれ
らの交点に配置された複数のメモリセル（ＭＣ）によっ
て構成されている。１ビットの情報を記憶する１個のメ
モリセルは、１個のメモリセル選択用ＭＩＳＦＥＴＱｓ
とこれに直列に接続された１個の情報蓄積用容量素子Ｃ
とで構成されている。メモリセル選択用ＭＩＳＦＥＴＱ
ｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃ
と電気的に接続され、他方はビット線ＢＬと電気的に接
続されている。ワード線ＷＬの一端は、ワードドライバ
ＷＤに接続され、ビット線ＢＬの一端は、センスアンプ
ＳＡに接続されている。

【００２９】次に、上記ＤＲＡＭのメモリセルの製造方
法を図２〜図２２を用いて工程順に説明する。

【００３０】まず、図２（メモリアレイの一部を示す平
面図）および図３（図の左側部分は図２のＡ−Ａ’線に
沿った断面図、右側部分は同じくＢ−Ｂ’線に沿った断
面図）に示すように、例えばｐ型で比抵抗が１０Ωcm程
度の単結晶シリコンからなる半導体基板１の主面上に、
素子分離溝２によって互いに分離された島状の活性領域
Ｌを形成する。素子分離溝２は、半導体基板１の素子分
離領域をエッチングして溝を形成した後、半導体基板１
上にＣＶＤ（Chemical Vapor Deposition ）法で酸化シ
リコン膜３を堆積し、次いで半導体基板１を熱処理して
この酸化シリコン膜３をデンシファイ（焼き締め）した
後、その表面を化学的機械研磨（ＣＭＰ) 法で研磨して
その一部を溝の内部に残すことにより形成する。

【００３１】次に、図４に示すように、半導体基板１に
ｐ型不純物（例えばホウ素）をイオン打ち込みすること
により、素子分離溝２の底部に寄生ＭＯＳＦＥＴ動作を
抑制するためのｐ型半導体層４を形成し、活性領域Ｌに
ｐ型ウエル５を形成し、その表面にＭＩＳＦＥＴのしき
い値電圧（Ｖth）を制御するためのｐ型チャネル層６を
形成する。これらのイオン打ち込みにより、プロセス終
了後の半導体基板１のｐ型不純物濃度は、例えば図５に
示すようなプロファイルとなる。

【００３２】次に、図６および図７に示すように、ｐ型
ウエル５の表面をウェット酸化してメモリセル選択用Ｍ
ＩＳＦＥＴのゲート酸化膜７を形成した後、その上部に
ゲート電極８（ワード線ＷＬ）を形成する。ゲート電極
８（ワード線ＷＬ）は、例えば半導体基板１上にＰ（リ
ン）をドープした多結晶シリコン膜をＣＶＤ法で堆積
し、次いでその上部にスパッタリング法でＴｉＮ膜およ
びＷ膜を堆積し、さらにその上部にＣＶＤ法で窒化シリ
コン膜９を堆積した後、フォトレジスト膜をマスクにし
たエッチングでこれらの膜をパターニングして形成す
る。

【００３３】次に、図８に示すように、ｐ型ウエル２に
ｎ型不純物（例えばリン）をイオン打ち込みしてｎ型半
導体領域１０（ソース、ドレイン）を形成することによ
り、メモリセル選択用ＭＩＳＦＥＴＱｓを形成する。

【００３４】次に、図９に示すように、ゲート電極８
（ワード線ＷＬ）の側壁にサイドウォールスペーサ１１
を形成した後、ｐ型ウエル２にｎ型不純物（例えばリ
ン）をイオン打ち込みすることにより、電界緩和用のｎ
型半導体層１２を形成する。サイドウォールスペーサ１
１は、例えば半導体基板１上にＣＶＤ法で堆積した窒化
シリコン膜を異方性エッチングして形成する。また、ｎ
型半導体層１２は、後の工程でｎ型半導体領域１０（ソ
ース、ドレイン）の上部のコンタクトホールに埋め込む
多結晶シリコン膜からのリン拡散によってｎ型半導体領
域１０の底部に形成される高不純物濃度ｎ型半導体領域
よりも深い領域に形成する。

【００３５】次に、図１０に示すように、半導体基板１
上にＣＶＤ法で酸化シリコン膜１３を堆積し、化学的機
械研磨法を用いてその表面を平坦化した後、図１１およ
び図１２に示すように、ｎ型半導体領域１０（ソース、
ドレイン）の上部を開孔したフォトレジスト膜１６をマ
スクにして酸化シリコン膜１３をドライエッチングする
ことにより、ｎ型半導体領域１０（ソース、ドレイン）
の一方の上部にコンタクトホール１４を形成し、他方の
上部にコンタクトホール１５を形成する。後の工程でｎ
型半導体領域１０（ソース、ドレイン）の一方には、コ
ンタクトホール１４を通じてビット線が接続され、他方
にはコンタクトホール１５を通じて情報蓄積用容量素子
の下部電極が接続される。ビット線とｎ型半導体領域１
０とを接続するコンタクトホール１４は、図１２に示す
ように、その一部が素子分離溝２の上部に延在した略長
方形の平面パターンで構成される。

【００３６】酸化シリコン膜１３をドライエッチングし
て上記コンタクトホール１４、１５を形成する際、フォ
トレジスト膜１６の開孔パターンと活性領域Ｌのパター
ンとに合わせずれが生じると、図示のように、絶縁膜厚
やエッチング速度のばらつきを補ってコンタクトホール
１４、１５の導通を確保するために十分なオーバーエッ
チングを行ったときに、素子分離溝２に埋め込まれた酸
化シリコン膜３の一部が同時にエッチングされて窪み１
７が生じ、これがＤＲＡＭのリフレッシュ特性を劣化さ
せる原因となる。

【００３７】そこで、本実施の形態では、フォトレジス
ト膜１６を除去した後、図１３および図１４（図１３の
要部拡大図）に示すように、酸化シリコン膜１３の上部
に堆積した絶縁膜（例えばＣＶＤ法で堆積した酸化シリ
コン膜）を異方性エッチングすることにより、コンタク
トホール１４、１５の側壁と窪み１７の側壁にサイドウ
ォールスペーサ１８を形成する。

【００３８】次に、図１５および図１６（図１５の要部
拡大図）に示すように、酸化シリコン膜１３の上部にリ
ンをドープした多結晶シリコン膜をＣＶＤ法で堆積し、
次いでその表面を化学的機械研磨法で研磨してその一部
をコンタクトホール１４、１５の内部に残すことによ
り、コンタクトホール１４、１５の内部に多結晶シリコ
ンのプラグ１９を形成する。このとき、コンタクトホー
ル１４、１５の底部に形成された窪み１７の内部にも多
結晶シリコンのプラグ１９が埋め込まれる。

【００３９】次に、図１７および図１８（図１７の要部
拡大図）に示すように、半導体基板１を熱処理し、プラ
グ１９を構成する多結晶シリコン膜中のリンの一部をコ
ンタクトホール１４、１５の底部からｎ型半導体領域８
（ソース、ドレイン）に拡散させることにより、ｎ型半
導体領域８（ソース、ドレイン）をより高不純物濃度の
ｎ型半導体領域１０ａとする。これにより、プロセス終
了後の半導体基板１のｎ型不純物濃度は、例えば図１９
に示すようなプロファイルとなる。

【００４０】次に、図２０および図２１に示すように、
酸化シリコン膜１３の上部にＣＶＤ法で酸化シリコン膜
２０を堆積し、次いでフォトレジスト膜をマスクにした
ドライエッチングでコンタクトホール１４の上部の酸化
シリコン膜２０にスルーホール２１を形成した後、酸化
シリコン膜２０の上部にビット線ＢＬを形成する。図２
０に示すように、スルーホール２１は、その一部が活性
領域Ｌから外れて素子分離溝２の上部にまで延在するよ
うな略長方形の平面パターンで構成する。ビット線ＢＬ
は、このスルーホール２１およびその下部のコンタクト
ホール１４を通じてメモリセル選択用ＭＩＳＦＥＴＱｓ
のｎ型半導体領域８（ソース、ドレイン）の一方と電気
的に接続される。ビット線ＢＬを形成するには、例えば
酸化シリコン膜２０の上部にスパッタリング法でＴｉＮ
膜とＷ膜とを堆積した後、フォトレジスト膜をマスクに
したドライエッチングでこれらの膜をパターニングす
る。

【００４１】その後、図２２に示すように、ビット線Ｂ
Ｌの上部にＣＶＤ法で酸化シリコン膜２２と窒化シリコ
ン膜２３とを堆積し、フォトレジスト膜をマスクにした
ドライエッチングでコンタクトホール１５の上部の窒化
シリコン膜２３と酸化シリコン膜２２、２０とを除去し
てスルーホール２４を形成した後、窒化シリコン膜２３
の上部に下部電極（蓄積電極）２５と容量絶縁膜２６と
上部電極２７との積層構造で構成された情報蓄積用容量
素子Ｃを形成することにより、メモリセル選択用ＭＩＳ
ＦＥＴＱｓとこれに直列に接続されたとで構成されるＤ
ＲＡＭのメモリセルが略完成する。情報蓄積用容量素子
Ｃの下部電極２５は例えば多結晶シリコン膜で構成し、
上部電極２７は例えばＴｉＮ膜で構成する。また、容量
絶縁膜２６は例えば酸化タンタル膜で構成する。

【００４２】図２３（ａ）は、上記メモリセルにおい
て、基板電圧を−１Ｖ、ワード線電圧を０Ｖ、蓄積電極
電圧を2.４Ｖとしたときのコンタクトホール端部近傍に
おける半導体基板１の接合電界分布を示すグラフであ
る。

【００４３】ここで、コンタクトホール１５の径を活性
領域Ｌの短辺方向の長さと同じとした場合、活性領域Ｌ
の短辺方向に沿ったコンタクトホール１５の合わせずれ
が最大のとき、接合電界は0.３２ＭＶ／cmであった。ま
た、図２３（ｂ）に示すように、コンタクトホール１５
の合わせずれが最小（＝０）のとき、接合電界は0.２５
ＭＶ／cmであった。一方、図２３（ｃ）に示すように、
窪み１７の側壁にサイドウォールスペーサ１８を形成し
なかった場合、コンタクトホール１５の合わせずれが最
大のとき、接合電界は0.５ＭＶ／cmであった。すなわ
ち、本実施の形態によれば、活性領域Ｌとコンタクトホ
ール１５の合わせずれが最大のときでも、窪み１７の側
壁にサイドウォールスペーサ１８を形成しなかった場合
に比べて接合電界を小さくすることができた。具体的に
は、窪み１７の側壁にサイドウォールスペーサ１８を形
成しなかったときの情報保持時間が１０msec程度であっ
たのに対し、本実施の形態では１００msec程度であっ
た。

【００４４】これは、リフレッシュ特性が問題となる蓄
積電極が正電位のとき、図２４に示すように、窪み１７
の側壁に形成されたサイドウォールスペーサ１８に接す
る活性領域部分が空乏（または反転）状態となり、これ
によってｐｎ接合部の空乏層３０が広がるため、接合電
界がこの空乏層３０の広がり分だけ低減されるからであ
ると考えられる。すなわち、本実施の形態では、リフレ
ッシュ特性が問題となる蓄積電極が正電位のとき、空乏
層３０の広がりが大きくなるために、接合電界が自己整
合的に緩和される。また、高不純物濃度のｎ型半導体領
域１０ａよりも深い領域に電界緩和用のｎ型半導体層１
２を形成したことにより、コンタクトホール１５の合わ
せずれが最小（＝０）のときでも、接合電界がある程度
は緩和される。

【００４５】（実施の形態２）図２５および図２６に示
すように、本実施の形態のＤＲＡＭは、ワード線ＷＬと
平行な方向に沿ったコンタクトホール１５の径を活性領
域Ｌの短辺方向の長さよりも大きくし、活性領域Ｌとコ
ンタクトホール１５の合わせずれが最大のとき、活性領
域Ｌの両側の素子分離溝２に窪み１７ができるようにす
る。また、コンタクトホール１５の側壁と窪み１７の側
壁に前述した方法でサイドウォールスペーサ１８を形成
する。この場合、プロセス終了後の半導体基板１のｐ型
不純物濃度は、例えば図２７に示すようなプロファイル
となる。

【００４６】本実施の形態によれば、活性領域Ｌの両側
の窪み１７の側壁に形成されたサイドウォールスペーサ
１８に接する活性領域部分が空乏（または反転）状態と
なり、これによってｐｎ接合部の空乏層が広がるため、
活性領域Ｌの片側でのみ空乏層が広がる前記実施の形態
１に比べて空乏層の広がりがより大きくなる。これによ
り、接合電界は活性領域Ｌの両側で0.２１ＭＶ／cm、情
報保持時間は２５０〜３５０msec程度となり、リフレッ
シュ特性をさらに向上することができた。

【００４７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることは言うまでもない。

【００４８】前記実施の形態では、ｎ型半導体領域（ソ
ース、ドレイン）の上部のコンタクトホールに埋め込む
プラグ材料を多結晶シリコン膜で構成したが、Ｗなどの
金属膜やＴｉＮなどの窒化金属膜でプラグを構成しても
よい。

【００４９】図２８は、コンタクトホール１５にプラグ
材料としてＷ／ＴｉＮ膜２８を埋め込んだときの空乏層
３０の広がりを示している。同図（ａ）に示すように、
窪み１７に埋め込まれたＷ／ＴｉＮ膜２８に空乏層３０
が接触すると接合リーク電流が急増してしまうが、同図
（ｂ）に示すように、窪み１７の側壁にサイドウォール
スペーサ１８を設けた場合には、Ｗ／ＴｉＮ膜２８と空
乏層３０の接触を確実に防止することができる。

【００５０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００５１】本発明によれば、素子分離溝の窪みの側壁
にサイドウォールスペーサを形成することにより、ｎ型
半導体領域（ソース、ドレイン）の空乏層の広がりを大
きくして接合電界を緩和することができるので、ＤＲＡ
Ｍを微細化したときのリフレッシュ特性の劣化を抑制す
ることができる。

【００５２】また、本発明によれば、活性領域とコンタ
クトホールの合わせずれを許容することができるので、
ＤＲＡＭを微細化したときのプロセス設計マージンを向
上することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１であるＤＲＡＭの等価回
路図である。

【図２】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。

【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図５】本発明の実施の形態１であるＤＲＡＭを形成し
た半導体基板のｐ型不純物濃度プロファイルを示すグラ
フである。

【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。

【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。

【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部拡大断面図である。

【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部拡大断面図である。

【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部拡大断面図である。

【図１９】本発明の実施の形態１であるＤＲＡＭを形成
した半導体基板のｎ型不純物濃度プロファイルを示すグ
ラフである。

【図２０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。

【図２１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２３】（ａ）、（ｂ）は、本発明の実施の形態１で
あるＤＲＡＭを形成した半導体基板の接合電界分布を示
すグラフ、（ｃ）は、比較例の接合電界分布を示すグラ
フである。

【図２４】本発明の実施の形態１であるＤＲＡＭを形成
した半導体基板のｐｎ接合部における空乏層の広がりを
示す説明図である。

【図２５】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。

【図２６】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部拡大断面図である。

【図２７】本発明の実施の形態２であるＤＲＡＭを形成
した半導体基板のｐ型不純物濃度プロファイルを示すグ
ラフである。

【図２８】（ａ）、（ｂ）は、コンタクトホールの内部
にてＷ／ＴｉＮ膜を埋め込んだときの空乏層の広がりを
示す説明図である。

【符号の説明】

１半導体基板２素子分離溝３酸化シリコン膜４ｐ型半導体層５ｐ型ウエル６ｐ型チャネル層７ゲート酸化膜８ゲート電極９窒化シリコン膜１０ｎ型半導体領域（ソース、ドレイン）１０ａｎ型半導体領域（ソース、ドレイン）１１サイドウォールスペーサ１２ｎ型半導体層１３酸化シリコン膜１４、１５コンタクトホール１６フォトレジスト膜１７窪み１８サイドウォールスペーサ１９プラグ２０酸化シリコン膜２１スルーホール２２酸化シリコン膜２３窒化シリコン膜２４スルーホール２５下部電極（蓄積電極）２６容量絶縁膜２７上部電極２８Ｗ／ＴｉＮ膜３０空乏層ＢＬビット線Ｃ情報蓄積用容量素子Ｌ活性領域Ｑｓメモリセル選択用ＭＩＳＦＥＴＷＬワード線

フロントページの続き (72)発明者伊藤豊東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者渡部浩三東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】第１絶縁膜が埋め込まれた素子分離溝に
よって周囲を規定された半導体基板の活性領域にメモリ
セル選択用ＭＩＳＦＥＴが形成されると共に、前記メモ
リセル選択用ＭＩＳＦＥＴを覆う第２絶縁膜の上部に情
報蓄積用容量素子が形成され、前記第２絶縁膜に形成さ
れたコンタクトホールを通じて前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレインの一方と前記情報蓄積用
容量素子とが電気的に接続されたＤＲＡＭを有する半導
体集積回路装置であって、少なくとも前記第２絶縁膜を
エッチングして前記コンタクトホールを形成する際に前
記活性領域と前記コンタクトホールとの合わせずれに起
因して生じた前記素子分離溝の窪みの側壁に、第３絶縁
膜からなるサイドウォールスペーサが形成されているこ
とを特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、少なくとも前記メモリセル選択用ＭＩＳＦＥＴの
ソース、ドレインの一方の底部には、前記ソース、ドレ
インと同一導電型の電界緩和用半導体領域が形成されて
いることを特徴とする半導体集積回路装置。
【請求項３】請求項１または２記載の半導体集積回路
装置であって、前記コンタクトホールおよび前記窪みの
内部には、リンドープ多結晶シリコン膜、金属膜または
窒化金属膜からなるプラグが埋め込まれていることを特
徴とする半導体集積回路装置。
【請求項４】請求項１、２または３記載の半導体集積
回路装置であって、少なくとも前記素子分離溝の底部に
は、寄生ＭＯＳＦＥＴ動作を抑制するための半導体層が
形成されていることを特徴とする半導体集積回路装置。
【請求項５】請求項１、２、３または４記載の半導体
集積回路装置であって、ワード線の延在な方向に沿った
前記コンタクトホールの径は、前記方向に沿った前記活
性領域の長さよりも大きいことを特徴とする半導体集積
回路装置。
【請求項６】以下の工程を含むことを特徴とする半導
体集積回路装置の製造方法；（ａ）半導体基板の主面に第１絶縁膜を埋め込んだ素子
分離溝を形成する工程、（ｂ）前記素子分離溝によって
周囲を規定された半導体基板の活性領域にメモリセル選
択用ＭＩＳＦＥＴを形成する工程、（ｃ）前記メモリセ
ル選択用ＭＩＳＦＥＴの上部に第２絶縁膜を形成した
後、前記第２絶縁膜をエッチングすることにより、前記
メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの少
なくとも一方の上部にコンタクトホールを形成する工
程、（ｄ）前記コンタクトホールの内部を含む第２絶縁
膜の上部に第３絶縁膜を形成した後、前記第３絶縁膜を
エッチングすることにより、少なくとも前記コンタクト
ホールを形成する際に前記活性領域と前記コンタクトホ
ールとの合わせずれに起因して生じた前記素子分離溝の
窪みの側壁に、前記第３絶縁膜からなるサイドウォール
スペーサを形成する工程、（ｅ）前記第２絶縁膜の上部
に、前記コンタクトホールを通じて前記メモリセル選択
用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接
続される情報蓄積用容量素子を形成する工程。
【請求項７】請求項６記載の半導体集積回路装置の製
造方法であって、前記メモリセル選択用ＭＩＳＦＥＴを
形成した後、前記半導体基板に前記ソース、ドレインと
同一導電型の不純物をイオン打ち込みすることにより、
少なくとも前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの一方の底部に電界緩和用半導体領域を形
成することを特徴とする半導体集積回路装置の製造方
法。
【請求項８】請求項６または７記載の半導体集積回路
装置の製造方法であって、前記窪みの側壁に前記サイド
ウォールスペーサを形成した後、前記コンタクトホール
および前記窪みの内部に、リンドープ多結晶シリコン
膜、金属膜または窒化金属膜からなるプラグを埋め込む
ことを特徴とする半導体集積回路装置の製造方法。
【請求項９】請求項６、７または８記載の半導体集積
回路装置の製造方法であって、前記半導体基板の主面に
前記素子分離溝を形成した後、前記半導体基板に不純物
をイオン打ち込みすることにより、少なくとも前記素子
分離溝の底部に、寄生ＭＯＳＦＥＴ動作を抑制するため
の半導体層を形成することを特徴とする半導体集積回路
装置の製造方法。