JP3733219B2 - 半導体装置用インダクタ及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000010408 film Substances 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、高周波用ＩＣの内部に、受動素子の一つとして設けられるインダクタに関する。
【０００２】
【従来の技術】
従来、高周波用ＩＣ内部に作り込まれるインダクタとして、スパイラル型のものとメアンダ型のものが広く用いられている。
【０００３】
図２（ａ）は、スパイラル型インダクタの平面図、同（ｂ）はその断面図、図３（ａ）は、メアンダ型インダクタの平面図、同（ｂ）はその断面図を示す。
【０００４】
スパイラル型インダクタは、通常図２に示すように、２層構造で形成されている。半導体基板６上に設けられた絶縁膜５上に引出し配線２が形成され、これらを被って第２層の絶縁膜４が設けられ、その上に金属薄膜配線よりなる渦巻き状のコイルが形成され、同コイルの中心端は絶縁膜４に開けられたビアホール（ｖｉａｈｏｌｅ）３を介して引出し配線２に接続されている。
【０００５】
一方、メアンダ型インダクタは、図３に示すように単層構造で、絶縁膜５上に形成されたつづら折れ状の配線１でコイル部を構成している。
【０００６】
【発明が解決しようとする課題】
図２及び図３に示したような従来のインダクタでは、巻数を多くしようとすると、占有面積と共に、配線の長さ（従って抵抗の大きさ）が大きく増大し、面積効率がよく、またＱ特性のよいインダクタを作ることが困難となるという問題があった。
【０００７】
因みに、図２に示したスパイラル型インダクタについては、コイルのピッチをｓ、最小のコイルの辺の長さをＬ1 、巻数をｎとすれば、コイル部の配線長さＡ1 及び占有面積Ｓ1 は、それぞれ以下のようとなる。
Ａ1 ＝４ｎ・Ｌ1 ＋２（２ｎ−１）ｎ・ｓ
Ｓ1 ＝｛Ｌ1 ＋２（ｎ−１）ｓ｝2
【０００８】
上式が示すように巻数が多くなると、配線長さ及び占有面積は共に巻数ｎの２乗に比例して増加することとなるので、上述の問題が顕著となる。
【０００９】
一方、図３に示したメアンダ型インダクタについては、素辺の長さをＬ2 、ピッチをｓ、巻数をｎとすると、配線長さＡ2 及び占有面積Ｓ2 は、以下のようになり、
Ａ2 ＝２ｎ・Ｌ2 ＋２ｎ・ｓ
Ｓ2 ＝２ｎ・Ｌ2 ・ｓ
配線長さ及び占有面積は共に巻数ｎに比例して増加するので、上述の面積効率やＱ特性については、巻数を大きくすることによる問題はない。
【００１０】
しかし、メアンダ型のインダクタにおいては、隣接導体を流れる電流が互いに逆方向となるため、隣接導体間の相互インダクタンスが自己インダクタンスに対して負に働き、導体間の間隔（配線の間隔）を狭くするほど、インダクタンス値が低減されるという、メアンダ型インダクタ固有の特性があり、それが実装密度を上げる上での制約になっている。
【００１１】
本発明は、上記問題点を解消した半導体装置用インダクタを提供しようとするものである。
【００１２】
【課題を解決するための手段】
半導体基板上の絶縁膜上に設けられ、薄膜状の配線で構成される半導体装置用インダクタにおいて、前記絶縁膜を櫛歯状に交互に平行する複数個の凸状部および凹状部を有するように段差をつけた形状に形成し、前記凸状部及び凹状部に沿って形成した配線部分及び前記段差部分に形成した折り返し配線部分によりメアンダ型のコイルを構成した。
【００１３】
上記のように絶縁膜を段差を有するように形成し、その凸状部及び凹状部に沿った配線を主要部分としてメアンダ型のコイルを構成することにより、隣接導体間の間隔を実質的に大きくすることができ、上述の導体間隔の狭小によるインダクタンス値の低減の問題が緩和されるので、メアンダ型のコイルでありながら実装密度を上げることが可能となる。
【００１４】
上記半導体装置用インダクタは、前記半導体基板上の所定範囲一面に第１絶縁膜を堆積する工程と、該第１絶縁膜上に第２絶縁膜を堆積し、該第２絶縁膜を選択エッチングし、櫛歯状に交互に平行する複数個の凸状部及び凹状部を、その段差部分が順テーパー状になるように形成する工程と、前記第１絶縁膜、前記第２絶縁膜の上面に配線材料を堆積し、エッチングにより、又は配線材料の直接描写により、前記凸状部及び凹状部に沿って延び、前記段差部分で折り返すメアンダ型のコイルを形成する工程と、を含む一連の工程により製作できる。
【００１５】
【発明の実施の形態】
図１は、本発明の半導体装置用インダクタの説明図であり、（ａ）はその平面図、（ｂ）はその断面図である。以下、Ｓｉ等の半導体基板上に設けた一実施例につき、本発明のインダクタの構造、及びその製作手順を説明する。
【００１６】
先ず半導体基板６上に、ＣＶＤ等により例えばＳｉＯ2 等の絶縁膜５を形成させるが、この絶縁膜５は下地絶縁膜として他の素子の形成にも利用されるものである。
【００１７】
次に、絶縁膜５の上面にＣＶＤ等によりＳｉＯ2 等の絶縁膜４を堆積させ、同絶縁膜の選択エッチングにより櫛歯状に交互に平行する複数個の凸状部８を形成する。この工程により底面に絶縁膜５の面をもつ凹状部が形成される。段差部７は次工程で行う配線を確実にするために、順テーパーをもつように形成する必要があり、ドライエッチング等により行うが、ウエットエッチングで行う場合は、アンダーカットを防ぐため、絶縁膜の材質とエッチング液の組成との調節が必要である。
【００１８】
また、絶縁膜４としてポリイミドを用いることもできる。この場合は、スピンコートにより膜を形成し、同様にエッチングにより凸状部を形成するが、素材の性質から段差部は順テーパー状となる。
【００１９】
次に、上記により構成した段差つきの絶縁膜上に、スパッタ、蒸着等によりＡｌ、Ａｕ等の金属薄膜を被着させ、選択箇所を残してエッチングすることにより、平行する凸状部８、凹状部９に沿って延び、段差部７で折り返すメアンダ型の薄膜コイルが形成される。上記薄膜コイルの形成は、ＦＩＢ装置等を用い配線材料を直接描画し、被着させる方法によっても可能である。
【００２０】
上記のように構成することにより、配線構造が立体的となるので、同一実装密度に対し、従来のものに比べ、実質的に配線間隔が広いインダクタを実現することができる。
【００２１】
【発明の効果】
以上説明したように、本発明の半導体装置用インダクタは、絶縁膜を櫛歯状に交互に平行する複数個の凸状部および凹状部を有するように段差をつけた形状に形成し、前記凸状部および凹状部に沿った配線及び前記段差部での折り返し配線によりメアンダ型のコイルを構成したので、配線間隔を実質的に大きくすることができ、メアンダ型の弱点である配線間隔の狭小に伴うインダクタンス値の低減の問題が緩和される。
【００２２】
このため、巻数が大きい場合に特別にＱの低下がないメアンダ型の利点をもちながら、実装効率のよいメアンダ型のインダクタを実現することができる。
【００２３】
また、本発明の特徴である上記の段差を有する絶縁膜は、半導体基板上の所定範囲一面に第１絶縁膜を堆積する工程、該第１絶縁膜上に、第２絶縁膜を堆積し、該第２絶縁膜を選択エッチングする工程を用いることにより容易に形成することができる。
【００２４】
また、本発明のインダクタは、ビアホールによる配線接続等を含む複雑な２層配線を必要とせず、比較的簡易な一層配線で製作できる利点をもっている。
【図面の簡単な説明】
【図１】本発明の半導体装置用インダクタの一実施例の説明図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【図２】従来のスパイラル型半導体装置用インダクタの説明図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【図３】従来のメアンダ型半導体装置用インダクタの説明図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【符号の説明】
１ コイル部配線
２ 引出し配線
３ ビアホール
４、５ 絶縁膜
６ 半導体基板
７ 段差部
８ 凸状部
９ 凹状部
【発明の属する技術分野】
本発明は、高周波用ＩＣの内部に、受動素子の一つとして設けられるインダクタに関する。
【０００２】
【従来の技術】
従来、高周波用ＩＣ内部に作り込まれるインダクタとして、スパイラル型のものとメアンダ型のものが広く用いられている。
【０００３】
図２（ａ）は、スパイラル型インダクタの平面図、同（ｂ）はその断面図、図３（ａ）は、メアンダ型インダクタの平面図、同（ｂ）はその断面図を示す。
【０００４】
スパイラル型インダクタは、通常図２に示すように、２層構造で形成されている。半導体基板６上に設けられた絶縁膜５上に引出し配線２が形成され、これらを被って第２層の絶縁膜４が設けられ、その上に金属薄膜配線よりなる渦巻き状のコイルが形成され、同コイルの中心端は絶縁膜４に開けられたビアホール（ｖｉａｈｏｌｅ）３を介して引出し配線２に接続されている。
【０００５】
一方、メアンダ型インダクタは、図３に示すように単層構造で、絶縁膜５上に形成されたつづら折れ状の配線１でコイル部を構成している。
【０００６】
【発明が解決しようとする課題】
図２及び図３に示したような従来のインダクタでは、巻数を多くしようとすると、占有面積と共に、配線の長さ（従って抵抗の大きさ）が大きく増大し、面積効率がよく、またＱ特性のよいインダクタを作ることが困難となるという問題があった。
【０００７】
因みに、図２に示したスパイラル型インダクタについては、コイルのピッチをｓ、最小のコイルの辺の長さをＬ1 、巻数をｎとすれば、コイル部の配線長さＡ1 及び占有面積Ｓ1 は、それぞれ以下のようとなる。
Ａ1 ＝４ｎ・Ｌ1 ＋２（２ｎ−１）ｎ・ｓ
Ｓ1 ＝｛Ｌ1 ＋２（ｎ−１）ｓ｝2
【０００８】
上式が示すように巻数が多くなると、配線長さ及び占有面積は共に巻数ｎの２乗に比例して増加することとなるので、上述の問題が顕著となる。
【０００９】
一方、図３に示したメアンダ型インダクタについては、素辺の長さをＬ2 、ピッチをｓ、巻数をｎとすると、配線長さＡ2 及び占有面積Ｓ2 は、以下のようになり、
Ａ2 ＝２ｎ・Ｌ2 ＋２ｎ・ｓ
Ｓ2 ＝２ｎ・Ｌ2 ・ｓ
配線長さ及び占有面積は共に巻数ｎに比例して増加するので、上述の面積効率やＱ特性については、巻数を大きくすることによる問題はない。
【００１０】
しかし、メアンダ型のインダクタにおいては、隣接導体を流れる電流が互いに逆方向となるため、隣接導体間の相互インダクタンスが自己インダクタンスに対して負に働き、導体間の間隔（配線の間隔）を狭くするほど、インダクタンス値が低減されるという、メアンダ型インダクタ固有の特性があり、それが実装密度を上げる上での制約になっている。
【００１１】
本発明は、上記問題点を解消した半導体装置用インダクタを提供しようとするものである。
【００１２】
【課題を解決するための手段】
半導体基板上の絶縁膜上に設けられ、薄膜状の配線で構成される半導体装置用インダクタにおいて、前記絶縁膜を櫛歯状に交互に平行する複数個の凸状部および凹状部を有するように段差をつけた形状に形成し、前記凸状部及び凹状部に沿って形成した配線部分及び前記段差部分に形成した折り返し配線部分によりメアンダ型のコイルを構成した。
【００１３】
上記のように絶縁膜を段差を有するように形成し、その凸状部及び凹状部に沿った配線を主要部分としてメアンダ型のコイルを構成することにより、隣接導体間の間隔を実質的に大きくすることができ、上述の導体間隔の狭小によるインダクタンス値の低減の問題が緩和されるので、メアンダ型のコイルでありながら実装密度を上げることが可能となる。
【００１４】
上記半導体装置用インダクタは、前記半導体基板上の所定範囲一面に第１絶縁膜を堆積する工程と、該第１絶縁膜上に第２絶縁膜を堆積し、該第２絶縁膜を選択エッチングし、櫛歯状に交互に平行する複数個の凸状部及び凹状部を、その段差部分が順テーパー状になるように形成する工程と、前記第１絶縁膜、前記第２絶縁膜の上面に配線材料を堆積し、エッチングにより、又は配線材料の直接描写により、前記凸状部及び凹状部に沿って延び、前記段差部分で折り返すメアンダ型のコイルを形成する工程と、を含む一連の工程により製作できる。
【００１５】
【発明の実施の形態】
図１は、本発明の半導体装置用インダクタの説明図であり、（ａ）はその平面図、（ｂ）はその断面図である。以下、Ｓｉ等の半導体基板上に設けた一実施例につき、本発明のインダクタの構造、及びその製作手順を説明する。
【００１６】
先ず半導体基板６上に、ＣＶＤ等により例えばＳｉＯ2 等の絶縁膜５を形成させるが、この絶縁膜５は下地絶縁膜として他の素子の形成にも利用されるものである。
【００１７】
次に、絶縁膜５の上面にＣＶＤ等によりＳｉＯ2 等の絶縁膜４を堆積させ、同絶縁膜の選択エッチングにより櫛歯状に交互に平行する複数個の凸状部８を形成する。この工程により底面に絶縁膜５の面をもつ凹状部が形成される。段差部７は次工程で行う配線を確実にするために、順テーパーをもつように形成する必要があり、ドライエッチング等により行うが、ウエットエッチングで行う場合は、アンダーカットを防ぐため、絶縁膜の材質とエッチング液の組成との調節が必要である。
【００１８】
また、絶縁膜４としてポリイミドを用いることもできる。この場合は、スピンコートにより膜を形成し、同様にエッチングにより凸状部を形成するが、素材の性質から段差部は順テーパー状となる。
【００１９】
次に、上記により構成した段差つきの絶縁膜上に、スパッタ、蒸着等によりＡｌ、Ａｕ等の金属薄膜を被着させ、選択箇所を残してエッチングすることにより、平行する凸状部８、凹状部９に沿って延び、段差部７で折り返すメアンダ型の薄膜コイルが形成される。上記薄膜コイルの形成は、ＦＩＢ装置等を用い配線材料を直接描画し、被着させる方法によっても可能である。
【００２０】
上記のように構成することにより、配線構造が立体的となるので、同一実装密度に対し、従来のものに比べ、実質的に配線間隔が広いインダクタを実現することができる。
【００２１】
【発明の効果】
以上説明したように、本発明の半導体装置用インダクタは、絶縁膜を櫛歯状に交互に平行する複数個の凸状部および凹状部を有するように段差をつけた形状に形成し、前記凸状部および凹状部に沿った配線及び前記段差部での折り返し配線によりメアンダ型のコイルを構成したので、配線間隔を実質的に大きくすることができ、メアンダ型の弱点である配線間隔の狭小に伴うインダクタンス値の低減の問題が緩和される。
【００２２】
このため、巻数が大きい場合に特別にＱの低下がないメアンダ型の利点をもちながら、実装効率のよいメアンダ型のインダクタを実現することができる。
【００２３】
また、本発明の特徴である上記の段差を有する絶縁膜は、半導体基板上の所定範囲一面に第１絶縁膜を堆積する工程、該第１絶縁膜上に、第２絶縁膜を堆積し、該第２絶縁膜を選択エッチングする工程を用いることにより容易に形成することができる。
【００２４】
また、本発明のインダクタは、ビアホールによる配線接続等を含む複雑な２層配線を必要とせず、比較的簡易な一層配線で製作できる利点をもっている。
【図面の簡単な説明】
【図１】本発明の半導体装置用インダクタの一実施例の説明図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【図２】従来のスパイラル型半導体装置用インダクタの説明図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【図３】従来のメアンダ型半導体装置用インダクタの説明図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【符号の説明】
１ コイル部配線
２ 引出し配線
３ ビアホール
４、５ 絶縁膜
６ 半導体基板
７ 段差部
８ 凸状部
９ 凹状部
Claims (2)
- 半導体基板上の絶縁膜上に設けられ、薄膜状の配線で構成される半導体装置用インダクタにおいて、前記絶縁膜を櫛歯状に交互に平行する複数個の凸状部および凹状部を有するように段差をつけた形状に形成し、前記凸状部及び凹状部に沿って形成した配線部分及び前記段差部分に形成した折り返し配線部分によりメアンダ型のコイルを構成したことを特徴とする半導体装置用インダクタ。
- 半導体基板上の絶縁膜上に設けられ、薄膜状の配線で構成される半導体装置用インダクタの製造方法において、前記半導体基板上の所定範囲一面に第１絶縁膜を堆積する工程と、該第１絶縁膜上に第２絶縁膜を堆積し、該第２絶縁膜を選択エッチングし、櫛歯状に交互に平行する複数個の凸状部及び凹状部を、その段差部分が順テーパー状になるように形成する工程と、前記第１絶縁膜、前記第２絶縁膜の上面に配線材料を堆積し、エッチングにより、又は配線材料の直接描写により、前記凸状部及び凹状部に沿って延び、前記段差部分で折り返すメアンダ型のコイルを形成する工程と、を含むことを特徴とする半導体装置用インダクタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26782397A JP3733219B2 (ja) | 1997-09-12 | 1997-09-12 | 半導体装置用インダクタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26782397A JP3733219B2 (ja) | 1997-09-12 | 1997-09-12 | 半導体装置用インダクタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187618A JPH1187618A (ja) | 1999-03-30 |
| JP3733219B2 true JP3733219B2 (ja) | 2006-01-11 |
Family
ID=17450113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26782397A Expired - Fee Related JP3733219B2 (ja) | 1997-09-12 | 1997-09-12 | 半導体装置用インダクタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3733219B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002324962A (ja) * | 2001-02-21 | 2002-11-08 | Toppan Printing Co Ltd | インダクタ内蔵のプリント配線板及びその製造方法 |
| JP4519418B2 (ja) * | 2003-04-28 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| EP1659629B1 (en) * | 2003-08-28 | 2011-05-04 | Hitachi, Ltd. | Semiconductor device and its manufacturing method |
| US8109612B2 (en) | 2005-08-29 | 2012-02-07 | Fujifilm Corporation | Wiring substrate, method of manufacturing wiring substrate, and liquid droplet ejection head |
| KR102713793B1 (ko) * | 2022-10-12 | 2024-10-07 | 한국과학기술원 | 반도체 기판 집적 인덕터 및 그 제조 방법 |
-
1997
- 1997-09-12 JP JP26782397A patent/JP3733219B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1187618A (ja) | 1999-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041221 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050131 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051017 |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111021 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131021 Year of fee payment: 8 |
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| R250 | Receipt of annual fees |
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